CN110569161B - 一种基于反馈移位寄存器的电路故障注入系统 - Google Patents

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Abstract

本发明涉及一种基于反馈移位寄存器的电路故障注入系统,包括电路预处理模块、伪随机数生成器、控制模块、结果输出模块。电路预处理模块将四路选择器插入需要故障注入的电路节点上;伪随机数生成器生成随机数用于模拟空间下辐射对电路的随机攻击;控制模块控制电路的工作包括故障注入的开始与结束;结果输出模块输出电路的正常工作结果和故障注入情况下的故障注入误结果。结合输出模块的输出结果和伪随机数生成器的结构,可以分析出电路的故障注入节点的敏感度。该方法用于模拟电磁辐射对电路的影响,不需要外部输入即可完成随机故障注入,节约故障注入电路IO口资源,无需冗余结构分析电路结果,减少故障注入电路面积。

Description

一种基于反馈移位寄存器的电路故障注入系统
技术领域
本发明涉及一种电路故障注入系统,尤其涉及一种基于反馈移位寄存器的电路故障注入系统。
背景技术
电路的可靠性是电路的一个重要指标,尤其是在航空航天、医疗器械、核能发电等重要领域,在特定的空间中存在很多电磁辐射,而弱电电路及其容易受电磁辐射中的高能粒子影响,更为严重地可能会导致系统崩溃。所以一个电路在投入使用前需要对其进行可靠性评估,对电路故障注入是评估电路可靠性的一个重要环节,传统的电路故障注入方案主要包括扫描路径故障注入以及点对点故障注入,前者工作周期较长,而后者电路IO和面积开销较大。因此,研究一种快速且面积占用较小的故障注入方法显得及其迫切。
发明内容
本发明为了解决现有大多数故障注入方式工作周期较长,面积开销大的问题,提供了一种无需输入故障注入信号,面积开销较小的故障注入系统。
本发明所采用的技术方案为:一种基于反馈移位寄存器的电路故障注入系统,包括电路预处理模块、伪随机数生成器、控制模块、结果输出模块。
所述电路预处理模块包括四路选择器,将四路选择器插入需要故障注入的电路节点上生成处理后的电路;
所述伪随机数生成器生成随机数用于模拟空间下辐射对电路的随机攻击;
所述控制模块控制电路预处理模块处理后的电路的工作包括故障注入的开始与结束;
结果输出模块输出电路的正常工作结果和故障注入情况下的故障注入误结果。
进一步的,所述四路选择器的两个选择端口分别与伪随机数生成器生成的随机数的两位相连。
进一步的,所述的电路预处理通过python 或者Java来寻找网表级电路中的电路节点并在用户要求的节点处插入四路选择器用于故障注入。
进一步的,所述的插入的思路选择器的两个选择端口分别与伪随机数生成器生成的随机数的两位相连。
进一步的,所述的伪随机数生成器是基于线性反馈移位寄存器的原理构成,包括寄存器链,异或门,二路选择器。所述异或门的输入分别与寄存器输出和反馈环路相连,输出与所述二路选择器的一个输入端,所述二路选择器的另一端与随机数种子的一位相连,所述二路选择器的输出与寄存器的输入相连。
进一步的,所述随机数生成器在生成电路时设置好上述的随机数种子,无需外部输入随机数种子,可以大幅减少故障注入电路的IO口。
进一步的,所述的控制模块通过控制上述的寄存器链的时钟输入来控制是否故障注入,并控制分别输出正确结果和故障注入结果。
进一步的,通过所述的控制模块对时序的控制,无需对电路进行冗余即可使用输出数据对结果进行分析,可以节约电路面积开销。
本发明产生的有益效果包括:
(1)对比其他的故障注入方法,如扫描路径法,本发明所提出的故障注入方法不需要较长的扫描周期,且不需要外部输入故障注入数据。
(2)本发明提出的故障注入方法区别于一般的故障注入方法,既不需要输入故障数据,且故障注入电路面积和IO开销较小。
附图说明
图1是一种基于反馈移位寄存器的电路故障注入系统框图;
图2是伪随机数生成器原理图;
图3是四路选择器的结构图。
具体实施方式
下面结合附图和具体实施方式对本发明做进一步详细的解释说明,但应当理解为本发明的保护范围并不受具体实施方式的限制。
图1为本发明的系统框架图,一种基于反馈移位寄存器的电路故障注入系统,包括电路预处理模块、伪随机数生成器、控制模块、结果输出模块。
所述电路预处理模块包括四路选择器,将四路选择器插入需要故障注入的电路节点上生成处理后的电路;四路选择器的两个选择端口分别与伪随机数生成器生成的随机数的两位相连。
所述伪随机数生成器生成随机数用于模拟空间下辐射对电路的随机攻击;
所述控制模块控制电路预处理模块处理后的电路的工作,包括故障注入的开始与结束;
结果输出模块输出电路的正常工作结果和故障注入情况下的故障注入误结果。
其中电路预处理模块一般为变成语言编写的脚本,本发明中我们使用python作为编写语言。使用本方法时将原始电路网表输入至电路预处理脚本,脚本在用户定义的故障注入节点生成插入如图3所示的四路选择器后得到处理后的电路。控制模块复制控制处理后的电路和伪随机数发生器正常工作,而伪随机数发生器负责给处理后的电路故障注入,最后由控制模块控制结果输出模块输出数据。
电路预处理模块,其工作原理是寻找特定的电路节点,再将图3所示的四路选择器插入该节点,完成后的电路就允许电路通过四路选择器实现故障注入。
如图3所示的四路选择器可以实现典型的三种故障注入:stuck-at-0, stuck-at-1,flip。以及使电路正常工作。
上述的四路选择器工作原理如下,如图3所示,通过Sel_0,Sel_1的不同值可以选择1,Flip,0以及正常数据四个输入。当[Sel_0,Sel_1]==00时在插入的节点出注入1,即故障stuck-at-1;当Sel_0,Sel_1]==01时在插入的节点出注入Flip,即故障Flip;当Sel_0,Sel_1]==10时在插入的节点出注入正常数据,即不注入故障;当Sel_0,Sel_1]==11时在插入的节点出注入1,即stuck-at-1故障;
如图2所示,伪随机数生成器是基于线性反馈移位寄存器的原理构成,包括寄存器链1,异或门2,二路选择器3,寄存器链1是通过一长串寄存器的串联形成的,异或门2为二路选择器,寄存器的输出连接异或门的一端,或者直接连接至二路选择器,其差别在于是否使该路径存在反馈,有无异或门会改变生成的随机数序列,某个寄存器是否连接异或门根据电路来选择。若某个寄存器连接异或门的一端,则异或门的另一端需要连在反馈回路上以形成反馈,再将输出连接至二路选择器3。
如图2中二路选择器3所示的二路选择通过改变load的值可以实现选择读取随机数种子和生成随机数的功能。图2中的省略号代表该电路中重复之前的结构,重复次数根据需要故障注入的节点数决定。重复次数n,需要故障注入的节点数a的关系为n = 2*a。
上述处理后的电路中的四路选择器和伪随机数生成器的连接关系为:图2中的bn和bn-1,与图3中的Sel_0,Sel_1分别连接。即伪随机数生成的2a bits随机数分别与 a个节点处的二路选择器的两个选择端口相连。
上述的控制模块由verilog描述,当用户开始工作时,故障不注入,并控制输出模块输出正确的结果,当用户允许故障注入时,控制随机数生成器装载随机数种子并开始工作,实现随机故障注入,并允许结果输出模块输出故障注入误的结果。
上述的结果输出模块将电路运行结果格式化并输出,其中每次数据输出需要标记是否注入故障,并将输出按照时间排序。
上述的四路选择器使用verilog描述并生成相应的cell,在电路预处理处理电路时只需要直接将该cell插入故障注入节点即可。
上述伪随机数生成器采用反馈移位寄存器结构,该结构能够生成的随机数范围为:0~2n-1其中n为寄存器的数量,所以可以实现每一个节点的每一种故障注入误的注入、以及多个节点的各种组合注故障注入。
本发明的工作原理为:
四路选择器可以根据选择端选择不同的输入,其中包含了三种故障和无故障注入误的状态,模拟了高能粒子打击到电路节点时的所有可能性。
伪随机数生成器生成的伪随机数连接上述多路选择器的选择端实现随机注故障注入,其原理为两位随机数随机出现00 01 10 11,所以随机实现故障注入。
除上述实施例外本发明还可以采取其他实施方式,凡采用等同我替换我或等效变换形成的技术方案,均落在本发明保护范围。

Claims (5)

1.一种基于反馈移位寄存器的电路故障注入系统,其特征在于所述系统包括电路预处理模块、伪随机数生成器、控制模块、结果输出模块;
所述电路预处理模块包括四路选择器,将四路选择器插入需要故障注入的电路节点上生成处理后的电路;
所述伪随机数生成器生成随机数用于模拟空间下辐射对电路的随机攻击;
所述控制模块控制电路预处理模块处理后的电路的工作,包括故障注入的开始与结束;
结果输出模块输出电路的正常工作结果和故障注入情况下的故障注入误结果;
所述四路选择器的两个选择端口分别与伪随机数生成器生成的随机数的两位相连;
所述的伪随机数生成器是基于线性反馈移位寄存器的原理构成,包括寄存器链,异或门,二路选择器;所述异或门的输入分别与寄存器输出和反馈环路相连,输出与所述二路选择器的一个输入端,所述二路选择器的另一端与随机数种子的一位相连,所述二路选择器的输出与寄存器的输入相连。
2.根据权利要求1所述的一种基于反馈移位寄存器的电路故障注入系统,其特征在于:所述的电路预处理模块通过python 或者Java来寻找网表级电路中的电路节点并在用户要求的节点处插入四路选择器用于故障注入。
3.根据权利要求1所述的一种基于反馈移位寄存器的电路故障注入系统,其特征在于:所述伪随机数生成器在生成电路时设置好所述的随机数种子,无需外部输入随机数种子。
4.根据权利要求1所述的一种基于反馈移位寄存器的电路故障注入系统,其特征在于:所述的控制模块通过控制所述寄存器链的时钟输入来控制是否故障注入,并控制分别输出正确工作结果和故障注入误结果。
5.根据权利要求4所述的一种基于反馈移位寄存器的电路故障注入系统,其特征在于:通过所述的控制模块对时序的控制,无需对电路进行冗余即可使用输出数据对结果进行分析。
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* Cited by examiner, † Cited by third party
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CN102707923A (zh) * 2011-04-25 2012-10-03 中国电子科技集团公司第三十八研究所 一种伪随机数生成电路及伪随机数产生方法
CN105354008A (zh) * 2015-12-14 2016-02-24 武汉芯昌科技有限公司 一种随机数生成器的输出电路及输出方法
CN108363894A (zh) * 2018-05-04 2018-08-03 西安电子科技大学 一种电路级单粒子效应仿真平台

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102707923A (zh) * 2011-04-25 2012-10-03 中国电子科技集团公司第三十八研究所 一种伪随机数生成电路及伪随机数产生方法
CN105354008A (zh) * 2015-12-14 2016-02-24 武汉芯昌科技有限公司 一种随机数生成器的输出电路及输出方法
CN108363894A (zh) * 2018-05-04 2018-08-03 西安电子科技大学 一种电路级单粒子效应仿真平台

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