CN111538478A - 一种提高输出序列随机性的方法 - Google Patents
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Abstract
本发明公开了一种提高输出序列随机性的方法，涉及网络信息安全领域，包括随机数发生器，所述随机数发生器包括充电管和时钟单元，充电管为可配置充电管；所述时钟单元为可配置时钟延迟单元，还包括，步骤1：采用可配置充电管对随机源进行粗粒度校正；步骤2：采用可配置时钟延迟单元对随机源进行细粒度校正；步骤3：生成输出序列，检测输出序列的随机度，判断系统是否处于平衡状态；步骤4：若系统处于平衡状态则配置信号保持不变，否则重复步骤1‑3，使用可配置的充电管通过二级校正消除各种非理想因数对输出序列随机性的影响，并通过每次校正导通或关断一个相应配置管，以降低连续出现0或1的情况的概率，使得系统处于平衡状态。
Description
技术领域
本发明涉及网络信息安全领域，尤其涉及一种提高输出序列随机性的方法。
背景技术
随着互联网的蓬勃发展以及云计算、云存储等概念的产生，网络信息安全显得越发重要.众多的加密算法和安全协议均基于随机数，使得随机数发生器在网络通信安全中扮演了越来越重要的角色。
真随机数的产生依据自然物理现象，根据实现方法的不同，可将真随机数发生器分为离散混沌TRNG、振荡器采样TRNG和热噪声TRNG三种，离散混沌TRNG基于非线性系统的混沌理论，设计中使用了复杂的开关网络电路，常常无法兼顾高速和低功耗。振荡器采样TRNG将噪声源转换为高频环形振荡器的相位抖动，并使用低频时钟进行采样，其缺点是随机性不足，需要引入额外的噪声和扰动以增加输出序列的随机性。热噪声TRNG将电阻热噪声或 MOS管沟道热噪声作为随机源直接放大，应用最为广泛。典型的方式是采用高增益高带宽的差分放大器放大一对大电阻的热噪声，并用模数转换器将结果采样量化。随着工艺尺寸的下降，高增益高带宽放大器的设计愈发困难，且放大器失调、衬底耦合噪声等非理想因素将影响系统输出的随机性。
本发明主要涉及RNG-1的数字物理噪声源电路，RNG-1是一款数字物理噪声源电路，用于产生真随机数序列，是信息安全及密码产品中不可缺少的基础部件，如：会话密钥、装置密钥的生成以及安全协议中的随机数、各种初始向量的设置等，都必须使用真随机序列，它们在通信、测量、声学等其它领域也有广泛用途。
RNG-1物理噪声源可以和CPU、E2PROM一起组成应用系统。它被广泛用于信息安全中的密钥管理，即产生密钥、存储密钥和更新密钥。系统中物理噪声源输出的序列具有良好的随机性。系统中CPU用于产生物理噪声源和 E2PROM芯片的控制信号，E2PROM在CPU的控制下，用于存储物理噪声源芯片输出的随机序列。E2PROM具有可多次擦写的性能，使本系统可以方便地进行多次密钥产生和存储操作，从而实现密钥更新功能。本系统可实现一次一密的密钥管理。可用于军事信息传送和网络信息传送的密钥管理，也可用于制造密码锁等。
其产品指标及电特性参数如下：工作电压：3.3V(±10％)，5V、3.3V自适应。采样频率：≤20MHz。输出速率：≤20Mbps。动态特性：CLK-DATA 传输延时：≤15ns；DATA输出转换时间：≤15ns；输出允许时间：≤10ns；输出禁止时间：≤10ns。功耗：工作电流≤20mA；休眠电流≤300μA。温度范围：工作温度范围：-40℃～85℃；存储温度范围：-55℃～125℃。其芯片管脚分布图如图1所示，各管脚的引脚说明如下表所示：
表1引脚说明
其典型应用包括，如图2所示，在测试及应用时，在芯片的正电源VDD 端应连接一个串联电阻，以保护电路，同时建议接一个约为0.1uf左右的旁路电容，以便对电源去耦。
该真随机数发生器的核心电路如图3所示，为基于热噪声的真随机数发生器典型结构。它主要由热噪声源、放大器、比较器三部分组成。由于放大器存在输入失调、有限带宽、衬底耦合、电源电压扰动以及温度变化等非理想因素，在实际电路中需要加入反馈环和后处理模块来增加输出序列的随机性。由于热噪声的幅度小，需设计高增益的放大器，这无疑增加了电路的设计难度，且占据了系统大部分的功耗。要想获得较大的增益，除采用高增益放大器之外，还可使用正反馈结构。
工作过程如图4所示，M1～M4管形成正反馈；M5、M6管为充电管； M7、M8管为复位管。图5是复位信号Reset和时钟信号CLK的时序图。该电路的具体工作过程如下：当复位信号Reset上升沿到达时，复位管M7、M8 导通，将输出节点c与d复位成地电位GND。与此同时，CLK是低电平，充电管M5、M6导通。由于开关管M9是PMOS管，可传导高电平，使得节点 a和b的电位相等。当Reset下降沿和CLK上升沿来临，M5～M8关断。当CLK 下降沿再次来临时，M5、M6管同时导通，ID1、ID2分别为节点电容Ca、Cb 进行充电。由于M5、M6管存在沟道热噪声，充电电流ID1、ID2并不严格相等。这将导致M3、M4管中的一个率先达到阈值电压|Vth.P|而导通。在M1～M4管组成的正反馈作用下，c、d节点电压差迅速增大并达到稳定状态。在 CLK最终回到高电平时，c、d节点电压经缓冲单元输出得到随机序列。
值得注意的是，以上均是在没有发生晶体管失配，电源电压扰动等情况发生的理想条件下进行。而在非理想条件下，例如M5、M6管的宽长比由于工艺限制并不完全相等，则M5、M6管的充电电流ID1、ID2存在一个固有的误差。该误差导致输出倾向于某一固定结果。若晶体管的等效热噪声电流相比于失配引起的误差不占主导地位，输出序列的随机性将大大降低。当左右两侧电路完全匹配时，电源电压VDD的扰动作为共模噪声的形式存在，充电电流ID1、 ID2增大或减小相同的值，对输出结果不造成任何影响，输出只受差模噪声的影响。但当两侧电路不完全对称时，电源电压扰动将通过电路传导转化为差模噪声，影响输出序列的随机性。该状况可以通过减小左右两侧电路中晶体管的失配来解决。其他可以引入误差的因素还有温度变化和器件老化等。为了最大程度地利用热噪声源的随机性，需消除该结构中的静态误差和动态误差。这需要引入相应的调节机制，使等效噪声的幅值远大于各种非理想因素引入的误差之和。
发明内容
本发明所要解决的技术问题是：采用二级校正消除各种非理想因素对输出序列随机性的影响。
本发明提供的一种提高输出序列随机性的方法，包括随机数发生器，所述随机数发生器包括充电管和时钟单元，充电管为可配置充电管；所述时钟单元为可配置时钟延迟单元，还包括，
步骤1：采用可配置充电管对随机源进行粗粒度校正；
步骤2：采用可配置时钟延迟单元对随机源进行细粒度校正；
步骤3：生成输出序列，检测输出序列的随机度，判断系统是否处于平衡状态；
步骤4：若系统处于平衡状态则配置信号保持不变，否则重复步骤1-3。
其中，所述可配置充电管有两个，分别为M5和M6，均由一个主充电管和n个具有不同权重的配置管并联构成。
所述时钟延迟单元包括第一时钟延迟单元和第二时钟延迟单元，所述第一时钟延迟单元和第二时钟延迟单元均包括n个不同权重的配置管，所述n为4。
更进一步，所述粗粒度校正具体包括，
通过控制信号conf_M5[3:0]和conf_M6[3:0]分别控制与充电管M5和M6 并联的配置管的导通和关断，调节随机数发生器两侧充电电流的大小，使两侧充电电流相等。
更进一步，所述调节充电电流具体包括，
当充电管M5侧的充电电流大于充电管M6侧的充电电流时，减少充电管 M5与相应配置管的导通或增加充电管M6与相应配置管的导通。
当充电管M5侧的充电电流小于充电管M6侧的充电电流时，减少充电管 M6与相应配置管的导通或增加充电管M5与相应配置管的导通。
更进一步，所述细粒度校正具体包括，
对时钟延迟单元输出的配置信号进行不断调整，使随机源始终偏置在高熵区域。
更进一步，所述调整具体包括，
当输出序列倾向于0时，增加第一时钟单元与相应配置管的导通或减少第二时钟单元与相应配置管的导通；
当输出序列倾向于1时，减少第一时钟单元与相应配置管的导通或增加第二时钟单元与相应配置管的导通。
更进一步，所述步骤3具体包括，
采用4bit移位寄存器检测连续的4bit输出；
判断输出序列的倾向；
若输出序列倾向于0，则设置2bit标志信号flag＝10；
若输出序列倾向于1，则设置flag＝01；
若输出序列既不倾向于0也不倾向于1，则设置flag＝00；
当flag＝00时系统处于平衡状态。
更进一步，还包括，
每4个时钟周期对粗粒度校正信号conf_M5或conf_M6或细粒度校正信号CLK0或CLK1进行调节，使系统趋于平衡状态；
当系统处于平衡状态时，配置保持不变，否则对相应校正信号进行调节。
更进一步，对粗粒度校正信号conf_M5或conf_M6进行调节具体包括，
关断或导通连接相应可配置充电管的配置管，直到标志信号flag出现 10-01或01-10的翻转。
更进一步，当输出序列全为0时，标志信号为10，
首先通过导通M5的配置管进行校正，直到conf_M5＝0000；
判断此时flag的值；
若flag仍为10，则通过关断M6的配置管进行校正，直到标志信号出现翻转。
通过采用以上的技术方案，本发明的有益效果是：使用可配置的充电管通过二级校正消除各种非理想因数对输出序列随机性的影响，并通过每次校正导通或关断一个相应配置管，以降低连续出现0或1的情况的概率，使得系统处于平衡状态；此外，该校正策略还可防止对初始失配情况的过度校正。
附图说明
本发明将通过例子并参照附图的方式说明，其中：
图1为芯片管脚的分布示意图；
图2为随机数发生器的应用电路示意图；
图3为基于热噪声的真随机数发生器的结构图；
图4为现有真随机数发生器的电路图；
图5为时钟和复位信号时序示意图；
图6为本申请的真随机数发生器整体框图；
图7为本申请的粗粒度调整可配置结构示意图；
图8为本申请粗粒度校正随机性测试图；
图9为本申请的可配置时钟延迟单元示意图；
图10为后台校正流程图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
根据现有技术分析可知，工艺、电源电压扰动等因素都会降低输出序列的随机性。本电路采用二级校正消除各种非理想因素对输出序列随机性的影响，整体结构如图6所示：
步骤1：采用可配置充电管对随机源进行粗粒度校正；
步骤2：采用可配置时钟延迟单元对随机源进行细粒度校正；
步骤3：生成输出序列，为保证本电路提出的校正方式具有自适应性，使用有限状态机检测输出序列，判断系统是否处于平衡状态；
步骤4：若系统处于平衡状态则配置信号保持不变，否则重复步骤1-3，根据输出序列对随机源进行相应的粗调或细调。
采用可配置充电管进行粗粒度校正，由于M5和M6之间存在失配，所以将图4中的充电管M5、M6替换为图7所示的可配置结构。它由主充电管和四个具有不同权重的配置管并联组成。4bit控制信号conf_M5[3:0]和 conf_M6[3:0]分别控制与M5、M6并联的配置管的导通和关断，从而调节两侧充电电流的大小。在不考虑沟道热噪声情况下，若ID1＞ID2，则可以通过关断若干个与M5管并联的配置管或导通若干个与M6管并联的配置管，达到ID ＝ID2。采用图7所示的结构，可校正的失配范围达±16％，校正步长为1％.为了验证粗粒度校正方式的校正效果，本文对M5管人为引入失配：失配范围 0％～5％，步长0.1％。图8所示为采用粗粒度校正后的输出序列随机性测试结果(图8中仅采用NIST的频率检测进行衡量)。图8中6个P值的峰值验证了粗粒度校正的校正步长约为1％。然而不难发现，峰值之间存在无法通过 NIST测试的区域(P-value＜1％)。为了在整个失配范围内通过NIST测试，需引入细粒度的二级校正。通过在图4结构中加入可配置时钟延迟单元的方式校正粗粒度校正后的剩余误差。
真随机数发生器的自适应性由一个有限状态机保障实现。如图6所示，本文采用4bit移位寄存器检测连续的4bit输出，判断输出序列倾向于0或1。若连续的4bit输出中0的个数大于2，则认为输出倾向于0，设置2bit标志信号 flag＝10；若0的个数小于2，则认为输出倾向于1，设置flag＝01；若0的个数恰等于2，则认为系统处于平衡状态，设置flag＝00。当系统处于非平衡状态时，每四个时钟周期调节4个配置信号conf_M5[3:0]、conf_M6[3:0]、CLK0[3:0]和CLK1[3:0]中的一个使系统趋于平衡状态；当系统处于平衡状态时，配置信号保持不变。值得注意的是，该种校正方式并不会导致无法得到连续多位0或多位1的情况，只是略微降低了出现这种情况的概率。
有限状态机的状态转换图如图10所示。粗粒度校正在芯片上电时首先进行。根据检测到的输出结果，每四个时钟周期对粗粒度校正控制信号 conf_M5[3:0]和conf_M6[3:0]中的一个进行一次相应的加1或减1操作，直到标志信号flag出现10-01或01-10的翻转。例如上电时，由于器件失配，输出全为0，标志信号flag＝10。首先通过导通M5的配置管进行校正，直到conf_M5 ＝0000。若此时flag仍等于10，则有限状态机通过关断M6的配置管进行校正，直到标志信号出现翻转。该校正策略可防止对初始失配情况的过度校正。至此，有限状态机进入第二级校正，即细粒度校正。其中，时钟延迟单元包括第一时钟延迟单元和第二时钟延迟单元，第一时钟延迟单元和第二时钟延迟单元均包括4个不同权重的配置管，如图9所示。通过分别对第一时钟延迟单元和第二时钟延迟单元的配置信号CLK0[3:0]和CLK1[3:0]的不断调整，将随机源始终偏置在高熵区域，从而获得热噪声的高随机性。当输出序列倾向于0时，增加第一时钟单元与相应配置管的导通或减少第二时钟单元与相应配置管的导通；当输出序列倾向于1时，减少第一时钟单元与相应配置管的导通或增加第二时钟单元与相应配置管的导通。同理，若输出序列倾向于0，则可通过导通左侧时钟延迟单元中的配置管进行校正，若CLK0达到最大值(1111)，则对控制信号CLK1进行减1操作。与之相类似，输出序列倾向于1可通过CLK1 加1或CLK0减1消除误差。通过4bit控制信号CLK0[3:0]和CLK1[3:0]可分别对时钟信号的下降时间进行微调，从而略微调整充电管M5、M6的开启时间，可以由此引入一个与经粗粒度校正后的剩余误差相反的误差，尽可能地消除非理想因素。例如，粗粒度校正后，输出序列倾向于1，可知ID1＞ID2， M3管有率先导通的倾向。此时可以通过增加CLK0的下降时间或减少CLK1 的下降时间，使M6管先于M5管导通。
此外，假设只有M5与M6之间存在失配。M1与M2，M3与M4之间的失配同样会降低输出的随机性。它们的失配造成c，d节点在复位时产生一个固定的差值，从而影响输出结果。M1与M2对随机性造成的影响小于M3～ M5的失配。可将M1～M4的匹配误差归一化为M5与M6的匹配误差，即将 M1～M4的失配等效为相同输出条件下M5、M6的失配，所以无需采用其他校正方式。
采用Cadence Spectre-verilog混合仿真器对模拟电路部分和数字校正算法组成的整个真随机数发生器系统进行仿真，系统工作频率为125MHz。仿真工艺采用0.18μm CMOS工艺，工作电压为1.8V。对M1、M3和M5管都人为引入2％的失配，系统初始的输出是全1的序列。经动态校正算法校正后，系统进入高熵区域，得到需要的随机数序列。表2中给出了M1、M3和M5管都引入2％的失配误差条件下获得输出序列的NIST测试结果。本发明的方法通过了所有检验函数。
表2 NIST测试结果
上述说明示出并描述了本发明的一个优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (10)
1.一种提高输出序列随机性的方法，包括随机数发生器，所述随机数发生器包括充电管和时钟单元，其特征在于：所述充电管为可配置充电管；所述时钟单元为可配置时钟延迟单元，还包括，
步骤1：采用可配置充电管对随机源进行粗粒度校正；
步骤2：采用可配置时钟延迟单元对随机源进行细粒度校正；
步骤3：生成输出序列，检测输出序列，判断系统是否处于平衡状态；
步骤4：若系统处于平衡状态则配置信号保持不变，否则重复步骤1-3。
2.根据权利要求1所述的提高输出序列随机性的方法，其特征在于：所述可配置充电管有两个，分别为M5和M6，均由一个主充电管和n个具有不同权重的配置管并联构成；
所述时钟延迟单元包括第一时钟延迟单元和第二时钟延迟单元，所述第一时钟延迟单元和第二时钟延迟单元均包括n个具有不同权重的配置管。
3.根据权利要求2所述的提高输出序列随机性的方法，其特征在于：所述n为4。
4.根据权利要求2-3任一项所述的提高输出序列随机性的方法，其特征在于：所述粗粒度校正具体包括，
通过控制与充电管M5和M6并联的配置管的导通和关断，调节随机数发生器两侧充电电流的大小，使两侧充电电流相等。
5.根据权利要求4所述的提高输出序列随机性的方法，其特征在于：所述调节充电电流具体包括，
当充电管M5侧的充电电流大于充电管M6侧的充电电流时，减少充电管M5与相应配置管的导通或增加充电管M6与相应配置管的导通；
当充电管M5侧的充电电流小于充电管M6侧的充电电流时，减少充电管M6与相应配置管的导通或增加充电管M5与相应配置管的导通。
6.根据权利要求2-3任一项所述的提高输出序列随机性的方法，其特征在于：所述细粒度校正具体包括，
对时钟延迟单元输出的配置信号进行不断调整，使随机源始终偏置在高熵区域；
述调整具体包括，
当输出序列倾向于0时，增加第一时钟单元与相应配置管的导通或减少第二时钟单元与相应配置管的导通；
当输出序列倾向于1时，减少第一时钟单元与相应配置管的导通或增加第二时钟单元与相应配置管的导通。
7.根据权利要求1所述的提高输出序列随机性的方法，其特征在于：所述步骤3具体包括，
采用4bit移位寄存器检测连续的4bit输出；
判断输出序列的倾向；
若输出序列倾向于0，则设置2bit标志信号flag＝10；
若输出序列倾向于1，则设置flag＝01；
若输出序列既不倾向于0也不倾向于1，则设置flag＝00；
当flag＝00时系统处于平衡状态。
8.根据权利要求7所述的提高输出序列随机性的方法，其特征在于：还包括，
每4个时钟周期对粗粒度校正信号conf_M5或conf_M6或细粒度校正信号CLK0或CLK1进行调节，使系统趋于平衡状态；
当系统处于平衡状态时，配置保持不变，否则对相应校正信号进行调节。
9.根据权利要求8所述的提高输出序列随机性的方法，其特征在于：对粗粒度校正信号conf_M5或conf_M6进行调节具体包括，
关断或导通连接相应可配置充电管的配置管，直到标志信号flag出现10-01或01-10的翻转。
10.根据权利要求9所述的提高输出序列随机性的方法，其特征在于：当输出序列全为0时，标志信号为10，
首先通过导通M5的配置管进行校正，直到conf_M5＝0000；
判断此时flag的值；
若flag仍为10，则通过关断M6的配置管进行校正，直到标志信号出现翻转。
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