CN211577876U - 一种提高输出序列随机性的细粒度校正装置 - Google Patents

Abstract

本实用新型提供了一种提高输出序列随机性的细粒度校正装置，涉及网络信息安全领域，包括随机数发生器，所述随机数发生器包括充电管，所述随机数发生器还包括延迟单元和有限状态机；所述延迟单元与充电管的G级相连，所述有限状态机与延迟单元通信连接，所述延迟单元为可配置时钟延迟单元；所述可配置时钟延迟单元包括n个配置管，所述配置管并联，所述n大于等于1，通过使用可配置的充电管通过细粒度校正更进一步消除了各种非理想因数对输出序列随机性的影响，并通过每次校正导通或关断一个相应配置管，以降低连续出现0或1的情况的概率，使得系统处于平衡状态；此外，该校正策略还可防止对初始失配情况的过度校正。

Description

一种提高输出序列随机性的细粒度校正装置

技术领域

本实用新型涉及网络信息安全领域，尤其涉及一种提高输出序列随机性的细粒度校正装置。

背景技术

随着互联网的蓬勃发展以及云计算、云存储等概念的产生，网络信息安全显得越发重要.众多的加密算法和安全协议均基于随机数，使得随机数发生器在网络通信安全中扮演了越来越重要的角色。

真随机数的产生依据自然物理现象，根据实现方法的不同，可将真随机数发生器分为离散混沌TRNG、振荡器采样TRNG和热噪声TRNG三种，离散混沌TRNG基于非线性系统的混沌理论，设计中使用了复杂的开关网络电路，常常无法兼顾高速和低功耗。振荡器采样TRNG将噪声源转换为高频环形振荡器的相位抖动，并使用低频时钟进行采样，其缺点是随机性不足，需要引入额外的噪声和扰动以增加输出序列的随机性。热噪声TRNG将电阻热噪声或MOS管沟道热噪声作为随机源直接放大，应用最为广泛。典型的方式是采用高增益高带宽的差分放大器放大一对大电阻的热噪声，并用模数转换器将结果采样量化。随着工艺尺寸的下降，高增益高带宽放大器的设计愈发困难，且放大器失调、衬底耦合噪声等非理想因素将影响系统输出的随机性。

本实用新型主要涉及RNG-1的数字物理噪声源电路，RNG-1是一款数字物理噪声源电路，用于产生真随机数序列，是信息安全及密码产品中不可缺少的基础部件，如：会话密钥、装置密钥的生成以及安全协议中的随机数、各种初始向量的设置等，都必须使用真随机序列，它们在通信、测量、声学等其它领域也有广泛用途。

RNG-1物理噪声源可以和CPU、E2PROM一起组成应用系统。它被广泛用于信息安全中的密钥管理，即产生密钥、存储密钥和更新密钥。系统中物理噪声源输出的序列具有良好的随机性。系统中CPU用于产生物理噪声源和E2PROM芯片的控制信号，E2PROM在CPU的控制下，用于存储物理噪声源芯片输出的随机序列。E2PROM具有可多次擦写的性能，使本系统可以方便地进行多次密钥产生和存储操作，从而实现密钥更新功能。本系统可实现一次一密的密钥管理。可用于军事信息传送和网络信息传送的密钥管理，也可用于制造密码锁等。

其产品指标及电特性参数如下：工作电压：3.3V(±10％)，5V、3.3V自适应。采样频率：≤20MHz。输出速率：≤20Mbps。动态特性：CLK-DATA传输延时：≤15ns；DATA输出转换时间：≤15ns；输出允许时间：≤10ns；输出禁止时间：≤10ns。功耗：工作电流≤20mA；休眠电流≤300μA。温度范围：工作温度范围：-40℃～85℃；存储温度范围：-55℃～125℃。其芯片管脚分布图如图1所示，各管脚的引脚说明如下表所示：

表1引脚说明

其典型应用包括，如图2所示，在测试及应用时，在芯片的正电源VDD端应连接一个串联电阻，以保护电路，同时建议接一个约为0.1uf左右的旁路电容，以便对电源去耦。

该真随机数发生器的核心电路如图3所示，为基于热噪声的真随机数发生器典型结构。它主要由热噪声源、放大器、比较器三部分组成。由于放大器存在输入失调、有限带宽、衬底耦合、电源电压扰动以及温度变化等非理想因素，在实际电路中需要加入反馈环和后处理模块来增加输出序列的随机性。由于热噪声的幅度小，需设计高增益的放大器，这无疑增加了电路的设计难度，且占据了系统大部分的功耗。要想获得较大的增益，除采用高增益放大器之外，还可使用正反馈结构。

工作过程如图4所示，M1～M4管形成正反馈；M5、M6管为充电管；M7、M8管为复位管。图6是复位信号Reset和时钟信号CLK的时序图。该电路的具体工作过程如下：当复位信号Reset上升沿到达时，复位管M7、M8导通，将输出节点c与d复位成地电位GND。与此同时，CLK是低电平，充电管M5、M6导通。由于开关管M9是PMOS管，可传导高电平，使得节点a和b的电位相等。当Reset下降沿和CLK上升沿来临，M5～M8关断。当CLK下降沿再次来临时，M5、M6管同时导通，ID1、ID2分别为节点电容Ca、Cb进行充电。由于M5、M6管存在沟道热噪声，充电电流ID1、ID2并不严格相等。这将导致M3、M4管中的一个率先达到阈值电压|Vth.P|而导通。在M1～M4管组成的正反馈作用下，c、d节点电压差迅速增大并达到稳定状态。在CLK最终回到高电平时，c、d节点电压经缓冲单元输出得到随机序列。

值得注意的是，以上均是在没有发生晶体管失配，电源电压扰动等情况发生的理想条件下进行。而在非理想条件下，例如M5、M6管的宽长比由于工艺限制并不完全相等，则M5、M6管的充电电流ID1、ID2存在一个固有的误差。该误差导致输出倾向于某一固定结果。若晶体管的等效热噪声电流相比于失配引起的误差不占主导地位，输出序列的随机性将大大降低。当左右两侧电路完全匹配时，电源电压VDD的扰动作为共模噪声的形式存在，充电电流ID1、ID2增大或减小相同的值，对输出结果不造成任何影响，输出只受差模噪声的影响。但当两侧电路不完全对称时，电源电压扰动将通过电路传导转化为差模噪声，影响输出序列的随机性。该状况可以通过减小左右两侧电路中晶体管的失配来解决。其他可以引入误差的因素还有温度变化和器件老化等。为了最大程度地利用热噪声源的随机性，需消除该结构中的静态误差和动态误差。这需要引入相应的调节机制，使等效噪声的幅值远大于各种非理想因素引入的误差之和。

实用新型内容

本实用新型的目的在于：针对现有技术存在的问题，提出一种提高输出序列随机性的细粒度校正装置，以消除各种非理想因素对输出序列随机性的影响。

本实用新型采用的技术方案如下：

一种提高输出序列随机性的细粒度校正装置，包括随机数发生器，所述随机数发生器包括充电管，所述随机数发生器还包括延迟单元和有限状态机；所述延迟单元与充电管的G级相连，所述有限状态机与延迟单元通信连接，所述延迟单元为可配置时钟延迟单元；

所述可配置时钟延迟单元包括n个配置管，所述配置管并联，

所述n大于等于1。

更进一步的，所述n为4。

更进一步的，所述可配置时钟延迟单元的配置管为具有不同权重的配置管。

更进一步的，所述可配置时钟延迟单元还包括时钟输入分离模块，为各配置管输入控制信号。

更进一步的，所述时钟输入分离模块包括4个MOS管PQ1、PQ2、PQ3和PQ4，所述PQ1和PQ3串联，且其D极均与PQ5、PQ2和PQ4的G极相连，其S极分别连接PQ2的S极和PQ4的S极。

更进一步的，还包括PQ5与所述可配置时钟延迟单元的配置管并联，其D极与PQ2的D极连接，S极与PQ4的D极连接；所述可配置时钟延迟单元的配置管分别与控制信号CLK[n]连接。

更进一步的，所述可配置时钟延迟单元为两个，所述有限状态机分别与各可配置时钟延迟单元通信连接。

更进一步的，还包括寄存器，采用4bit移位寄存器检测连续的4bit输出，判断输出序列倾向于0或1。

由于采用了上述的技术方案，本实用新型的有益效果是：解决现有技术存在的问题，使用可配置的充电管通过细粒度校正更进一步消除了各种非理想因数对输出序列随机性的影响，并通过每次校正导通或关断一个相应配置管，以降低连续出现0或1的情况的概率，使得系统处于平衡状态；此外，该校正策略还可防止对初始失配情况的过度校正。

附图说明

图1为RNG-1芯片的管脚分布示意图；

图2为该芯片的应用电路示意图；

图3为基于热噪声的真随机数发生器的结构图；

图4为真随机数发生器电路的示意图；

图5为真随机数发生器的整体框图；

图6为时钟和复位信号的时序图；

图7为细粒度调整的可配置时钟延迟单元的结构图；

图8为现有技术的随机性测试图；

图9为后台校正流程图。

具体实施方式

下面结合附图，对本实用新型作详细的说明。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

由对现有技术的分析可知，工艺、电源电压扰动等因素都会降低输出序列的随机性。本电路采用细粒度校正消除各种非理想因素对输出序列随机性的影响，整体结构如图5所示，包括随机数发生器，所述随机数发生器包括充电管、延迟单元和有限状态机；所述延迟单元与充电管的G级相连，所述有限状态机与延迟单元通信连接，所述延迟单元为可配置时钟延迟单元。该装置的工作流程包括如下步骤：

步骤1：采用可配置时钟延迟单元对随机源进行细粒度校正；

步骤2：生成输出序列，检测输出序列的随机度，判断系统是否处于平衡状态；

步骤3：若系统处于平衡状态则配置信号保持不变，否则重复步骤1-2。

如图5所示，在充电管M5和M6的两端采用本申请的可配置时钟延迟单元，以进行细粒度校正，如图8所示，现有技术中的校正步长约为1％，因此峰值之间存在无法通过NIST测试的区域(P-value＜1％)，为了在整个失配范围内通过NIST测试，所以需引入细粒度的二级校正。如图5所示，通过在图4结构中加入可配置时钟延迟单元的方式校正现有技术校正后的剩余误差。如图7所示，它由四个不同权重的配置管并联组成；此外，所述可配置时钟延迟单元还包括时钟输入分离模块，为各配置管输入控制信号，由4个MOS管PQ1、PQ2、PQ3、PQ4组成，所述PQ1和PQ3串联，且其D极均与PQ5、PQ2和PQ4的G极相连，其S极分别连接PQ2的S极和PQ4的S极。本申请的细粒度校正装置还包括PQ5，所述PQ5与所述可配置时钟延迟单元的配置管并联，其D极与PQ2的D极连接，S极与PQ4的D极连接；所述可配置时钟延迟单元的配置管分别与控制信号CLK[n]连接。4bit控制信号CLK0和CLK1分别控制与相应可配置时钟延迟单元并联的配置管的导通和关断。采用图7所示的结构，可校正的失配范围达±16％，校正步长为0.1％，本申请通过对M5管人为引入失配：失配范围0％～5％，步长0.1％，然后对其进行校正，以检验本细粒度校正的校正效果。

真随机数发生器的自适应性由一个有限状态机保障实现，所述有限状态机分别与各可配置时钟延迟单元通信连接。如图6所示，本申请采用4bit移位寄存器检测连续的4bit输出，判断输出序列倾向于0或1。若连续的4bit输出中0的个数大于2，则认为输出倾向于0，设置2bit标志信号flag＝10；若0的个数小于2，则认为输出倾向于1，设置flag＝01；若0的个数恰等于2，则认为系统处于平衡状态，设置flag＝00。当系统处于非平衡状态时，每四个时钟周期调节2个配置信号CLK0[3:0]和CLK1[3:0]中的一个使系统趋于平衡状态；当系统处于平衡状态时，配置信号保持不变。值得注意的是，该种校正方式并不会导致无法得到连续多位0或多位1的情况，只是略微降低了出现这种情况的概率。

有限状态机的状态转换图如图9所示。细粒度校正根据检测到的输出结果，每四个时钟周期对配置信号CLK0[3:0]和CLK1[3:0]进行不断调整，以将随机源始终偏置在高熵区域，从而获得热噪声的高随机性。通过4bit控制信号CLK0[3:0]和CLK1[3:0]可分别对时钟信号的下降时间进行微调，从而略微调整充电管M5、M6的开启时间，可以由此引入一个与经粗粒度校正后的剩余误差相反的误差，尽可能地消除非理想因素。若输出序列倾向于0，则可通过导通第一时钟延迟单元中的配置管进行校正，若CLK0达到最大值(1111)，则对控制信号CLK1进行减1操作。与之相类似，输出序列倾向于1可通过CLK1加1或CLK0减1消除误差。

采用Cadence Spectre-verilog混合仿真器对模拟电路部分和数字校正算法组成的整个真随机数发生器系统进行仿真，系统初始的输出是全1的序列。经动态校正算法校正后，系统进入高熵区域，得到需要的随机数序列。根据输出序列的NIST测试结果，其通过了所有检验函数。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种提高输出序列随机性的细粒度校正装置，包括随机数发生器，所述随机数发生器包括充电管，其特征在于：所述随机数发生器还包括延迟单元和有限状态机；所述延迟单元与充电管的G级相连，所述有限状态机与延迟单元通信连接，所述延迟单元为可配置时钟延迟单元；

所述可配置时钟延迟单元包括n个配置管，所述配置管并联，

所述n大于等于1。

2.根据权利要求1所述的提高输出序列随机性的细粒度校正装置，其特征在于：所述n为4。

3.根据权利要求1所述的提高输出序列随机性的细粒度校正装置，其特征在于：所述可配置时钟延迟单元的配置管为具有不同权重的配置管。

4.根据权利要求1所述的提高输出序列随机性的细粒度校正装置，其特征在于：所述可配置时钟延迟单元还包括时钟输入分离模块，为各配置管输入控制信号。

5.根据权利要求4所述的提高输出序列随机性的细粒度校正装置，其特征在于：所述时钟输入分离模块包括4个MOS管PQ1、PQ2、PQ3和PQ4，所述PQ1和PQ3串联，且其D极均与PQ5、PQ2和PQ4的G极相连，其S极分别连接PQ2的S极和PQ4的S极。

6.根据权利要求5所述的提高输出序列随机性的细粒度校正装置，其特征在于：还包括PQ5与所述可配置时钟延迟单元的配置管并联，其D极与PQ2的D极连接，S极与PQ4的D极连接；所述可配置时钟延迟单元的配置管分别与控制信号CLK[n]连接。

7.根据权利要求1所述的提高输出序列随机性的细粒度校正装置，其特征在于：所述可配置时钟延迟单元为两个，所述有限状态机分别与各可配置时钟延迟单元通信连接。

8.根据权利要求1所述的提高输出序列随机性的细粒度校正装置，其特征在于：还包括寄存器，采用4bit移位寄存器检测连续的4bit输出，判断输出序列倾向于0或1。

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