CN113946882B - 基于施密特触发器的超低功耗弱物理不可克隆函数电路 - Google Patents

基于施密特触发器的超低功耗弱物理不可克隆函数电路 Download PDF

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Abstract

本发明公开了基于施密特触发器的超低功耗弱物理不可克隆函数电路，包括线译码器、基本单元阵列、信号读取电路及电源，基本单元阵列用于产生二进制的输出信号，基本单元阵列由多个基本单元行组成，每一基本单元行包含多个基本单元，基本单元由多个施密特触发器串联组成，电源与每一基本单元的电源输入端相连；线译码器分别与每一基本单元行中基本单元的控制信号端相连接，信号读取电路分别与每一基本单元行中基本单元的输出端相连接。上述的弱物理不可克隆函数电路，首次采用施密特触发器构造得到，利用施密特触发器具有回滞现象、漏电电流较小的特点，可减少电路工作时的静态功耗，从而实现低电压运行，大幅降低了电路功耗。

Description

基于施密特触发器的超低功耗弱物理不可克隆函数电路
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于施密特触发器的超低功耗弱物理不可克隆函数电路。
背景技术
随着物联网(Internet of Things,IoT)技术的飞速发展，人们的身份信息越来越网络化，各种携带个人私密信息的智能产品如智能手机、智能卡、智能软件等飞速发展并广泛应用到人们的生活当中，人们也因此每天都要处理大量的网络信息。虽然因为物联网的飞速发展，各种所需信息的提取越来越快捷，人们的生活越来越便利，但是物联网每年不断出现的信息安全问题也引起了广泛的关注。
在物联网信息安全性大大降低的环境下，安全密钥的生成和存储对于实体身份验证，安全通信以及充当互联网计算机系统的信任根至关重要。由于环境条件的变化和攻击者的物理访问，安全密钥的安全性和稳定性面临着更大的挑战。因此，安全密钥的生成和存储应具有以下三个属性：首先，密钥需在电压和温度变化的情况下做到非易失存储；其次，对于资源和电池寿命有限的物联网设备而言，低成本和低能耗至关重要；第三，密钥对物理篡改攻击有较好的鲁棒性和警觉性。非易失性存储器(Non-Volatile Memory,NVM)是用于安全密钥存储的常规解决方案。NVM包含一次性可编程只读存储器(Read-Only Memory,ROM)，熔丝和可编程闪存(flash)。尽管NVM可以提供出色的可靠性和长期数据存储，但是它具有以下缺点：第一，大多数NVM需要额外的制造步骤，从而增加了制造成本；第二，传统的ROM，熔丝和闪存都容易受到物理篡改攻击；第三，攻击者可以利用软件漏洞来访问具有标准I/O接口的NVM中存储的密钥，从而获取密钥攻破安全系统。
物理不可克隆函数(Physically unclonable function,PUF)作为一种新型硬件安全语言，具有不可克隆和唯一性强等特点，是传统NVM较好的替代品，并且有望满足安全密钥存储的所有所需属性。首先，PUF利用工艺误差造成的不可预测的电路组成硬件之间的差别来生成和存储密钥，换句话说，PUF生成的安全密钥存储在设备特征中，而不是直接存储在数字数据中，这让入侵者更难通过篡改攻击直接读出存储的密钥。此外，PUF电路结构主要靠微小的元件差别实现，这些变化对物理篡改很敏感，这使得物理攻击很容易被察觉。其次，由于芯片制造过程中工艺变化的随机性和芯片的特性，每个芯片产生的密钥都是唯一的。因此，PUF不需要密钥编程，并且因为工艺误差的存在，完全克隆目标设备几乎是不可能的，这使得PUF真正“不可克隆”。第三，硅PUF成本低廉，并且易于与现代片上系统(System-on-Chip,SoC)集成，因为它们仅需要标准CMOS器件，并且可以轻松地跨过程节点进行移植。最后，经过一定的设计优化后，可以使PUF电路适用于从IoT设备到高性能(HP)SoC的系统。
然而现有的物理不可克隆函数电路需要较高的工作电压，对于集成电路中的元器件而言，工作电压越高则导致功耗增加、发热量增大，对设备的散热能力提出了更高的要求。因此现有技术方法中的物理不可克隆函数电路存在工作功耗较高的问题。
发明内容
本发明实施例提供了一种基于施密特触发器的超低功耗弱物理不可克隆函数电路，旨在解决现有技术方法中的物理不可克隆函数电路所存在的工作功耗较高的问题。
本发明实施例提供了基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，包括线译码器、基本单元阵列、信号读取电路及电源；
所述基本单元阵列用于产生二进制的输出信号，所述基本单元阵列由M个基本单元行组成，每一所述基本单元行包含N个基本单元，其中，M及N均为大于1的整数；
所述电源与每一所述基本单元的电源输入端相连；
所述线译码器分别与每一所述基本单元行中基本单元的控制信号端相连接，用于输入选通信号以从多个所述基本单元行中选择一个所述基本单元行的所有基本单元的输出信号作为初始输出信号；
所述信号读取电路分别与每一所述基本单元行中基本单元的输出端相连接，用于获取任一所述基本单元行的初始输出信号并进行电压转换得到最终输出信号进行输出；
每一所述基本单元均由多个施密特触发器串联组成。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，每一所述基本单元均由四个施密特触发器串联组成，第一个所述施密特触发器的输入端与输出端相连接，第四个所述施密特触发器的输出端与选通模块的源极相连接，所述选通模块的栅极作为所述基本单元的控制信号端、其漏极作为所述基本单元的输出端。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，所述选通模块为NMOS晶体管、PMOS晶体管或传输门模块。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，所述施密特触发器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极、所述第四晶体管的栅极及所述第五晶体管的栅极相连接后作为所述施密特触发器的输入端，所述第二晶体管的漏极、所述第三晶体管的栅极、所述第四晶体管的漏极及所述第六晶体管的栅极相连接后作为所述施密特触发器的输出端；
所述第一晶体管的漏极同时与所述第二晶体管的源极及所述第三晶体管的源极相连接，所述第五晶体管的漏极同时与所述第四晶体管的源极及所述第六晶体管的源极相连接，所述第一晶体管的源极及所述第六晶体管的漏极接地，所述第五晶体管的源极及所述第六晶体管的漏极作为电源输入端与所述电源相连接。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，所述第一晶体管、所述第二晶体管及所述第三晶体管均为NMOS晶体管。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，所述第四晶体管、所述第五晶体管及所述第六晶体管均为PMOS晶体管。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，所述基本单元均采用互补型金属氧化物半导体工艺制作得到。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，所述信号读取电路由N个相互独立的读取支路组合而成，每一所述读取支路用于读取一个所述基本单元的输出信号，每一所述读取支路中均包括相互串联的四级晶体管组，其中每一级所述晶体管组均由相连接的两个类型及电压阈值均不同的晶体管组成。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，每一所述读取支路的第一级所述晶体管组的供电电压与第二级所述晶体管组的供电电压相等，第三级所述晶体管组的供电电压大于第二级所述晶体管组，第四级所述晶体管组的供电电压大于第三级所述晶体管组。
所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其中，所述电源为稳压直流电源，所述稳压直流电源的电压为0.14-1.25V。
本发明实施例提供了一种基于施密特触发器的超低功耗弱物理不可克隆函数电路，包括线译码器、基本单元阵列、信号读取电路及电源，基本单元阵列用于产生二进制的输出信号，基本单元阵列由多个基本单元行组成，每一基本单元行包含多个基本单元，基本单元由多个施密特触发器串联组成，电源与每一基本单元的电源输入端相连；线译码器分别与每一基本单元行中基本单元的控制信号端相连接，信号读取电路分别与每一基本单元行中基本单元的输出端相连接。上述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，首次采用施密特触发器构造得到此类超低功耗弱物理不可克隆函数电路，利用施密特触发器具有回滞现象、漏电电流较小的特点，可减少电路工作时的静态功耗，从而实现低电压运行，大幅降低了电路功耗。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的整体电路结构图；
图2为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的局部电路结构图；
图3为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的局部电路结构图；
图4为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的局部电路结构图；
图5为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的局部电路结构图；
图6为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图；
图7为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图；
图8为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图；
图9为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图；
图10为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图；
图11为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图；
图12为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图；
图13为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图；
图14为本发明实施例提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路的效果示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1至图5，如图所示，一种基于施密特触发器的超低功耗弱物理不可克隆函数电路，包括线译码器DC、基本单元阵列CA、信号读取电路Rout及电源V；所述基本单元阵列CA用于产生二进制的输出信号，所述基本单元阵列CA由M个基本单元行所组成，每一所述基本单元行包含N个基本单元CR，其中，M及N均为大于1的整数；其中，输出信号为随机产生的二进制信号。
所述电源V与每一所述基本单元CR的电源输入端相连，则电源输入端的电压即等于电源V的工作电压VDD0；所述线译码器DC分别与每一所述基本单元行中基本单元CR的控制信号端Con相连接，用于输入选通信号以从多个所述基本单元行中选择一个所述基本单元行的所有基本单元CR的输出信号作为初始输出信号；所述信号读取电路Rout分别与每一所述基本单元行中基本单元CR的输出端Vout相连接，用于获取任一所述基本单元行的初始输出信号并进行电压转换得到最终输出信号进行输出；每一所述基本单元CR均由多个施密特触发器S串联组成，每一所述施密特触发器S的电路特性因半导体加工工艺的偏差而存在细微差别。
本实施中的基本单元阵列CA中每一基本单元行均可以点阵列形式进行排布，每一基本单元行中的基本单元CR也可以点阵列形式进行排布，同一基本单元行所包含的基本单元CR同时接收同一选通信号，则同一基本单元行所包含的N个基本单元CR根据选通信号同时输出输出信号(安全密钥)作为初始输出信号。例如，本实施例中的基本单元阵列CA由16个基本单元行组成，每一述基本单元行包含16个基本单元CR，也即是M＝N＝16，则可构成一个16×16的256位弱PUF，一个基本单元行由16个基本单元组成，同一基本单元行的基本单元CR由同一个选通信号作为输入信号，即若基本单元行被选中，该基本单元行同时输出16个基本单元CR产生的输出信号(安全密钥)，16个基本单元行由16个不同的选通信号来选择并行输出哪一个基本单元行的安全密钥，则一组基本单元行的安全秘钥中包含16个基本单元CR产生的输出信号，同一时间内仅有一个基本单元行被选中并行输出安全密钥，选通信号由线译码器DC产生。
线译码器DC的具体结构如图5所示，在本实施例中，线译码器DC主要由四个输入端口及一个输出总线端口组成，输出总线端口由16个输出端口组合热诚，即输出总线端口为16根输出端口线的集合，线译码器DC上侧的两个端口用于连接电源，其中一个端口连接电源V，则该端口的电压即等于电源V的工作电压VDD0，另一个端口接地，，四个输入端口可分别输入“0”或“1”的信号，将四个输入端口的二进制信号进行组合，即可对应输出[0，15]范围内的16个选通信号。
在更具体的实施例中，每一所述基本单元CR均由四个施密特触发器S串联组成，第一个所述施密特触发器S的输入端Sin与输出端Sout相连接，第四个所述施密特触发器S的输出端Sout与选通模块Nx的源极相连接，所述选通模块Nx的栅极作为所述基本单元CR的控制信号端Con、其漏极作为所述基本单元CR的输出端Vout。其中，所述选通模块Nx为NMOS晶体管、PMOS晶体管或传输门模块，传输门模块可基于CMOS工艺制作得到，则制作得到的CMOS传输门(Transmission Gate)是一种既可以传送数字信号又可以传输模拟信号的可控开关电路。
如图2所示，基本单元CR由S1、S2、S3及S4四个施密特触发器串联组成，第一个施密特触发器S1的输入端Sin与输出端Sout相连接，第四个施密特触发器S4的输出端Sout与选通模块Nx的源极相连接。虽然在设计上这四个施密特触发器S的尺寸是一样的，但是因为工艺制造过程中会发生不可预测的工艺偏差，所以四个施密特触发器S各自的电平翻转点Vtrip(即输入电平等于输出电平的点)会产生随机性差异。本实施例中的新型施密特触发器的输出和输入是反相的，所以也可当作反相器来使用，将第一个施密特触发器S1首尾相接，这样它就可以输出第一级的电平翻转点即Vtrip1，并将其作为第二个施密特触发器S2的输入。因为Vtrip1和Vtrip2存在不可预测的随机差异，所以Vtrip1和Vtrip2在第二个施密特触发器S2进行比较后，会被一定程度上往高电平或低电平方向拉开。同理，该输出会相继与Vtrip3和Vtrip4进行比较，然后被第三、第四个施密特触发器进一步往高电平或低电平方向拉开，也即是前面两级反相器用于产生一个随机的比较结果，然后后面两级反相器用于放大具体的，基本单元CR输出的信号的电压分别为0(信号值为“0”)和200mV(信号值为“1”)，则后面两级反相器可用于将信号值为“1”的微弱电压放大至200mV，从而在基本单元CR的输出端Vout即可获取到一个随机的0或1响应。
本实施例中弱PUF电路的基本单元CR由四级反相器(施密特触发器S)链组成，同时在基本单元CR的输出端Vout连接一个NMOS最小尺寸管作为选通管Nx，由输入选通信号控制基本单元CR的选通管是否对产生的输出信号(安全密钥)进行输出。
在更具体的实施例中，所述施密特触发器S的具体结构如图3所示，施密特触发器S包括第一晶体管N2、第二晶体管N1、第三晶体管N0、第四晶体管P1、第五晶体管P2及第六晶体管P0；所述第一晶体管N2的栅极、所述第二晶体管N1的栅极、所述第四晶体管P1的栅极及所述第五晶体管P2的栅极相连接后作为所述施密特触发器S的输入端Sin，所述第二晶体管N1的漏极、所述第三晶体管N0的栅极、所述第四晶体管P1的漏极及所述第六晶体管P0的栅极相连接后作为所述施密特触发器S的输出端Sout；所述第一晶体管N2的漏极同时与所述第二晶体管N1的源极及所述第三晶体管N0的源极相连接，所述第五晶体管P2的漏极同时与所述第四晶体管P1的源极及所述第六晶体管P0的源极相连接，所述第一晶体管N2的源极及所述第六晶体管P0的漏极接地，所述第五晶体管P2的源极及所述第六晶体管P0的漏极作为电源输入端与所述电源V相连接。具体的，所述第一晶体管N2、所述第二晶体管N1及所述第三晶体管N0均为NMOS晶体管；所述第四晶体管P1、所述第五晶体管P2及所述第六晶体管P0均为PMOS晶体管。其中，所述基本单元CR均采用互补型金属氧化物半导体(Complementary-Metal-Oxide-Semiconductor,CMOS)工艺制作得到，也即是CR中所包含的晶体管均采用CMOS工艺制作得到，如可采用28-65nm的CMOS工艺制作得到，还可将基于施密特触发器的超低功耗弱物理不可克隆函数电路包含的所有元器件采用CMOS工艺进行制作并集成于一块电路板上，从而进一步提高电路的集成性，缩小电路整体结构尺寸。
在更具体的实施例中，所述信号读取电路Rout由N个相互独立的读取支路组合而成，其中任意一个读取支路的电路结构如图4所示，每一所述读取支路用于读取一个所述基本单元的输出信号，每一所述读取支路中均包括相互串联的四级晶体管组，其中每一级所述晶体管组均由相连接的两个类型及电压阈值均不同的晶体管组成。具体的，每一所述读取支路的第一级所述晶体管组的供电电压与第二级所述晶体管组的供电电压相等，第三级所述晶体管组的供电电压大于第二级所述晶体管组，第四级所述晶体管组的供电电压大于第三级所述晶体管组。初始输出信号的摆幅(信号“0”与信号“1”之间的电压差值)较窄，信号读取电路Rout用于将弱PUF电路输出的窄摆幅的初始输出信号转换为01高低电平，如本实施例中弱PUF电路的输出摆幅为200mV，最终输出信号的电平为0V(信号“0”)或1.2V(信号“1”)，信号读取电路Rout可采用逐级提升的方式逐级拉高弱PUF电路的输出到1.2V。由于本实施例中一个基本单元行包含16个基本单元CR，则需要设计相互独立的16个读取支路。如图4所示，对于任意一个读取支路，第一级晶体管组由D1及D2两个晶体管，第二级晶体管组由D3及D4两个晶体管，第三级晶体管组由D5及D6两个晶体管，第四级晶体管组由D7及D8两个晶体管，读取支路中晶体管D1、D3、D5及D7均为PMOS晶体管，晶体管D2、D4、D6及D8均为NMOS晶体管，其中D1及D2两个晶体管的栅极相连接作为读取支路的输入端Rin，晶体管D7的漏极与及晶体管D8的漏极相连接作为读取支路的输出端Rout，晶体管D1、晶体管D5及晶体管D6均为高电压阈值(High V threshold，HVT)晶体管，晶体管D2、晶体管D3、晶体管D6及晶体管D7均为低电压阈值(Low V threshold，LVT)晶体管，晶体管D4为标准电压阈值(Regular Vthreshold，RVT)晶体管。第一级晶体管组的供电电压与第二级晶体管组的供电电压相等，也即是VDD1＝500mV，第三级晶体管组的供电电压VDD2＝700mV，第四级晶体管组的供电电压VDD3＝1.2V。
在更具体的实施例中，所述电源V可用于对基本单元阵列中的基本单元CR进行供电，电源V为稳压直流电源，所述稳压直流电源的工作电压VDD0＝0.14-1.25V，也即是基本单元CR的最低工作电压为0.14V(140mV)。
施密特触发器S的Vtrip点即是电平翻转点，Vtrip点的大小会直接影响到反相器(施密特触发器S)之间的比较结果，本实施例中的施密特触发器S的工作电压VDD0为200mV，则施密特触发器S的理想Vtrip点应为100mV，若设计的施密特触发器的Vtrip点偏离100mV程度过大，则可能会造成弱PUF电路生成的安全密钥的01比例不均衡。对本实施例中制作得到的施密特触发器进行400次测试，所得到的测试结果如图6所示。看到本实施例中的施密特触发器的Vtrip点呈现良好的高斯分布，其均值为99.7042mV，接近100mV，并且Vtrip点分布较广，有利于向高电平或低电平拉开(若分布过窄，会出现四级反相器的Vtrip点相近，导致电平无法拉开，这样最终可能会输出一个100mV左右的中间电平)。
由于弱PUF芯片所处环境条件会出现变化，所以弱PUF芯片的温度稳定性至关重要，因此施密特反相器的温度稳定性也很重要，温度稳定性可采用公式(1)进行计算得到：
Figure BDA0003312130260000101
其中，△Vout表示在温度变化范围内Vout的变化量，Vout是表示均值，Trange表示温度变化的范围，TC值越小，则表明电路的性能随着温度的变化而变化的幅度也越小，对本实施例中制作得到的施密特触发器进行400次测试，所得到的温度稳定性测试结果如图7所示，本实施例中制作得到的施密特触发器的TC均值约为284ppm。
不可预测性指的是PUF电路中未使用的CRP不能通过已知的CRP或相同电路结构的CRP来进行预测，这一点主要体现在理想情况下PUF电路产生0和1的概率应该均为50％，并且不同CRP之间的响应应该不具有相关性。这一性能指标的好坏一定程度上体现在PUF电路的输出01比上，同时自相关函数(Autocorrelation Function,ACF)和NIST(NationalInstitute of Standards and Technology)测试也是较常用的两种测试不可预测性的方法。本实施例中对不可预测性的测试主要包括01比例的测试和NIST测试，其中本文进行的NIST测试包括频率检验(Frequency)、块内频数检验(Frequency Test with a Block)、累加和检验(Cumulative Sums Test)、游程检验(Runs Test)、块内最长游程检验(Test forthe Longest Run of Ones in a Block)、FFT、近似熵检验(Approximate Entropy Test)、序列检验(Serial Test)。在27摄氏度环境下，工作电压VDD0为200mV，对10片256位的弱PUF芯片进行01比例测试，所得到的测试结果如图8及图9所示，图8所示10片芯片的总体01比例为49.6％:50.4％，图9所示即为10片芯片分别测试得到的01比例，图8及图9所示结果即可知本实施例中的弱PUF电路具有较好的01比。
通过蒙特卡洛仿真得到10片PUF芯片5120bits的连续序列，并使用NIST Pub 800套件来评估其随机性，结果如表1所示，从表中可以看出，所有项目的P值均大于0.01，并且全部项目通过了NIST测试，证明了本实施例中的弱PUF电路在常温常压下输出序列的随机性是符合要求的。
表1
测试名称 单次序列长度 运行次数 置信度(P) 结果
Frequency 5120b 20 0.834308 通过
Block Frequency 5120b 20 0.991468 通过
Cumulative Sums 5120b 20 0.534146 通过
Runs 5120b 20 0.834308 通过
Longest Run 5120b 20 0.534146 通过
Rank 5120b 20 0.350485 通过
FFT 5120b 20 0.035174 通过
Approximate Entropy 5120b 20 0.350485 通过
Serial 5120b 20 0.534146 通过
Linear Complexity 5120b 20 0.911413 通过
唯一性(Uniqueness)的定义是，相同的PUF结构在相同输入激励的情况下，每个PUF电路的输出响应应该彼此不同，这是为了使入侵者无法通过一个PUF结构来预测其它相同PUF电路的输出。同时需要注意的是，虽然唯一性是指相同结构PUF的输出存在差异，但是这一差异的理想值是50％而不是100％，因为PUF电路最终产生的安全密钥是二进制数01，所以如果两片芯片的差异是100％，那么只需要对一片芯片值取反便可以获得另一片芯片值。
PUF电路的唯一性通常用片间汉明距离(Inter-Hamming Distance,Inter-HD)来衡量，它指的是两个相同长度的数据流在对应位置上不同数据的数量占总数据量的比例，可以通过对两个数据流相同位置上的数据进行异或来统计不同数据的数量，可采用公式(2)计算得到：
Figure BDA0003312130260000111
其中Ru和Rv是两个不同的PUF芯片u和v对于相同输入激励的n位二进制的输出信号，m为PUF芯片的总数，U表示唯一性。基于表1中所述的20个芯片的蒙特卡罗仿真结果，计算得的片间汉明距离如图10所示，可以看出其呈现良好的高斯分布，并且均值为50.03％，及其接近50％，方差为3.05％，表明本实施例中的弱PUF电路有较好的唯一性。
不稳定性指的是PUF在输入同样激励，变化环境条件下与参考环境下的响应的不同，这可以用误码率(Bit Error Rate,BER)来测量。PUF电路的稳定性与误码率相反，它代表的是PUF电路抗环境变化(温度、电源电压、噪声等)的能力，稳定性越高表示PUF电路的响应在变化的环境条件下产生误码的概率越低，理想值为100％，可靠性R可采用公式表示为R＝1-BER，也即是误码率BER越低可靠性R越高。可靠性主要基于片内汉明距离HD计算得到，一个理想工作的PUF电路在所有的环境下，输入相同的信号均会得到完全一样的输出，即片内汉明距离HD应当为0。误码率BER的计算公式如公式(3)所示：
Figure BDA0003312130260000121
针对实施例的弱PUF电路，选取的温度范围是-55℃至120℃(步长大部分为10℃)，电压工作范围为140mV至1.2V，取点为140mV、150mV、180mV、200mV、300mV、400mV、500mV、600mV、700mV、800mV、900mV、1000mV、1200mV，其中理想工作条件为工作电压200mV，温度27℃。温度误码率测试结果如图11，电压误码率测试结果如图12所示，可以看出温度误码率和电压误码率均较低，本弱PUF电路有较好的稳定性。
能耗(Energy)指的是每bit需要消耗的能量，是电路设计的一个重要指标，特别是如今物联网飞速发展，对硬件的能耗有着更高的要求。对本实施例中的40个PUF芯片进行核心能耗测试，所得到的测试结果如图13所示，对40个PUF芯片进行电路整体能耗测试，所得到的测试结果如图14所示，弱PUF电路最高读取速度为20Mb/s，核心能耗为0.33fJ/bit，电路整体能耗为5.55fJ/bit。
在本发明实施例所提供的基于施密特触发器的超低功耗弱物理不可克隆函数电路，包括线译码器、基本单元阵列、信号读取电路及电源，基本单元阵列用于产生二进制的输出信号，基本单元阵列由多个基本单元行组成，每一基本单元行包含多个基本单元，基本单元由多个施密特触发器串联组成，电源与每一基本单元的电源输入端相连；线译码器分别与每一基本单元行中基本单元的控制信号端相连接，信号读取电路分别与每一基本单元行中基本单元的输出端相连接。上述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，首次采用施密特触发器构造得到此类超低功耗弱物理不可克隆函数电路，利用施密特触发器具有回滞现象、漏电电流较小的特点，可减少电路工作时的静态功耗，从而实现低电压运行，大幅降低了电路功耗。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种基于施密特触发器的超低功耗弱物理不可克隆函数电路，其特征在于，包括线译码器、基本单元阵列、信号读取电路及电源；
所述基本单元阵列用于产生二进制的输出信号，所述基本单元阵列由M个基本单元行组成，每一所述基本单元行包含N个基本单元，其中，M及N均为大于1的整数；
所述电源与每一所述基本单元的电源输入端相连；
所述线译码器分别与每一所述基本单元行中基本单元的控制信号端相连接，用于输入选通信号以从多个所述基本单元行中选择一个所述基本单元行的所有基本单元的输出信号作为初始输出信号；
所述信号读取电路分别与每一所述基本单元行中基本单元的输出端相连接，用于获取任一所述基本单元行的初始输出信号并进行电压转换得到最终输出信号进行输出；
每一所述基本单元均由多个施密特触发器串联组成；每一所述基本单元的输出端连接一个选通模块；
每一所述基本单元均由四个施密特触发器串联组成，第一个所述施密特触发器的输入端与输出端相连接，第四个所述施密特触发器的输出端与选通模块的源极相连接，所述选通模块的栅极作为所述基本单元的控制信号端、其漏极作为所述基本单元的输出端；所述电源为稳压直流电源，所述稳压直流电源的电压为0.14-1.25V。
2.根据权利要求1所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其特征在于，所述选通模块为NMOS晶体管、PMOS晶体管或传输门模块。
3.根据权利要求1所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其特征在于，所述施密特触发器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极、所述第四晶体管的栅极及所述第五晶体管的栅极相连接后作为所述施密特触发器的输入端，所述第二晶体管的漏极、所述第三晶体管的栅极、所述第四晶体管的漏极及所述第六晶体管的栅极相连接后作为所述施密特触发器的输出端；
所述第一晶体管的漏极同时与所述第二晶体管的源极及所述第三晶体管的源极相连接，所述第五晶体管的漏极同时与所述第四晶体管的源极及所述第六晶体管的源极相连接，所述第一晶体管的源极及所述第六晶体管的漏极接地，所述第五晶体管的源极及所述第六晶体管的漏极作为电源输入端与所述电源相连接。
4.根据权利要求3所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其特征在于，所述第一晶体管、所述第二晶体管及所述第三晶体管均为NMOS晶体管。
5.根据权利要求3所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其特征在于，所述第四晶体管、所述第五晶体管及所述第六晶体管均为PMOS晶体管。
6.根据权利要求1-3任一项所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其特征在于，所述基本单元均采用互补型金属氧化物半导体工艺制作得到。
7.根据权利要求1-3任一项所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其特征在于，所述信号读取电路由N个相互独立的读取支路组合而成，每一所述读取支路用于读取一个所述基本单元的输出信号，每一所述读取支路中均包括相互串联的四级晶体管组，其中每一级所述晶体管组均由相连接的两个类型及电压阈值均不同的晶体管组成。
8.根据权利要求7所述的基于施密特触发器的超低功耗弱物理不可克隆函数电路，其特征在于，每一所述读取支路的第一级所述晶体管组的供电电压与第二级所述晶体管组的供电电压相等，第三级所述晶体管组的供电电压大于第二级所述晶体管组，第四级所述晶体管组的供电电压大于第三级所述晶体管组。
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