CN110048858A - 一种高性能apuf电路结构 - Google Patents

Abstract

本发明提出一种高性能APUF电路结构，涉及信息安全技术领域。高性能APUF电路包括：信号延时抵消模块、上延时模块、下延时模块、上仲裁选择模块、下仲裁选择模块及最终仲裁器。上、下延时模块采用类DAPUF电路，分别由4条信号链路组成，其中任意两条信号链路经仲裁选择模块后获取最快和最慢的延时链路。将上延时模块的最快延时链路和下延时模块的最慢延时链路，或上延时模块的最慢延时链路和下延时模块的最快延时链路，经过最终仲裁后获得最终响应输出。每条信号链路中，上升沿信号传输路径由激励信号决定。高性能APUF电路结构，减少资源消耗量，提高APUF电路结构的唯一性、随机性和可靠性。

Description

一种高性能APUF电路结构

技术领域

本发明涉及信息安全技术领域，具体涉及一种高性能APUF电路结构。

背景技术

近年来，随着物联网以及射频识别技术的迅速发展，嵌入式系统已经广泛应用于人们生活中的各种场合，从医疗器械、汽车制造到航空电子以及工业互联网，这些嵌入式设备的安全性，隐私性已经成为人们极为关注问题。然而这些系统不具有抵抗硬件攻击的能力，很容易被提取身份认证信息，从而被复制替代。传统的方式是利用一些加密协议来保护嵌入式系统的安全性，这种安全性主要是基于EEPROM，Flash等非易失性寄存器(Non-volatile Memory，NVM)进行安全认证与密钥存储。然而，基于NVM的存储机制需要在集成电路制造过程中加入浮栅晶体管工艺，增加制造成本。同时，NVM存储机制易受侵入式攻击等多种物理攻击的威胁。这将会导致大量的信息泄露，信息安全受到威胁。同时大多数情况下传统电子器件都存在计算能力差，资源受限的问题，所以，在这种背景下，物理不可克隆函数(Physical Unclonable Function，PUF)的概念被提出来用于抵抗硬件攻击。

PUF是基于硬件部件生产工艺中的细微偏差而设计。这些制造差异很容易被提取出来，但是很难去复制。PUF可以看成是一个物理函数。当给定一个已知激励，这个函数将会产生一个对应唯一的响应。这个响应同时取决于PUF所在物理单元的纳米级结构。这些物理制造差异是唯一的，可以被提取出来用作身份认证，同时也可以用作加密协议中的密钥生成等领域。PUF一般被分为“强PUF”(Strong PUF)与“弱PUF”(Weak PUF)两类：强PUF具有指数级的激励响应对(Challenge Response Pairs，CRPs)，主要用于安全认证；弱PUF的响应输出数量与电路规模呈正比，主要用于密钥、ID等关键信息存储。本发明所设计的一种高安全性APUF(Arbiter PUF)电路结构是一种“强PUF”，具有较大的激励响应空间。

目前，APUF作为主要被研究的“强PUF”，提高其唯一性是研究重点，但是各类提高唯一性的技术方案在资源消耗、可靠性、随机性上还有较多需要改进的地方。

发明内容

为解决现有技术中存在的问题，本发明提出一种高性能的APUF电路结构，相比标准APUF电路结构和传统DAPUF电路结构，在减少资源消耗量的基础上同时提高APUF电路结构的唯一性、随机性和可靠性。

为解决上述技术问题，本发明提出如下技术方案：

本发明提出的一种高性能APUF电路结构是FPGA(Field-Programmable GateArray)上实现。APUF电路结构，包括：信号延时抵消模块、上延时模块、下延时模块、上仲裁选择模块、下仲裁选择模块以及最终仲裁器。

其中，信号延时抵消模块由3个LUT(Look-Up-Table)组成，上延时模块和所述下延时模块均采用类DAPUF(Double APUF)电路，上延时模块包含第一信号链路、第二信号链路、第三信号链路和第四信号链路这4条并行的信号链路，下延时模块包含第五信号链路、第六信号链路、第七信号链路和第八信号链路这4条并行的信号链路。

信号延时抵消模块平均等长地向每条信号链路输入上升沿信号，上仲裁选择模块接收第一信号链路、第二信号链路、第三信号链路和第四信号链路的输出信号；下仲裁选择模块接收第五信号链路、第六信号链路、第七信号链路和第八信号链路的输出信号，上仲裁选择模块对上延时模块中任意两条信号链路的输出信号进行比较后输出上延时模块的最快信号路径和最慢信号路径，下仲裁选择模块对下延时模块中任意两条信号链路的输出信号进行比较后输出下延时模块的最快信号路径和最慢信号路径，上仲裁选择模块和下仲裁选择模块输出的信号路径都通向所述最终仲裁器，最终仲裁器对上仲裁选择模块和下仲裁选择模块输出信号路径差异最大的两者进行最终仲裁。

信号延时抵消模块主要用于抵消实验操作中人为带来的输出偏差，避免信号路径具有实验不需要的偏向性。

信号延时抵消模块能够实现平均等长的向每条信号链路输入上升沿信号。

每条信号链路由N个二选一数据选择器串联组成；每个二选一数据选择器有一个信号输入端、一个地址输入端和一个信号输出端。

在第一信号链路中，第i级数据选择器的地址输入端接收激励信号；信号输出端一部分经直线路径连接到第一信号链路中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第二信号链路中的第i+1级数据选择器的信号输入端。

在第二信号链路中，第i级数据选择器的地址输入端接收激励信号；信号输出端一部分经直线路径连接到第二信号链路中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第一信号链路中的第i+1级数据选择器的信号输入端。

在第三信号链路中，第i级数据选择器的地址输入端接收激励信号；信号输出端一部分经直线路径连接到第三信号链路中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第四信号链路中的第i+1级数据选择器的信号输入端。

在第四信号链路中，第i级数据选择器的地址输入端接收激励信号；信号输出端一部分经直线路径连接到第四信号链路中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第三信号链路中的第i+1级数据选择器的信号输入端。

在第五信号链路中，第i级数据选择器的地址输入端接收激励信号；信号输出端一部分经直线路径连接到第五信号链路中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第六信号链路中的第i+1级数据选择器的信号输入端。

在第六信号链路中，第i级数据选择器的地址输入端接收激励信号；信号输出端一部分经直线路径连接到第六信号链路中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第七信号链路中的第i+1级数据选择器的信号输入端。

在第七信号链路中，第i级数据选择器的地址输入端接收激励信号；信号输出端一部分经直线路径连接到第七信号链路中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第八信号链路中的第i+1级数据选择器的信号输入端。

在第八信号链路中，第i级数据选择器的地址输入端接收激励信号；信号输出端一部分经直线路径连接到第八信号链路中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第七信号链路中的第i+1级数据选择器的信号输入端。

本发明提出的上延时模块和下延时模块均采用了一种类DAPUF的电路结构。每个延时模块中有4条信号链路，每条信号链路中有n个数据选择器。上延时模块中的第一信号链路的第i级数据选择器的地址输入端、第二信号链路的第i级数据选择器的地址输入端、第三信号链路的第i级数据选择器的地址输入端、第四信号链路的第i级数据选择器的地址输入端，以及下延时模块中的第五信号链路的第i级数据选择器的地址输入端、第六信号链路中第i级数据选择器的地址输入端、第七信号链路中第i级数据选择器的地址输入端、第八信号链路中第i级数据选择器的地址输入端，均接收同一个激励信号；每个bit的激励信号为数据选择器的提供地址信号，具体如下：

对于第i级数据选择器(i＝1，……，N-1)，激励信号是由0和1随机组成的序列：

(1)数据选择器的地址输入端接收的激励信号为0，则信号选择直线路径进行传输；

(2)数据选择器的地址输入端接收的激励信号为1，则信号选择交叉路径进行传输。

对于第N级数据选择器：第N级数据选择器只有一个直线输出路径。

上仲裁选择模块由6个仲裁器组成，分别是第一仲裁器、第二仲裁器、第三仲裁器、第四仲裁器、第五仲裁器和第六仲裁器。每个仲裁器都是SR锁存器。

上延时模块的4条信号链路中任意两条信号链路的信号经过上仲裁选择模块的6个仲裁器，进行比较以获得上延时模块的最快和最慢信号路径。上延时模块中的4条信号链路中的任意两个信号链路的输出信号作为1个仲裁器的输入信号。第一信号链路的输出信号分别输入到第一仲裁器的R端口、第四仲裁器的R端口和第六仲裁器的R端口。第二信号链路的输出信号分别输入到第一仲裁器的S端口、第二仲裁器的R端口和第五仲裁器的R端口。第三信号链路的输出信号分别输入到第二仲裁器的S端口、第三仲裁器的R端口和第四仲裁器的S端口。第四信号链路的输出信号分别输入到第三仲裁器的S端口、第五仲裁器的S端口和第六仲裁器的S端口。

在上仲裁选择模块中，第一仲裁器的Q端口输出数据为data[1]，第二仲裁器的Q端口输出数据为data[2]，第三仲裁器的Q端口输出数据为data[3]，第四仲裁器的Q端口输出数据为data[4]，第五仲裁器的Q端口输出数据为data[5]，第六仲裁器的Q端口输出数据为data[6]。

下仲裁选择模块由6个仲裁器组成，分别是第七仲裁器、第八下仲裁器、第九仲裁器、第十仲裁器、第十一仲裁器和第十二仲裁器。每个仲裁器都是SR锁存器。

下延时模块的4条信号链路中任意两条信号链路的信号经过下仲裁选择模块的6个仲裁器，进行比较以获得下延时模块的最快和最慢信号路径。下延时模块中的4条信号链路中的任意两个信号链路的输出信号作为1个仲裁器的输入信号。第五信号链路的输出信号分别输入到第七仲裁器的R端口、第十仲裁器的R端口和第十二仲裁器的R端口。第六信号链路的输出信号分别输入到第七仲裁器的S端口、第八仲裁器的R端口和第十一仲裁器的R端口。第七信号链路的输出信号分别输入到第八仲裁器的S端口、第九仲裁器的R端口和第十仲裁器的S端口。第八信号链路的输出信号分别输入到第九仲裁器的S端口、第十一仲裁器的S端口和第十二仲裁器的S端口。

在下仲裁选择模块中，第七仲裁器的Q端口输出数据为data[7]，第八仲裁器的Q端口输出数据为data[8]，第九仲裁器的Q端口输出数据为data[9]，第十仲裁器的Q端口输出数据为data[10]，第十一仲裁器的Q端口输出数据为data[11]，第十二仲裁器的Q端口输出数据为data[12]。

根据PUF电路的可靠性与延时信号的差异成正比以及提高DAPUF电路唯一性的原理，本发明提出设置最终仲裁器，最终仲裁器由两个与非门构成，第一信号链路的输出信号输入到最终仲裁器的R端口，第八信号链路的输出信号输入到最终仲裁器的S端口。最终仲裁器对上延时模块和下延时模块中差异最大的信号路径进行仲裁以获得高可靠性和高唯一性的激励响应对。本发明提出采用上延时模块的第一信号链路和下延时模块的第八信号链路作为最终影响响应输出的仲裁路径，选取条件为：第一信号链路最慢和第八信号链路最快，即A***&***H；或者第一信号链路最快和第八信号链路最慢，即H***&***A。

最终仲裁器的Q端口输出数据为data[13]。

高性能APUF电路结构输出值由上仲裁选择模块输出值、下仲裁选择模块输出值和最终仲裁器输出值合并构成，即data＝{data[1]，data[2]，data[3]，data[4]，data[5]，data[6]，data[7]，data[8]，data[9]，data[10]，data[11]，data[12]，data[13]}。

本发明提出的一种高性能APUF电路的工作步骤如下：

步骤1，传输上升沿信号：上升沿信号经过信号延时抵消模块后平均等长地输入到上延时模块中的第一信号链路、第二信号链路、第三信号链路和第四信号链路，也平均等长地输入到下延时模块中的第五信号链路、第六信号链路、第七信号链路和第八信号链路；

步骤2，根据激励信号确定传输路径：根据输入的激励信号，各信号链路中的数据选择器选择不同的数据输入地址路径，使得上延时模块的4条信号链路交叉相连、下延时模块的4条信号链路交叉相连；

步骤3，仲裁选择信号输出路径：上延时模块中4条信号链路中任意两条信号路径经过上仲裁选择模块后合并输出{data[1]，data[2]，data[3]，data[4]，data[5]，data[6]}，下延时模块中4条信号链路中任意两条信号路径经过下仲裁选择模块后合并输出{data[7]，data[8]，data[9]，data[10]，data[11]，data[12]}；

步骤4，挑选激励响应对：通过对上延时模块的仲裁结果{data[1]，data[2]，data[3]，data[4]，data[5]，data[6]}和下延时模块的仲裁结果进行最终仲裁选出符合要求的最终输出激励响应data[13]。

有益效果：

本发明采用以上技术方案与现有技术相比，具有以下技术效果；

与标准APUF电路结构相比较，构成本发明提出的一种高性能APUF电路结构的两个类DAPUF的电路元器件完全相同，因此相同的激励信号将构成相同的两个类DAPUF结构。标准APUF电路具有固定结构，因此本发明借鉴传统DAPUF电路提高APUF电路唯一性属性的原理，同时设置高可靠性的PUF电路响应的筛选模块，从而使得本发明设计的APUF电路相较于标准APUF电路唯一性有所提高、相较于传统DAPUF电路可靠性有所提高。

本发明中所提出一种高性能APUF电路结构，是通过激励信号来决定信号路径的随机选择，因此每一个激励信号对应一个连接通道，根据随机性激励信号随机选取上升沿信号在信号链路中的具体通道。本发明的基础理论研究都是基于真随机性源所设计的，因此具有不可克隆性和随机性。因此，本发明设计的APUF电路相较于标准APUF电路及其改进设计方案，在实现原理和电路结构上具有结构简单、易于实现的特点，同时减少资源消耗量，电路各性能属性之间不存在冲突性，并对各性能属性有着超强的补充和提升。

相较于标准的APUF电路，本发明设计的APUF电路中设置的上仲裁选择模块、下仲裁选择模块和最终仲裁器，可以更好地体现芯片之间的延时差异性，解决了延时差异和可靠性间模糊的实验操作。

附图说明

图1为标准APUF的电路结构以及传统DAPUF的电路结构；

图2为本发明提出的一种高性能APUF电路结构；

图3为本发明提出的一种高性能APUF电路结构中上仲裁模块和下仲裁模块的信号连接示意图；

图4为本发明提出的一种高性能APUF电路结构中，当激励信号为10110010时，信号链路中信号传输路径示意图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细描述。

图1(a)为标准APUF的电路结构图，标准APUF电路有2条并行的信号链路，分别是第一信号链路X和第二信号链路Y。每条信号链路由N个二选一数据选择器MUX串联组成。每个二选一数据选择器MUX_i有一个地址输入端、一个信号输入端和一个信号输出端。在第一信号链路X中，第i级数据选择器MUX_Ai的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第一信号链路X中的第i+1级数据选择器MUX_A(i+1)的信号输入端，另一部分经交叉路径连接到第二信号链路Y中的第i+1级数据选择器MUX_B(i+1)的信号输入端。在第二信号链路Y中，第i级数据选择器MUX_Bi的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第二信号链路Y中的第i+1级数据选择器MUX_B(i+1)的信号输入端，另一部分经交叉路径连接到第一信号链路X中的第i+1级数据选择器MUX_A(i+1)的信号输入端。标准APUF电路还有一个仲裁器10。仲裁器10是SR锁存器，第一信号链路X的输出端与仲裁器10的S端口相连接，第二信号链路Y的输出端与仲裁器10的R端口相连接，仲裁器10的Q端口为标准APUF电路的输出端口。

图1(b)为传统DAPUF的电路结构，是由两个标准APUF电路并行组成，分别是第一APUF电路21和第二APUF电路22。DAPUF电路有4条并行的信号链路，分别是第一APUF电路21中的第一信号链路X、第二信号链路Y和第二APUF电路22中的第三信号链路W、第四信号链路U。每条信号链路由N个二选一数据选择器MUX串联组成。每个二选一数据选择器MUX_i有一个地址输入端、一个信号输入端和一个信号输出端。

在第一信号链路X中，第i级数据选择器MUX_Al的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第一信号链路X中的第i+1级数据选择器MUX_A(i+1)的信号输入端，另一部分经交叉路径连接到第二信号链路Y中的第i+1级数据选择器MUX_B(i+1)的信号输入端。

在第二信号链路Y中，第i级数据选择器MUX_Bi的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第二信号链路Y中的第i+1级数据选择器MUX_B(i+1)的信号输入端，另一部分经交叉路径连接到第一信号链路X中的第i+1级数据选择器MUX_A(i+1)的信号输入端。

在第三信号链路W中，第i级数据选择器MUX_Ci的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第三信号链路W中的第i+1级数据选择器MUX_C(i+1)的信号输入端，另一部分经交叉路径连接到第四信号链路U中的第i+1级数据选择器MUX_D(i+1)的信号输入端。

在第四信号链路U中，第i级数据选择器MUX_Dl的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第四信号链路U中的第i+1级数据选择器MUX_D(i+1)的信号输入端，另一部分经交叉路径连接到第三信号链路W中的第i+1级数据选择器MUX_C(i+1)的信号输入端。

传统DAPUF电路有两个仲裁器，分别是第一仲裁器11和第二仲裁器12。第一仲裁器11对应第一APUF电路21，第二仲裁器12对于第二APUF电路22。第一仲裁器11和第二仲裁器12都是SR锁存器。第一信号链路X的输出端与仲裁器11的S端口相连接，第二信号链路Y的输出端与仲裁器12的S端口相连接。第三信号链路W的输出端与仲裁器11的R端口相连接，第四信号链路U的输出端与仲裁器12的R端口相连接。仲裁器11的Q端口输出的信号，与仲裁器12的Q端口输出的信号，经异或门13结合得到传统DAPUF电路的输出。

标准APUF电路和传统DAPUF电路的工作原理都是根据数据选择器MUX地址输入端接收到的地址输入信号激励C_i决定上升沿信号传输的通过路径，从而实现根据随机延时路径和电子器件之间的制造工艺差别进行随机性的输出，因此具有良好的随机性特点。而传统DAPUF电路是在APUF电路基础上改进得到，因此在可靠性和抗攻击性方面有显著提高。

具体实施例1：

按照图2所示，本发明提出的一种高性能APUF电路结构是FPGA(Field-Programmable Gate Array)上实现。

本发明提出的一种高性能APUF电路结构，包括：信号延时抵消模块100、上延时模块201、下延时模块202、上仲裁选择模块301、下仲裁选择模块302以及最终仲裁器400，其中，信号延时抵消模块100由3个LUT组成，上延时模块201和所述下延时模块202均采用类DAPUF电路，上延时模块201包含第一信号链路A、第二信号链路B、第三信号链路C和第四信号链路D这4条并行的信号链路，下延时模块202包含第五信号链路E、第六信号链路F、第七信号链路G和第八信号链路H这4条并行的信号链路；

信号延时抵消模块100平均等长地向每条信号链路输入上升沿信号，上仲裁选择模块301接收第一信号链路A、第二信号链路B、第三信号链路C和第四信号链路D的输出信号；下仲裁选择模块302接收第五信号链路E、第六信号链路F、第七信号链路G和第八信号链路H的输出信号，上仲裁选择模块301对上延时模块201中任意两条信号链路的输出信号进行比较后输出上延时模块的最快信号路径和最慢信号路径，下仲裁选择模块302对下延时模块202中任意两条信号链路的输出信号进行比较后输出下延时模块的最快信号路径和最慢信号路径，上仲裁选择模块301和下仲裁选择模块302输出的信号路径都通向所述最终仲裁器，最终仲裁器400对上仲裁选择模块301和下仲裁选择模块302输出信号路径差异最大的两者进行最终仲裁。

信号延时抵消模块100主要用于抵消实验操作中人为带来的输出偏差，避免信号路径具有实验不需要的偏向性。

信号延时抵消模块100能够实现平均等长的向每条信号链路输入上升沿信号。

每条信号链路由N个二选一数据选择器串联组成；每个二选一数据选择器有一个信号输入端、一个地址输入端和一个信号输出端。

在第一信号链路A中，第i级数据选择器MUX_Ai的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第一信号链路A中的第i+1级数据选择器MUX_A(i+1)的信号输入端，另一部分经交叉路径连接到第二信号链路B中的第i+1级数据选择器MUX_B(i+1)的信号输入端。

在第二信号链路B中，第i级数据选择器MUX_Bl的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第二信号链路B中的第i+1级数据选择器MUX_B(i+1)的信号输入端，另一部分经交叉路径连接到第一信号链路A中的第i+1级数据选择器MUX_A(i+1)的信号输入端。

在第三信号链路C中，第i级数据选择器MUX_Cl的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第三信号链路C中的第i+1级数据选择器MUX_C(i+1)的信号输入端，另一部分经交叉路径连接到第四信号链路D中的第i+1级数据选择器MUX_D(i+1)的信号输入端。

在第四信号链路D中，第i级数据选择器MUX_Di的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第四信号链路D中的第i+1级数据选择器MUX_D(i+1)的信号输入端，另一部分经交叉路径连接到第三信号链路C中的第i+1级数据选择器MUX_C(i+1)的信号输入端。

在第五信号链路E中，第i级数据选择器MUX_Ei的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第五信号链路E中的第i+1级数据选择器MUX_E(i+1)的信号输入端，另一部分经交叉路径连接到第六信号链路F中的第i+1级数据选择器MUX_F(i+1)的信号输入端。

在第六信号链路F中，第i级数据选择器MUX_Fl的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第六信号链路F中的第i+1级数据选择器MUX_F(i+1)的信号输入端，另一部分经交叉路径连接到第七信号链路E中的第i+1级数据选择器MUX_E(i+1)的信号输入端。

在第七信号链路G中，第i级数据选择器MUX_Gi的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第七信号链路G中的第i+1级数据选择器MUX_G(i+1)的信号输入端，另一部分经交叉路径连接到第八信号链路H中的第i+1级数据选择器MUX_H(i+1)的信号输入端。

在第八信号链路H中，第i级数据选择器MUX_Hi的地址输入端接收激励信号C_i；信号输出端一部分经直线路径连接到第八信号链路H中的第i+1级数据选择器MUX_H(i+1)的信号输入端，另一部分经交叉路径连接到第七信号链路G中的第i+1级数据选择器MUX_G(i+1)的信号输入端。

本发明提出的上延时模块201和下延时模块202均采用了一种类DAPUF的电路结构。每个延时模块中有4条信号链路，每条信号链路中有n个数据选择器。上延时模块201中的第一信号链路A的第i级数据选择器MUX_Ai的地址输入端、第二信号链路B的第i级数据选择器MUX_Bi的地址输入端、第三信号链路C的第i级数据选择器MUX_Ci的地址输入端、第四信号链路D的第i级数据选择器MUX_Di的地址输入端，以及下延时模块202中的第五信号链路E的第i级数据选择器MUX_Ei的地址输入端、第六信号链路F中第i级数据选择器MUX_Fi的地址输入端、第七信号链路G中第i级数据选择器MUX_Gi的地址输入端、第八信号链路H中第i级数据选择器MUX_Hi的地址输入端，均接收同一个激励信号C_i；每个bit的激励信号C_i为数据选择器的提供地址信号，具体如下：

对于第i级数据选择器(i＝1，……，N-1)，激励信号是由0和1随机组成的序列：

(1)数据选择器的地址输入端接收的激励信号为0，则信号选择直线路径进行传输；

(2)数据选择器的地址输入端接收的激励信号为1，则信号选择交叉路径进行传输。

对于第N级数据选择器：第N级数据选择器只有一个直线输出路径。

具体实施例2：

根据图3，上仲裁选择模块301由6个仲裁器组成，分别是第一仲裁器SR_1、第二仲裁器SR_2、第三仲裁器SR_3、第四仲裁器SR_4、第五仲裁器SR_5和第六仲裁器SR_6。每个仲裁器都是SR锁存器。

上延时模块201的4条信号链路中任意两条信号链路的信号经过上仲裁选择模块301的6个仲裁器，进行比较以获得上延时模块的最快和最慢信号路径。上延时模块201中的4条信号链路中的任意两个信号链路的输出信号作为1个仲裁器的输入信号。第一信号链路A的输出信号分别输入到第一仲裁器SR_1的R端口、第四仲裁器SR_4的R端口和第六仲裁器SR_6的R端口。第二信号链路B的输出信号分别输入到第一仲裁器SR_1的S端口、第二仲裁器SR_2的R端口和第五仲裁器SR_5的R端口。第三信号链路C的输出信号分别输入到第二仲裁器SR_2的S端口、第三仲裁器SR_3的R端口和第四仲裁器SR_4的S端口。第四信号链路D的输出信号分别输入到第三仲裁器SR_3的S端口、第五仲裁器SR_5的S端口和第六仲裁器SR_6的S端口。

第一仲裁器SR_1的Q端口输出数据为data[1]，第二仲裁器SR_2的Q端口输出数据为data[2]，第三仲裁器SR_3的Q端口输出数据为data[3]，第四仲裁器SR_4的Q端口输出数据为data[4]，第五仲裁器SR_5的Q端口输出数据为data[5]，第六仲裁器SR_6的Q端口输出数据为data[6]。

下仲裁选择模块302由6个仲裁器组成，分别是第七仲裁器SR_7、第八下仲裁器SR_8、第九仲裁器SR_9、第十仲裁器SR_10、第十一仲裁器SR_11和第十二仲裁器SR_12。每个仲裁器都是SR锁存器。

下延时模块202的4条信号链路中任意两条信号链路的信号经过下仲裁选择模块302的6个仲裁器，进行比较以获得下延时模块的最快和最慢信号路径。下延时模块202中的4条信号链路中的任意两个信号链路的输出信号作为1个仲裁器的输入信号。第五信号链路E的输出信号分别输入到第七仲裁器SR_7的R端口、第十仲裁器SR_10的R端口和第十二仲裁器SR_12的R端口。第六信号链路F的输出信号分别输入到第七仲裁器SR_7的S端口、第八仲裁器SR_8的R端口和第十一仲裁器SR_11的R端口。第七信号链路G的输出信号分别输入到第八仲裁器SR_8的S端口、第九仲裁器SR_9的R端口和第十仲裁器SR_10的S端口。第八信号链路H的输出信号分别输入到第九仲裁器SR_9的S端口、第十一仲裁器SR_11的S端口和第十二仲裁器SR_12的S端口。

第七仲裁器SR_7的Q端口输出数据为data[7]，第八仲裁器SR_8的Q端口输出数据为data[8]，第九仲裁器SR_9的Q端口输出数据为data[9]，第十仲裁器SR_10的Q端口输出数据为data[10]，第十一仲裁器SR_11的Q端口输出数据为data[11]，第十二仲裁器SR_12的Q端口输出数据为data[12]。

根据PUF电路的可靠性与延时信号的差异成正比以及提高DAPUF电路唯一性的原理，本发明提出设置最终仲裁器400，最终仲裁器400由两个与非门构成，第一信号链路A的输出信号输入到最终仲裁器400的R端口，第八信号链路H的输出信号输入到最终仲裁器400的S端口。最终仲裁器400对上延时模块201和下延时模块202中差异最大的信号路径进行仲裁以获得高可靠性和高唯一性的激励响应对。本发明提出采用上延时模块201的第一信号链路A和下延时模块202的第八信号链路H作为最终影响响应输出的仲裁路径，选取条件为：第一信号链路A最慢和第八信号链路H最快，即A***&***H；或者第一信号链路A最快和第八信号链路H最慢，即H***&***A。

最终仲裁器400的Q端口输出数据为data[13]。

高性能APUF电路结构输出值由上仲裁选择模块输出值、下仲裁选择模块输出值和最终仲裁器输出值合并构成，即data＝{data[1]，data[2]，data[3]，data[4]，data[5]，data[6]，data[7]，data[8]，data[9]，data[10]，data[11]，data[12]，data[13]}。

具体实施例3：

图4中以10110010为地址激励信号时，对于上延时模块201，其信号传输路径如图中实线所示。具体路径说明如下：

第一信号链路A中，第一级数据选择器MUX_A1、第三级数据选择器MUX_A3、第四级数据选择器MUX_A4和第七级数据选择器MUX_A7的地址输入端接收到的激励信号均为1，因此信号选择交叉路径，分别输入到第二信号链路B中的第二级数据选择器MUX_B2、第四级数据选择器MUX_B4、第五级数据选择器MUX_B5和第八级数据选择器MUX_B8的信号输入端。

同样的，第二信号链路B中，第一级数据选择器MUX_B1、第三级数据选择器MUX_B3、第四级数据选择器MUX_B4和第七级数据选择器MUX_B7的地址输入端接收到的激励信号均为1，因此信号选择交叉路径，分别输入到信号链路A中的第二级数据选择器MUX_A2、第四级数据选择器MUX_A4、第五级数据选择器MUX_A5和第八级数据选择器MUX_A8的信号输入端。

第一信号链路A中，第二级数据选择器MUX_A2、第五级数据选择器MUX_A5和第六级数据选择器MUX_A6的地址输入端接收到的激励信号均为0，因此信号选择直线路径，分别输入到第一信号链路A中的第三级数据选择器MUX_A3、第六级数据选择器MUX_A6和第七级数据选择器MUX_A7的信号输入端。

同样的，第二信号链路B中，第二级数据选择器MUX_B2、第五级数据选择器MUX_B5和第六级数据选择器MUX_B6的地址输入端接收到的激励信号均为0，因此信号选择直线路径，分别输入到第二信号链路B中的第三级数据选择器MUX_B3、第六级数据选择器MUX_B6和第七级数据选择器MUX_B7的信号输入端。

具体实施例4：

表1为采用本发明提出的高性能APUF电路结构所筛选出来的A信号路径最快、最慢情况的仲裁输出结果和H信号路径输出最慢、最快的仲裁结果，激励挑选模块通过在8192000个激励性应对中挑选出满足A***&***H和H***&***A两大类的72种符合要求的激励性应对，将选择出来的激励性应对作为最终输出的激励响应对。

表1、激励响应挑选参照表

由于输入不同的激励信号，数据选择器的地址输入端信号不同，因此数据选择器会选择的输入信号也不同。每个激励信号对应一种信号传输路径，从而使得经由本级数据选择器传输的信号选择不同的路径到达下一个与之相连的数据选择器。由于元器件的制造工艺差异，所以每个激励信号将对应一种数学模型。对于整个电路结构来说，输出的随机性仅仅跟制造芯片过程中不可预测的环境变化有关，该结果表明本文的电路设计具有不可预测性和抗复制性。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种高性能APUF电路结构，其特征在于：

所述高性能的APUF电路结构，包括：信号延时抵消模块、上延时模块、下延时模块、上仲裁选择模块、下仲裁选择模块以及最终仲裁器，其中，所述信号延时抵消模块由3个LUT组成，所述上延时模块和所述下延时模块均采用类DAPUF电路，上延时模块包含第一信号链路(A)、第二信号链路(B)、第三信号链路(C)和第四信号链路(D)这4条并行的信号链路，下延时模块包含第五信号链路(E)、第六信号链路(F)、第七信号链路(G)和第八信号链路(H)这4条并行的信号链路；

信号延时抵消模块平均等长地向每条信号链路输入上升沿信号，上仲裁选择模块接收第一信号链路(A)、第二信号链路(B)、第三信号链路(C)和第四信号链路(D)的输出信号；下仲裁选择模块接收第五信号链路(E)、第六信号链路(F)、第七信号链路(G)和第八信号链路(H)的输出信号，上仲裁选择模块对上延时模块中任意两条信号链路的输出信号进行比较后输出上延时模块的最快信号路径和最慢信号路径，下仲裁选择模块对下延时模块中任意两条信号链路的输出信号进行比较后输出下延时模块的最快信号路径和最慢信号路径，上仲裁选择模块和下仲裁选择模块输出的信号路径都通向所述最终仲裁器，最终仲裁器对上仲裁选择模块和下仲裁选择模块输出信号路径差异最大的两者进行最终仲裁。

2.根据权利要求1所述的一种高性能APUF电路结构，其特征在于：

每条信号链路由N个二选一数据选择器串联组成，每个二选一数据选择器有一个信号输入端、一个地址输入端和一个信号输出端；

在第一信号链路(A)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第一信号链路(A)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第二信号链路(B)中的第i+1级数据选择器的信号输入端；

在第二信号链路(B)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第二信号链路(B)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第一信号链路(A)中的第i+1级数据选择器的信号输入端；

在第三信号链路(C)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第三信号链路(C)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第四信号链路(D)中的第i+1级数据选择器的信号输入端；

在第四信号链路(D)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第四信号链路(D)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第三信号链路(C)中的第i+1级数据选择器的信号输入端；

在第五信号链路(E)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第五信号链路(E)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第六信号链路(F)中的第i+1级数据选择器的信号输入端；

在第六信号链路(F)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第六信号链路(F)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第五信号链路(E)中的第i+1级数据选择器的信号输入端；

在第七信号链路(G)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第七信号链路(G)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第八信号链路(H)中的第i+1级数据选择器的信号输入端；

在第八信号链路(H)中，第i级数据选择器的地址输入端接收激励信号，信号输出端一部分经直线路径连接到第八信号链路(H)中的第i+1级数据选择器的信号输入端，另一部分经交叉路径连接到第七信号链路(G)中的第i+1级数据选择器的信号输入端。

3.根据权利要求2所述的一种高性能APUF电路结构，其特征在于：

在各条信号链路中，同一级的数据选择器的地址输入端接收的激励信号相同，并且每个bit的激励信号为数据选择器提供地址信号，具体如下：

对于第i级数据选择器(i＝1，……，N-1)，激励信号是由0和1随机组成的序列：

(1)数据选择器的地址输入端接收的激励信号为0，则信号选择直线路径进行传输；

(2)数据选择器的地址输入端接收的激励信号为1，则信号选择交叉路径进行传输；

对于第N级数据选择器：第N级数据选择器只有一个直线输出路径。

4.根据权利要求1所述的一种高性能APUF电路结构，其特征在于：

所述上仲裁选择模块由6个仲裁器组成，分别是第一仲裁器、第二仲裁器、第三仲裁器、第四仲裁器、第五仲裁器和第六仲裁器，每个仲裁器都是SR锁存器，第一信号链路(A)的输出信号分别输入到第一仲裁器的R端口、第四仲裁器的R端口和第六仲裁器的R端口，第二信号链路(B)的输出信号分别输入到第一仲裁器的S端口、第二仲裁器的R端口和第五仲裁器的R端口，第三信号链路(C)的输出信号分别输入到第二仲裁器的S端口、第三仲裁器的R端口和第四仲裁器的S端口，第四信号链路(D)的输出信号分别输入到第三仲裁器的S端口、第五仲裁器的S端口和第六仲裁器的S端口，第一仲裁器的Q端口输出数据为data[1]，第二仲裁器的Q端口输出数据为data[2]，第三仲裁器的Q端口输出数据为data[3]，第四仲裁器的Q端口输出数据为data[4]，第五仲裁器的Q端口输出数据为data[5]，第六仲裁器的Q端口输出数据为data[6]；

所述下仲裁选择模块由6个仲裁器组成，分别是第七仲裁器、第八下仲裁器、第九仲裁器、第十仲裁器、第十一仲裁器和第十二仲裁器，每个仲裁器都是SR锁存器，第五信号链路(E)的输出信号分别输入到第七仲裁器的R端口、第十仲裁器的R端口和第十二仲裁器的R端口，第六信号链路(F)的输出信号分别输入到第七仲裁器的S端口、第八仲裁器的R端口和第十一仲裁器的R端口，第七信号链路(G)的输出信号分别输入到第八仲裁器的S端口、第九仲裁器的R端口和第十仲裁器的S端口，第八信号链路(H)的输出信号分别输入到第九仲裁器的S端口、第十一仲裁器的S端口和第十二仲裁器的S端口，第七仲裁器的Q端口输出数据为data[7]，第八仲裁器的Q端口输出数据为data[8]，第九仲裁器的Q端口输出数据为data[9]，第十仲裁器的Q端口输出数据为data[10]，第十一仲裁器的Q端口输出数据为data[11]，第十二仲裁器的Q端口输出数据为data[12]。

5.根据权利要求1所述的一种高性能APUF电路结构，其特征在于：

所述最终仲裁器由两个与非门构成，第一信号链路(A)的输出信号输入到最终仲裁器的R端口，第八信号链路(H)的输出信号输入到最终仲裁器的S端口；

最终仲裁器对上延时模块和下延时模块中差异最大的信号路径进行仲裁以获得高可靠性和高唯一性的激励响应对，选取条件为：第一信号链路(A)最慢和第八信号链路(H)最快，即A***&***H；或者第一信号链路(A)最快和第八信号链路(H)最慢，即H***&***A；

最终仲裁器的Q端口输出数据为data[13]。

6.权利要求1所述的一种高性能APUF电路结构，其特征在于：

所述高性能APUF电路结构输出值由上仲裁选择模块输出值、下仲裁选择模块输出值和最终仲裁器输出值合并构成，即data＝{data[1]，data[2]，data[3]，data[4]，data[5]，data[6]，data[7]，data[8]，data[9]，data[10]，data[11]，data[12]，data[13]}。

7.权利要求1所述的一种高性能APUF电路结构，其特征在于：所述高性能APUF电路的工作步骤如下：

步骤1，传输上升沿信号：上升沿信号经过信号延时抵消模块后平均等长地输入到上延时模块中的第一信号链路(A)、第二信号链路(B)、第三信号链路(C)和第四信号链路(D)，也平均等长地输入到下延时模块中的第五信号链路(E)、第六信号链路(F)、第七信号链路(G)和第八信号链路(H)；

步骤2，根据激励信号确定传输路径：根据输入的激励信号，各信号链路中的数据选择器选择不同的数据输入地址路径，使得上延时模块的4条信号链路交叉相连、下延时模块的4条信号链路交叉相连；

步骤3，仲裁选择信号输出路径：上延时模块中4条信号链路中任意两条信号路径经过上仲裁选择模块后合并输出{data[1]，data[2]，data[3]，data[4]，data[5]，data[6]}，下延时模块中4条信号链路中任意两条信号路径经过下仲裁选择模块后合并输出{data[7]，data[8]，data[9]，data[10]，data[11]，data[12]}；

步骤4，挑选激励响应对：通过对上延时模块的仲裁结果{data[1]，data[2]，data[3]，data[4]，data[5]，data[6]}和下延时模块的仲裁结果进行最终仲裁选出符合要求的最终输出激励响应data[13]。