CN112905506A - 一种基于多值apuf的可重构系统 - Google Patents

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Abstract

本发明涉及集成电路信息安全技术领域，具体公开了一种基于多值APUF的可重构系统，其中，包括：上位机和FPGA，上位机与FPGA通信连接，上位机包括激励产生模块、激励接收模块和响应接收发送模块，FPGA包括控制模块和PUF模块，PUF模块与控制模块通信连接，激励产生模块、激励接收模块和响应接收发送模块均与控制模块通信连接；其中PUF模块被配置成具有多个配置端、多个激励端和仲裁器模块的多值APUF的可重构结构，能够实现多种路径组合并得到多种不同的激励‑响应特性。本发明提供的基于多值APUF的可重构系统能够保证不同配置之间的重构唯一性和每个配置的重构均匀性。另外，由于设置了仲裁器模块能够提升APUF的抗攻击性，且未增加资源消耗。

Description

一种基于多值APUF的可重构系统
技术领域
本发明涉及集成电路信息安全技术领域，尤其涉及一种基于多值APUF的可重构系统。
背景技术
随着物联网技术的发展，其安全问题逐渐成为关键，物理不可克隆函数(PhysicalUnclonable Function，PUF)是近年来提出的一种基于硬件的安全解决方案。PUF利用集成电路在生产制造过程中产生的微小偏差，在电路中体现出来的传输延迟，电阻值等差异，提取出属于该电路实体特有的硬件特征。体现PUF的这些物理特征需要首先向其输入激励(Challenge)，激励信号经过PUF电路实体转换成为特定的输出信号，称为响应(Response)，输入激励和输出响应之间会经过什么变化是由PUF电路实体的工艺偏差特性决定的。因此若向不同的PUF输入相同的激励，会得到不同的响应，这体现了硬件实体之间在物理上唯一特性，并且由于生产过程中的工艺偏差是难以复制的，利用这种原理的PUF技术在理论上具有极高的安全性和不可克隆性。同时这种技术还具有消耗资源少，功耗低、能够长期储存等优点，无疑是目前最适应物联网安全应用的技术之一。
随着PUF技术的不断发展，目前已经有很多种PUF技术被提出。例如，静态随机存储器PUF(Static Random Access Memory PUF，SRAM PUF)，环形振荡器PUF(Ring OscillatorPUF，RO PUF)，和仲裁器PUF(Arbiter PUF，APUF)。
APUF是利用晶体管之间延迟不同原理的PUF，于2004年由Lee等人提出，这种PUF结构具有结构设计简单、激励-响应空间较大的特点。在实际使用过程中，APUF由于其采用的触发器或锁存器的仲裁结构容易出现输出响应错误，造成PUF稳定性降低的问题，一些针对稳定性改进的研究也引起了唯一性降低的问题；同时由于APUF较为简单的延迟结构，激励与响应间存在着线性关系，攻击者容易对其进行建模攻击。因此，研究如何在保证唯一性、均匀性前提下提升APUF的稳定性的问题，和提升APUF的抗攻击性能的研究，都具有重要的价值，也是目前APUF研究的热点问题。
在APUF的功能扩展性方面，为APUF添加可重构功能是当前的研究热点。对于PUF来说，可重构是可以通过配置改变激励-响应关系的功能，这一改进可以使PUF适应更广泛的应用。为了使APUF具有可重构功能，可以采用借助额外的逻辑结构或连接阵列实现该功能，这些方案的缺点在于使PUF额外的重构部分消耗大量资源，甚至远大于PUF本身占用的资源。
发明内容
本发明提供了一种基于多值APUF的可重构系统，解决相关技术中存在的APUF抗攻击性差、占用资源多等问题。
作为本发明的一个方面，提供一种基于多值APUF的可重构系统，其中，包括：上位机和FPGA，所述上位机与FPGA通信连接，所述上位机包括激励产生模块、激励接收模块和响应接收发送模块，所述FPGA包括控制模块和PUF模块，所述PUF模块与所述控制模块通信连接，所述激励产生模块、激励接收模块和响应接收发送模块均与所述控制模块通信连接；
所述激励产生模块能够产生激励数据，并通过所述激励接收模块发送至所述控制模块，所述控制模块能够将所述激励数据传输至所述PUF模块；
所述PUF模块能够对所述激励数据产生响应生成响应数据，并通过所述控制模块将所述响应数据反馈至所述响应接收发送模块；
其中所述PUF模块被配置成具有多个配置端、多个激励端和仲裁器模块的多值APUF的可重构结构，能够实现多种路径组合并得到多种不同的激励-响应特性。
进一步地，所述PUF模块包括：
仲裁器模块和多个级联连接开关单元，
每个开关单元均被配置成具有N个输入端、N个输出端、N个激励端和M个配置端，
其中第一个开关单元的N个输入端连接所述控制模块，第一个开关单元的N个输出端连接第二个开关单元的N个输入端，第二个开关单元的N个输出端连接第P个开关单元的N个输入端，第P个开关单元的N个输出端均连接所述仲裁器模块，
每个开关单元的N个激励端均连接所述控制模块，用于通过控制模块接收激励数据，
每个开关单元的M个配置端均连接所述控制模块，用于接收配置数据，每个开关单元能够实现2M个配置，且所述PUF模块能够实现2P个配置；
其中N为大于2的整数，M为大于1的整数，P为大于2的整数。
进一步地，每个开关单元均被配置成具有4个输入端、4个输出端、4个激励端和2个配置端。
进一步地，所述仲裁器模块包括：仲裁器单元和异或门，所述仲裁器单元的输入端均连接所述第P个开关单元的N个输出端，所述仲裁器单元的输出端均连接所述异或门。
进一步地，所述仲裁器模块包括6个仲裁器单元和3个异或门，每两个仲裁器单元的输出端连接一个异或门的两个输入端。
进一步地，所述开关单元能够输出8种响应数据，每种响应数据均能够对应24种延时路径中的3种。
本发明提供的基于多值APUF的可重构系统，由于PUF模块被配置成具有多个配置端、多个激励端和仲裁器模块的多值APUF的可重构结构，因而能够实现在不同配置下选择不同的路径组合，且每个路径组合具有不同的激励-响应特性，，因此重构后的PUF模块相当于一个新的PUF实体，能够保证不同配置之间的重构唯一性和每个配置的重构均匀性。另外，由于设置了仲裁器模块能够提升APUF的抗攻击性，且未增加资源消耗。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为本发明提供的基于多值APUF的可重构系统的结构框图。
图2为本发明提供的PUF模块的具体实施方式结构示意图。
图3为本发明提供的多值APUF的响应后的结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种基于多值APUF的可重构系统，图1是根据本发明实施例提供的基于多值APUF的可重构系统的结构框图，如图1所示，包括：
上位机100和FPGA 200，所述上位机100与FPGA 200通信连接，所述上位机100包括激励产生模块110、激励接收模块120和响应接收发送模块130，所述FPGA 200包括控制模块210和PUF模块220，所述PUF模块220与所述控制模块210通信连接，所述激励产生模块110、激励接收模块120和响应接收发送模块130均与所述控制模块210通信连接；
所述激励产生模块110能够产生激励数据，并通过所述激励接收模块120发送至所述控制模块210，所述控制模块210能够将所述激励数据传输至所述PUF模块220；
所述PUF模块220能够对所述激励数据产生响应生成响应数据，并通过所述控制模块210将所述响应数据反馈至所述响应接收发送模块130；
其中所述PUF模块220被配置成具有多个配置端、多个激励端和仲裁器模块的多值APUF的可重构结构，能够实现多种路径组合并得到多种不同的激励-响应特性。
本发明实施例提供的基于多值APUF的可重构系统，由于PUF模块被配置成具有多个配置端、多个激励端和仲裁器模块的多值APUF的可重构结构，因而能够实现在不同配置下选择不同的路径组合，且每个路径组合具有不同的激励-响应特性，，因此重构后的PUF模块相当于一个新的PUF实体，能够保证不同配置之间的重构唯一性和每个配置的重构均匀性。另外，由于设置了仲裁器模块能够提升APUF的抗攻击性，且未增加资源消耗。
应当理解的是，本发明实施例提供的基于多值APUF的可重构系统的架构图如图1所示，包括：激励产生模块，激励接收模块、PUF模块、响应接收发送模块。使用该基于多值APUF的可重构系统时，首先在上位机100上通过软件生成随机数作为激励，上位机通过串口传输助手将激励数据传送到FPGA的UART接口端，FPGA接收到完整的一个激励数据后，拉高启动电平使例化的PUF模块工作，最后将响应通过UART再发送到上位机，上位机收集响应数据与激励对应，完成一个CRP的收集。其中PUF模块包括图2的可重构PUF整体结构。
具体地，如图2所示，所述PUF模块包括：
仲裁器模块221和多个级联连接开关单元222，
每个开关单元222均被配置成具有N个输入端、N个输出端、N个激励端和M个配置端，
其中第一个开关单元的N个输入端连接所述控制模块，第一个开关单元的N个输出端连接第二个开关单元的N个输入端，第二个开关单元的N个输出端连接第P个开关单元的N个输入端，第P个开关单元的N个输出端均连接所述仲裁器模块，
每个开关单元的N个激励端均连接所述控制模块，用于通过控制模块接收激励数据，
每个开关单元的M个配置端均连接所述控制模块，用于接收配置数据，每个开关单元能够实现2M个配置，且所述PUF模块能够实现2P个配置；
其中N为大于2的整数，M为大于1的整数，P为大于2的整数。
在本发明实施例中，每个开关单元均被配置成具有4个输入端、4个输出端、4个激励端和2个配置端。
具体地，所述PUF模块利用了级联开关延时路径组合数量较多的特性。图2所示的级联的开关单元，具有4个输入端，4个输出端，2个配置端和4个激励端，图2中的c2、c3、c4和c5为4个激励端，且c2，c3两位与c4，c5两位分别各自合并为一位，对应激励端输入要求，开关单元的c0和c1作为配置端，对应级联开关的配置。其中配置模块和激励模块在图1中对应PUF模块的激励模块，对PUF模块进行配置。这样一个单独的可重构PUF模块能实现22＝4个配置，当同时使用P个可重构PUF时，配置数为2P个。在不同配置下选择不同的路径组合，每个路径组合具有不同的激励-响应特性。
具体地，如图3所示，所述仲裁器模块包括：仲裁器单元Arb和异或门，所述仲裁器单元Arb的输入端均连接所述第P个开关单元的N个输出端，所述仲裁器单元的输出端均连接所述异或门。
在本发明实施例中，所述仲裁器模块包括6个仲裁器单元和3个异或门，每两个仲裁器单元的输出端连接一个异或门的两个输入端。
应当理解的是，所述开关单元能够输出8种响应数据，每种响应数据均能够对应24种延时路径中的3种。
图3所示的前半部分是级联的开关单元结构，最后输出的六个仲裁结果两两异或，经过异或处理后，PUF模块输出响应共三位，即8种等可能的响应情况，每个响应对应了24种延迟情况中的3种。具体实施方式如下：
可重构PUF的目的是让同一个PUF实体在配置前后，分别体现出相当于两个不同PUF实体的特性，即配置前后的PUF可以看作两个不同的PUF实体。不同的PUF实体之间应具有唯一性，每个PUF实体应具有均匀性。因此类比传统PUF的特性，提出了重构唯一性和重构均匀性的可重构PUF性能指标，将其作为重构性能的量化。
重构唯一性是PUF在重构前后产生的响应是否相互独立的标准，是衡量PUF在重构前后产生唯一响应的能力。重构均匀性代表一个配置下的PUF均匀性，重构均匀性表示PUF的每次配置是否能使响应中‘0’和‘1’的数量保持相等，使PUF产生的响应是随机的。理想值为50％，可重构PUF整体的均匀性可用多个重构均匀性的平均值表示。
满足重构唯一性和重构均匀性的激励组选择过程即可称为配置，配置的方式可以通过在级联开关外加入额外逻辑电路的方式实现，或是通过级联开关的部分交换级作为配置输入端，剩余交换级用作激励输入端的方式实现，显然后者不消耗额外的逻辑资源，本发明实施例采用第二种方案实现可重构，将原级联的开关单元的6个激励输入统称为选择端(c0，c1，c2，c3，c4，c5)，将其中的配置输入处称为配置端，激励输入处称为激励端。为了满足重构均匀性的要求，激励组里不能包含重复的路径。为了满足重构唯一性，当激励不变时，若改变配置信息，不同的路径组合之间也不能有重复，也就是说，同一激励下，不同的配置间不能出现相同的路径。遍历级联开关单元所有可能出现的路径组合与选择端输入的关系，找出了四个激励组满足要求。比如输入1234，对应的四个输出1234，2143，3412，4321，激励端对应选取相应的输出。
当配置不变时，配置端的输入是不变的，只有激励输入端变化。对于激励输入端，要满足一个激励组的需要，首先要保证输入端(in0，in1，in2，in3)的所有信号都可以交换到任意一个输出端(out0，out1，out2，out3)。经过一个交换级的信号只有两种输出方式，而经过两个交换级的信号可以分别输出到四端，因此可以确定，激励输入端至少需要两个交换级。如图2所示，级联开关单元的一个交换级可以作为配置端，其余两个交换级可以作为激励端，即配置端输入为2位，激励端输入为4位。
在本发明实施例中，针对多值APUF进行的抗攻击设计的具体原理进行详细说明。
异或后处理使得原始激励到处理后的响应为多映射关系，可大大减少响应与激励间的线性关系，因此将多值APUF响应处理成设计如图3所示结构，前半部分是级联开关单元结构，该结构主要将多个小交换单元级联，形成三个交换级，每个交换单元内部和交换级之间的延时路径均相同，从而使开关单元内部所有的延时路径对称。最后输出的六个仲裁结果两两异或，其中每两个参与异或的仲裁器应接入延时链的全部输出，不能出现同一个延时链输出接入不同的仲裁器后，这两个仲裁器再进行异或的情况。经过异或处理后，PUF输出响应共三位，即8种等可能的响应情况，每个响应对应了24种延迟情况中的3种。在6个仲裁器输出后接入了异或的响应后处理机制，增加了整个响应与激励间的非线性程度，建立模型所需的未知参数成倍增加。
类比APUF的建模攻击原理，对多值APUF的建模需要表达出PUF激励组中路径交换所引起的延迟差变化。与传统APUF不同，多值APUF不能简单地通过‘1’和‘-1’表达出一个多值开关单元所有的延迟差变化，对于此问题，可以通过矩阵的形式来表示这些延迟差变化。对于一个PUF结构单元，假设每两个信号间的延迟差为Δt1，Δt2，Δt3。公式(1)是一组信号延时变化的数学表现形式，公式左右两侧的向量表示输入或输出端口间的延迟差，中间的矩阵称为交换矩阵，它将一个路径组合的交换方式通过矩阵的形式表现出来，对应传统APUF延迟模型中‘1’和‘-1’的路径表现形式。
Figure BDA0002980765240000061
Figure BDA0002980765240000062
交换矩阵的作用也在于用数学方式呈现，开关单元串联后的延迟变化。开关单元串联后，延迟差也存在变化，对应的数学表达方式即为交换矩阵的乘积，如公式(2)所示，延迟差向量按顺序与交换矩阵相乘即可得到最终输出延迟差向量。
本发明实施例提供的基于多值APUF的可重构系统，利用了级联开关单元延时路径组合数量较多的特性，在不同配置下选择不同的路径组合，每个路径组合具有不同的激励-响应特性，因此重构后的PUF相当于一个新的PUF实体，能够保证不同配置之间的重构唯一性和每个配置的重构均匀性。针对其抗攻击性的设计利用了级联开关单元延时路径的复杂性，延时不仅在每个交换单元内部存在变化，在交换单元之间也存在变化，使攻击难度大大增加，同时将多个仲裁器的输出异或，增加了整个延时模型的非线性，对抗攻击性能有很大提升。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (6)

1.一种基于多值APUF的可重构系统，其特征在于，包括：上位机和FPGA，所述上位机与FPGA通信连接，所述上位机包括激励产生模块、激励接收模块和响应接收发送模块，所述FPGA包括控制模块和PUF模块，所述PUF模块与所述控制模块通信连接，所述激励产生模块、激励接收模块和响应接收发送模块均与所述控制模块通信连接；
所述激励产生模块能够产生激励数据，并通过所述激励接收模块发送至所述控制模块，所述控制模块能够将所述激励数据传输至所述PUF模块；
所述PUF模块能够对所述激励数据产生响应生成响应数据，并通过所述控制模块将所述响应数据反馈至所述响应接收发送模块；
其中所述PUF模块被配置成具有多个配置端、多个激励端和仲裁器模块的多值APUF的可重构结构，能够实现多种路径组合并得到多种不同的激励-响应特性。
2.根据权利要求1所述的基于多值APUF的可重构系统，其特征在于，所述PUF模块包括：
仲裁器模块和多个级联连接开关单元，
每个开关单元均被配置成具有N个输入端、N个输出端、N个激励端和M个配置端，
其中第一个开关单元的N个输入端连接所述控制模块，第一个开关单元的N个输出端连接第二个开关单元的N个输入端，第二个开关单元的N个输出端连接第P个开关单元的N个输入端，第P个开关单元的N个输出端均连接所述仲裁器模块，
每个开关单元的N个激励端均连接所述控制模块，用于通过控制模块接收激励数据，
每个开关单元的M个配置端均连接所述控制模块，用于接收配置数据，每个开关单元能够实现2M个配置，且所述PUF模块能够实现2P个配置；
其中N为大于2的整数，M为大于1的整数，P为大于2的整数。
3.根据权利要求2所述的基于多值APUF的可重构系统，其特征在于，每个开关单元均被配置成具有4个输入端、4个输出端、4个激励端和2个配置端。
4.根据权利要求3所述的基于多值APUF的可重构系统，其特征在于，所述仲裁器模块包括：仲裁器单元和异或门，所述仲裁器单元的输入端均连接所述第P个开关单元的N个输出端，所述仲裁器单元的输出端均连接所述异或门。
5.根据权利要求4所述的基于多值APUF的可重构系统，其特征在于，所述仲裁器模块包括6个仲裁器单元和3个异或门，每两个仲裁器单元的输出端连接一个异或门的两个输入端。
6.根据权利要求5所述的基于多值APUF的可重构系统，其特征在于，所述开关单元能够输出8种响应数据，每种响应数据均能够对应24种延时路径中的3种。
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