CN109460681A - 一种基于延时链的可配置物理不可克隆函数电路 - Google Patents

一种基于延时链的可配置物理不可克隆函数电路 Download PDF

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Abstract

本发明提出一种基于延时链的可配置物理不可克隆函数电路，包括信号控制模块、激励产生模块和至少一个延时多激励单元；所述延时多激励单元包括一条延时链；电路中的时钟源由板载FPGA芯片时钟经倍频生成，并由信号控制模块控制，延时链利用由超前进位链配置成的反相块串联组成，通过提取不同反相块对信号响应的随机性差异来产生激励响应对。通过激励产生模块调整配置信号使得该电路结构能够在产生相同比特序列的条件下比其他延时类物理不可克隆函数电路使用更少的资源，从而大大降低了单位成本。

Description

一种基于延时链的可配置物理不可克隆函数电路
技术领域
本发明涉及物理不可克隆函数电路领域，尤其是一种基于延时链的可配置物理不可克隆函数电路。
背景技术
传统的加密算法一般是基于密钥的概念建立的，用户只有在拥有密钥的情况下才能通过认证或解密消息。在实际应用中，密钥往往是通过非非易失性存储器或由电池供电的随机存取存储器来存储的。这样的存储方式很容易受到例如侧信道攻击和入侵、半入侵攻击等物理手段的攻击，从而导致密钥的泄露。在现实中，每一个物理对象在加工制造过程中由于制造工艺的局限性，在物理对象内部会引入一些随机的差异(变化)，而且这些随机差异的引入在制造过程中是不可控的，无法避免也无法复制的。正是由于存在这种随机差异，很难实现在物理结构和相关物理特性上都保持完全一致的两个物理对象。物理不可克隆函数PUF能够提取集成电路内门电路或连接线间由于制造工艺的不一致性而引入的随机差异，并利用这些随机差异以一定规则生成响应信号。当设备上电时，PUF响应信号可以自动生成，当设备断电时，响应信号自动消失。也就是PUF相当于IC芯片的指纹。
仲裁器PUF是近年来提出一种新型的电路结构。仲裁器PUF的设计思想是通过在电路中设置两条完全对称的信号传输路径，通过比较两条路径中信号到达的先后顺序来决定输出是0或者1。仲裁器PUF有两条由开关单元链路构成的信号传输路径，每个开关单元由两个2选1选择器构成，包含两路输入信号，一路控制信号和两路输出信号。开关单元内部的每个2选1选择选择器也有两路输入信号，一路控制信号，一路输出信号，开关单元通过控制信号来实现信号传输路径的配置。仲裁器PUF属于基于延时的物理不可克隆函数电路结构中一种最常见的类型，具有良好的唯一性与可靠性。但是由于其在产生相同位数的比特序列的情况下资源消耗量远远大于其他电路结构，限制了该电路结构在应用上的发展。从目前最新的研究进展来看，成本问题依然是该研究领域急需解决的问题。
发明内容
发明目的：为解决上述技术问题，本发明提出一种基于延时链的可配置物理不可克隆函数电路，能够在资源消耗较小的情况下产生足够多的激励响应对。
技术方案：本发明提出的技术方案为：
一种基于延时链的可配置物理不可克隆函数电路，包括信号控制模块、激励产生模块和至少一个延时多激励单元；所述延时多激励单元包括一条延时链；
延时链由N个延时块串联形成，每个延时块包括一个二选一选择器和两个超前进位链支路，每个超前进位链支路由四个反相器串联配置形成，四个反相器对于信号的响应时延各不相同；同一延时块中，两个超前进位链支路的输入端相连，作为该延时块的输入端，两个超前进位链支路的输出端分别与二选一选择器的两个输入端相连，二选一选择器的输出端作为该延时块的输出端；前一延时块的输出端与后一延时块的输入端相连，形成串联链路；延时块中选择器的使能控制端作为配置信号输入端；
信号控制模块将外部时钟源的时钟信号经过倍频后输出至位于延时链链首的延时块的输入端，以及为响应生成电路提供使能控制信号；
激励产生模块随机生成N位激励信号，并将这N位激励信号分别输出至N个延时块的使能控制端；
在所述延时链中，第n个延时块上连接一个响应生成电路，n≤N；f为时钟源频率，F为时钟源经倍频后的频率；
响应生成电路执行以下步骤：
采集延时块中两条超前进位链支路中位置相对应的4对反向器的输出信号，并分别将每一对反向器的输出信号进行异或后得到4个结果，记为p1，p2，p3，p4；最后计算后将R输出，作为所述响应生成电路的输出信号。
进一步的，所述响应生成电路包括8个触发器和7个异或门；8个触发器分别与延时块中的8个反相器一一对应相连，反相器的输出端连接相应触发器的输入端；7个异或门形成三层异或门阵列，异或门阵列的第一层为4个异或门，第二层为2个异或门，第三层为1个异或门，前一层异或门的输出端与后一层异或门的输入端相连；异或门阵列的第一层中，4个异或门的输入端分别连接8个触发器的输出端，且连接一对反相器的两个触发器连接同一个异或门。
有益效果：与现有技术相比，本发明具有以下优势：
1、由于配置信号对硬件的选择使得本结构能够在产生相同比特序列的条件下比仲裁器PUF使用更少的资源，从而大大降低了单位成本。
2、具有较好的唯一性与可靠性，适用于低功耗、低成本的应用。
附图说明
图1为本发明的原理框图；
图2为延时多激励单元结构图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
图1为本发明所述基于延时链的可配置物理不可克隆函数电路的原理框图，所述基于延时链的可配置物理不可克隆函数电路包括：信号控制模块、激励产生模块和至少一个延时多激励单元；所述延时多激励单元包括一条延时链；延时链由N个延时块串联形成，每个延时块包括一个二选一选择器和两个超前进位链支路，每个超前进位链支路由四个反相器串联配置形成，四个反相器对于信号的响应时延各不相同；同一延时块中，两个超前进位链支路的输入端相连，作为该延时块的输入端，两个超前进位链支路的输出端分别与二选一选择器的两个输入端相连，二选一选择器的输出端作为该延时块的输出端；前一延时块的输出端与后一延时块的输入端相连，形成串联链路；延时块中选择器的使能控制端作为配置信号输入端；
信号控制模块将外部时钟源的时钟信号经过倍频后输出至位于延时链链首的延时块的输入端，以及为响应生成电路提供使能控制信号；
激励产生模块随机生成N位激励信号，并将这N位激励信号分别输出至N个延时块的使能控制端；
在所述延时链中，第n个延时块上连接一个响应生成电路，n≤N；f为时钟源频率，F为时钟源经倍频后的频率；
响应生成电路执行以下步骤：
采集延时块中两条超前进位链支路中位置相对应的4对反向器的输出信号，并分别将每一对反向器的输出信号进行异或后得到4个结果，记为p1，p2，p3，p4；最后计算后将R输出，作为所述响应生成电路的输出信号。
具体的，上述方案中，所述响应生成电路包括8个触发器和7个异或门；8个触发器分别与延时块中的8个反相器一一对应相连，反相器的输出端连接相应触发器的输入端；7个异或门形成三层异或门阵列，异或门阵列的第一层为4个异或门，第二层为2个异或门，第三层为1个异或门，前一层异或门的输出端与后一层异或门的输入端相连；异或门阵列的第一层中，4个异或门的输入端分别连接8个触发器的输出端，且连接一对反相器的两个触发器连接同一个异或门。
本发明采用FPGA中的超前进位链结构将4个反相器配置为一个支路，利用同一反相块中两个超前进位链相同位置处的反相器对输入信号不同响应时间的随机性差异来产生激励响应对。
下面结合附图和实施例对本发明作更进一步的说明。
图2为本实施例中基于延时链的可配置物理不可克隆函数电路结构示意图，采用超前进位链配置的反相器替代由查找表配置成的反相器，通过调整配置信号来配置信号不同的传输路径。每一个反相器的对信号的响应之间互有差别，通过不同路径间的反相器对信号响应的微小差异来产生随机的响应值。
128个反相器和16个多路选择器组成可配置的延时链，如图2所示，4个反相器为一组和一个2选1选择器串联形成串联支路(超前进位链可以配置为4个串联的反相器)；每组超前进位链支路的输入端与前一个多路选择器的输出端相连，超前进位链支路的输出端连接到多路选择器的信号输入端。当激励产生模块产生配置信号，控制选择器选择端为低电平时，选择器选通上支路的超前进位链；当选择器选择端为高电平，选择器选通下支路的超前进位链，从而能够使信号通过不同的反相器链。通过信号控制模块输出使能信号，控制延时链中的触发器采集两个超前进位链支路间的信号差异。当时钟沿通过延时链到达相同位置的反相器时，由于前面反相器延时的累积，叠加上该反相器对阶跃信号响应的能力，该反相器对相同信号的响应不同。因此在该位置采集的两路延时链的输出为1，否则输出为0，表明这两路延时链在该位置信号延时近似相同。
响应生成模块由异或层构成，7个异或门级联作为一个输出块。如果块中出现输出为1的比特，则该块输出为1，否则该块为0。异或门级联块能够有效提取出输出比特流中的有效信号，减少了无效零响应比特的产生，提高了输出比特串的熵。
将激励信号C＝{C0，C1，...CN-1}作为配置信号输入各可配置的反相器延时链中的多路选择器的选择端口。对于同一个可配置的延时链来说，每种配置方式所得到的延时链路是各不相同的。这样就可以通过调整配置信号使得在不增加硬件电路资源的条件下产生更多的响应比特序列，从而大大降低了单位成本。
唯一性与可靠性是检验物理不可克隆函数电路结构性能的标准，通常以片间汉明距离和片内汉明距离作为唯一性与可靠性的计算依据。为了对本发明的性能进行验证，我们在可编程逻辑器件平台上进行了测试。得到唯一性趋近50％，可靠性趋近于0％，非常接近理想情况。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种基于延时链的可配置物理不可克隆函数电路，其特征在于，包括信号控制模块、激励产生模块和至少一个延时多激励单元；所述延时多激励单元包括一条延时链；
延时链由N个延时块串联形成，每个延时块包括一个二选一选择器和两个超前进位链支路，每个超前进位链支路由四个反相器串联配置形成，四个反相器对于信号的响应时延各不相同；同一延时块中，两个超前进位链支路的输入端相连，作为该延时块的输入端，两个超前进位链支路的输出端分别与二选一选择器的两个输入端相连，二选一选择器的输出端作为该延时块的输出端；前一延时块的输出端与后一延时块的输入端相连，形成串联链路；延时块中选择器的使能控制端作为配置信号输入端；
信号控制模块将外部时钟源的时钟信号经过倍频后输出至位于延时链链首的延时块的输入端，以及为响应生成电路提供使能控制信号；
激励产生模块随机生成N位激励信号，并将这N位激励信号分别输出至N个延时块的使能控制端；
在所述延时链中，第n个延时块上连接一个响应生成电路， f为时钟源频率，F为时钟源经倍频后的频率；
响应生成电路执行以下步骤：
采集延时块中两条超前进位链支路中位置相对应的4对反向器的输出信号，并分别将每一对反向器的输出信号进行异或后得到4个结果，记为p1，p2，p3，p4；最后计算后将R输出，作为所述响应生成电路的输出信号。
2.根据权利要求1所述的一种基于延时链的可配置物理不可克隆函数电路，其特征在于，所述响应生成电路包括8个触发器和7个异或门；8个触发器分别与延时块中的8个反相器一一对应相连，反相器的输出端连接相应触发器的输入端；7个异或门形成三层异或门阵列，异或门阵列的第一层为4个异或门，第二层为2个异或门，第三层为1个异或门，前一层异或门的输出端与后一层异或门的输入端相连；异或门阵列的第一层中，4个异或门的输入端分别连接8个触发器的输出端，且连接一对反相器的两个触发器连接同一个异或门。
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