CN114491519A - 一种检测信号的电路、方法及芯片 - Google Patents

Abstract

本发明实施例提供一种检测信号的电路、方法及芯片，所述电路至少包括：延时单元及输出单元；所述延时单元包括第一链路和第二链路，所述第一链路的延时大于第二链路的延时，所述第一链路用于在待测信号经过时输出状态信号，所述第二链路用于在所述待测信号经过时输出采样脉冲；所述输出单元用于通过所述采样脉冲对所述状态信号进行采样得到采样信号。所述检测信号的电路成本低，无需时钟，能有效的感知外界环境变化，保证采集信号稳定有效。

Description

一种检测信号的电路、方法及芯片

技术领域

本发明涉及通信及芯片领域，具体地涉及一种检测信号的电路、方法及芯片。

背景技术

安全芯片针对于各种易泄露易破解的信息数据进行加密，利用高性能高可靠性的加密算法使得信息数据难以被破解获取，达成保护信息数据安全可靠的交互。然而当前安全芯片的破解方式也愈渐发展，主流的破密方式有侧信道攻击和故障注入攻击，通过改变安全芯片的工作环境或者破环安全芯片获取密钥以实现获取信息的目的。因此安全芯片里应集成传感器以检测工作环境，当环境异常时传感器发出警报。

主流的安全芯片中集成的传感器是各种模拟传感器如温度传感器、电压传感器、时钟频率传感器和激光传感器等等，然而传感器检测的分离性无法适应各种复杂的工作环境，经常出现局部误警报或者局部漏警报的情况，使得模拟传感器检测效果较差。此外模拟传感器工艺移植性差，集成电路工艺节点的不断升级，当基于新的电路工艺进行安全芯片开发时，需要对模拟传感器电路进行重新的设计和调整，增加了研发成本和风险。除此之外模拟传感器规模大，某些传感器在版图中易被识别，高明的攻击者会避开传感器进行故障注入攻击。最后模拟传感器受环境影响较大，在环境变化时，传感器的精度会降低。

发明内容

本发明实施例的目的是提供一种检测信号的电路、方法及芯片，所述检测信号的电路成本低，无需时钟，能有效的感知外界环境变化，保证采集信号稳定有效。

发明人通过研究发现，为了解决安全芯片中传统模拟传感器的缺陷，需要研究探索设计新型的芯片故障安全检测技术，发明人认为可以通过设计全数字传感器来取代传统的模拟传感器。首先数字传感器本身受到工艺、环境影响小，精度、可靠性高。其次数字传感器规模小、成本低，由某些重复性的逻辑门构成，在版图中不易被识别。最后数字传感器可以检测各种复杂工作环境，满足同时对电压、频率、温度、电磁等多种异常条件进行检测。但是，主流的数字传感器由基于环形振荡器的数字传感器和基于时钟延时链路的数字传感器构成。基于环形振荡器的数字传感器产生时钟用于计数，环境的变化可以通过计数结果来反馈，但是环形振荡器较难控制同时需要较高的校准技术。基于时钟延时链路的数字传感器利用时序违例以检测工作环境是否异常，但是需要精准对称的时钟树布局布线以减小线延时导致时序违背从而产生亚稳态状态，同时时钟频率受限于门延时，无法与安全检测算法时钟相匹配。

为了解决上述问题，本发明实施例提供一种检测信号的电路，所述电路至少包括：延时单元及输出单元；所述延时单元包括第一链路和第二链路，所述第一链路的延时大于第二链路的延时，所述第一链路用于在待测信号经过时输出状态信号，所述第二链路用于在所述待测信号经过时输出采样脉冲；所述输出单元用于通过所述采样脉冲对所述状态信号进行采样得到采样信号。

可选的，所述第一链路包括N个延时组，每个延时组均包括相连的D触发器和延时门，所述N个延时组串联连接；所述第二链路包括N个D触发器，N个D触发器串联连接；所述输出单元包括N个D触发器；其中，N大于1。

可选的，所述第一链路中的D触发器的输出端连接延时门，所述延时门的输出端连接下一个D触发器的时钟端。

可选的，所述第二链路的每个D触发器的输出端连接至下一个D触发器的时钟端；所述第二链路的第N个D触发器输出置零信号至所述第二链路的第一个D触发器。

可选的，所述第二链路的第一个D触发器输出采样脉冲。

可选的，所述输出单元的D触发器个数与第一链路中的D触发器个数相同。

可选的，所述输出单元的采样方式为下降沿采样。

可选的，所述电路还包括控制单元，用于所述第一链路和所述第二链路的清零。

可选的，当所述第一链路和所述第二链路均被触发后，所述控制单元对所述第一链路和所述第二链路清零。

可选的，所述电路还包括复位单元，用于延时单元的复位。

另一方面，本发明提供一种检测信号的方法，所述方法包括：待测信号经过第一链路和第二链路，所述第一链路的延时大于第二链路的延时；所述待测信号经过所述第一链路后输出状态信号，所述待测信号经过所述第二链路后输出采样脉冲；根据所述采样脉冲对所述状态信号进行采样得到采样信号。

可选的，所述方法还包括：采样结束后对第一链路和第二链路清零。

另一方面，本发明还提供一种芯片，其特征在于，该芯片至少包括上述所述的检测信号的电路。

本发明提供的一种检测信号的电路至少包括：延时单元及输出单元；所述延时单元包括第一链路和第二链路，所述第一链路的延时大于第二链路的延时，所述第一链路用于在待测信号经过时输出状态信号，所述第二链路用于在待测信号经过时输出采样脉冲；所述输出单元用于通过所述采样脉冲对所述状态信号进行采样得到采样信号。所述检测信号的电路成本低，无需时钟，能有效的感知外界环境变化，保证采集信号稳定有效。

本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

图1为本发明的一种检测信号的电路的示意图；

图2为本发明的一种检测信号的电路图；

图3为本发明的一种检测信号的电路的时序图；

图4为本发明的一种检测信号的电路的流程示意图。

附图标记说明

100-第一链路；

101-第二链路；

102-输出单元；

103-控制单元；

104-复位单元。

具体实施方式

以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

图1为本发明的一种检测信号的电路的示意图，如图1所示，本发明提供了一种检测信号的电路，所述电路至少包括：延时单元及输出单元102；所述延时单元包括第一链路100和第二链路101，所述第一链路100的延时大于第二链路101的延时，优选的，所述第一链路100的延时时间范围为Δt+Δd~N（Δt+Δd）；所述第二链路101的延时时间为NΔt，所述第一链路100的延时时间与所述第二链路101的延时时间与输入信号和被保护电路正常工作环境有关。

所述第一链路100用于在待测信号经过时输出状态信号，所述第二链路101用于在待测信号经过时输出采样脉冲；所述输出单元102用于通过所述采样脉冲对所述状态信号进行采样得到采样信号，采样方式可以为上升沿采样、下降沿采样、高电平采样、低电平采样等，按照一种优选的实施方式，所述输出单元的采样方式为下降沿采样。所述电路还包括控制单元103，用于第一链路100和第二链路101的清零，当所述第一链路100和第二链路101（第一链路100和第二链路101中的D触发器）均被触发后，控制单元对第一链路100和第二链路101清零。所述检测信号的电路还包括复位单元104，用于延时单元的复位。

图2为本发明的一种检测信号的电路图，图3为本发明的一种检测信号的电路的时序图，结合图2和图3所示，所述检测信号的电路至少包括：延时单元及输出单元102；所述延时单元包括第一链路100和第二链路101，所述第一链路100包括N个延时组，每个延时组均包括相连的D触发器和延时门（或其它用于延时的数字电路），N个延时组串联连接；所述第二链路101包括N个D触发器，N个D触发器串联连接，所述输出单元包括N个D触发器，N大于1。具体的，所述第一链路100中的D触发器的输出端连接延时门，所述延时门的输出端连接下一个D触发器的时钟端。所述第二链路101的每个D触发器的输出端连接至下一个D触发器的时钟端；所述第二链路101的第N个D触发器输出置零信号至所述第二链路101的第一个D触发器。

所述第一链路100的延时大于第二链路101的延时，所述第一链路100的延时时间由其延时门和D触发器的个数和特性决定，所述第二链路101的延时时间由其D触发器的个数和特性决定，还可以根据需求分辨率来修改电路结构，如延时门的数量和特性、第一链路100的D触发器个数、第二链路101的D触发器个数，例如，HYL（第一链路输出变化位）值较大，可以通过增加第一链路100的D触发器个数来修改测量所能达到上限；若在各种工作环境中，HYL变动不大，通过减小缓冲器延时，使得HYL变化更为敏感，反之亦然。通过调整延时单元和D触发器个数来实现数字传感器报警功能与安全加密电路相匹配。

第一链路100和第二链路101的D触发器延时链是由N个D触发器级联构成，前1个D触发器的Q端连接至后1个D触发器的CLK端，因此当第1个D触发器触发产生的上升沿触发第2个D触发器，第2个D触发器Q端被触发产生的上升沿触发第3个D触发器，第3个D触发器触发第4个D触发器，直至触发到第N个D触发器。

第一链路100和第二链路101的不同之处在于，两条链路的两个D触发器之间的时序路径不同，第二链路101的时序路径由线延时Δt（即布线及D触发器产生的延时）构成，第一链路100的时序路径由线延时Δt（即布线及D触发器产生的延时）和延时门Δd（即延时门产生的延时）构成。所述第二链路101的第1个D触发器Q端输出的上升沿通过线延时Δt传输至下1个D触发器的CLK端；第一链路100的第1个D触发器Q端输出的上升沿通过1个线延时Δt和延时门Δd传输至下1个D触发器的CLK端（为了保证结果的准确，第一链路100和第二链路101通过布线使线延时相同或相近）。

第二链路101的第N个D触发器Q端连接至第1个触发器的RST端，当第N个D触发器产生上升沿后，第1个D触发器Q端复位，从“1”变“0”，产生脉冲下降沿hit_in，输出单元102对其输出进行采样。由于第一链路11的延时比第二链路101更长，因此此时第N个D触发器的Q端未被触发，同时第一链路100的状态正处于某个D触发器刚要或者还未触发，记为第K个D触发器。第一链路100的每个D触发器的Q端连接至状态输出单元，Thick[0]~Thick[n-1]作为状态输出结果，对于N个D触发器输出的状态结果，前K个D触发器均被触发过输出状态Thick[0]~Thick[k-1]均为“1”，后N-K个D触发器还未被触发输出状态Thick[0]~Thick[k-1]均为“0”。第一链路100包含了延时门，因此受PVT（小批量过程验证测试）影响更大，当环境发生变化后，延时由Δd变为了Δd´，延时的变化导致第一链路100刚要或者还未触发的D触发器延后或者提前若干个，记为第K´个D触发器，此时状态输出结果变为了前K´个D触发器输出状态Thick[0]~Thick[k´-1]均为“1”，后N-K´个D触发器输出状态Thick[k´]~Thick[n-1]均为“0”。

所述第一链路100用于在待测信号经过时输出状态信号，所述第二链路101用于在待测信号经过时输出采样脉冲，优选的，所述第二链路101的第一个D触发器输出采样脉冲；所述输出单元102用于通过所述采样脉冲对所述状态信号进行采样得到采样信号，所述输出单元102的采样方式优选为下降沿采样；所述电路还包括控制单元103，所述控制单元103用于第一链路100和第二链路101的清零。所述电路还包括复位单元104，用于延时单元的复位。

具体的，所述第一链路由N个上升沿触发D触发器组成，N个D触发器Q端输出信号为Thin[0]~Thin[n-1]；所述第二链路由N个上升沿触发D触发器和N个缓冲器组成，N个D触发器Q端输出信号为Thick[0]~Thick[n-1]。

在复位后，初始状态所述延时单元的每个D触发器输入端Q均是“1”，输出端D均是“0”。检测脉冲信号hit从延时单元的第1个D触发器（第一链路100的第1个D触发器和第二链路101的第1个D触发器）CLK端输入，当hit到来后，延时单元的第1个D触发器（第一链路100的第1个D触发器和第二链路101的第1个D触发器）的D端从“0”触发成“1”，产生1个上升沿。

所述输出单元102包括N个下降沿触发的D触发器，每个D触发器的CLK端连接第二链路101的第1个D触发器的Q端，N个D触发器Q端分别与第一链路100的N个D触发器D端相连，当第二链路101的第1个D触发器产生脉冲下降沿Thin[0]到来，N个D触发器被触发，N个D触发器将此时的第一链路100的N个D触发器Q端输出状态Thick[0]~Thick[n-1]从Q端输出Res[0]~Res[n-1]，具体地，脉冲下降沿未必同时到达N个D触发器的CLK端，因此布线的时候可以将输出单元102逆序排列，例如：将输出单元第N位D触发器布局与第二链路第1个D触发器输出最近，第N-1个D触发器布局其次近，其余依次排列，保证输出单元第N个D触发器被优先触发，其余D触发器依次触发。第一链路100已经被触发的状态不会因为延时而更改，因此可以延时输出，不影响结果。

所述控制单元103包含1个与门和一个缓冲器，接受来自两条延时链路的输出信号Thin[n-1]和Thick[n-1]，根据控制模块103的输出信号来控制复位单元104和延时单元的清零。与门控制的是复位单元104，输入的信号是第一链路100的第N个D触发器Q端Thick[n-1]和细链第N个D触发器Q端Thin[n-1]，输出的信号是CON。当输入信号同时为“1”时，输出“1”信号驱动之后的复位单元104，即当两个链路的N个D触发器均被触发之后，与门输出“1”表示需要复位。缓冲器输出端连接至两条链路的复位端CLR（除了第二链路101的第1个D触发器CLR端），输入端连接至第一链路100的第N个D触发器Q端，即接收Thick[n-1]信号，当Thick[n-1]为“1”时，即第一链路100的N个D触发器均被触发过，由于第一链路100的延时比第二链路101长，此时第二链路101的N个D触发器也均被触发，缓冲器输出复位信号至两条链路的D触发器CLR端进行复位，经由1个延时保证状态输出结果被稳定采样。

为了保证复位过程能够稳定进行，布线时保证控制单元103的输出信号CLE距离两条链路的第1个D触发器最近，保证两条链路的第N个D触发器最后被复位。

所述复位单元104包含1个二路选择器，其中选择端连接至控制单元103的与门输出端CON，输出端连接至双链（第一链路100和第二链路101）的D触发器的D端，当输入的CON为“1”时，输出VOC信号为“0”，当输入CON为“0”时，输出VOC信号为“1”。具体地，输出VOC信号为“0”时，双链处于复位状态，CLE信号传输至双链D触发器CLR端，此时二路选择器输出VOC“0”保证双链的D触发器稳定为“0”，避免因受外界的噪声脉冲导致D触发器被异常触发，从而改变复位状态。当双链完成复位过后，控制单元103输出信号CON为“0”，双链的N个D触发器的Q端被复位成“0”，复位单元104的二路选择器输出VOC“1”，双链的N个D触发器的D端输入信号为“1”，则双链进入预工作阶段。

工作状态下，第二链路101Thin[0]~Thin[n-1]逐一经过Δt延时，当Thin[n-1]从“0”触发至“1”后，第二链路101的第1个D触发器Q端hit_in（Thin[0]）被清零从“1”变“0”，hit_in下降沿触发状态输出单元，输出此时的第一链路100的D触发器Q端Thick[0]~Thick[n-1]，第一链路100的延时是Δt+Δd，此刻N个D触发器并未完全被触发，第K个D触发器正好被触发，因此输出状态结果为前K位为“1”，后N-K位为“0”，当工作环境发生变化（如实例中Δd变为Δd´），状态输出结果也发生相应变化，前K´位为“1”，后N-K´位为“0”。复位状态下，Thick[n-1]为“1”，CON信号为“1”复位单元104输出“0”，保证复位过程的稳定可靠，经过缓冲器延时CLE信号为“1”复位双链D触发器，当第一链路100的Thick[n-1]输出为“0”后，复位信号也随之变为“0”，之后电路开始下一轮工作。本发明根据安全检测电路的检测范围来配置缓冲器延时，即配置第一链路100的输出位数，从而改变安全检测电路的分辨率。

图4为本发明的一种检测信号的电路的流程示意图，如图4所示，所述检测信号的电路用于安全加密电路工作时，首先，通过接收待测信号hit脉冲，记录此时的输出状态结果，设其中第K位开始状态值为“0”（记变化位为HYL），改变电路工作环境（可以一次改变一种状态如温度、电压），保证安全加密电路始终正常工作，直至安全加密电路不能正常工作，记录此时的HYL（第一链路输出变化位）。然后，通过安全检测电路检测性能，配置电路结构，修改模型，再测试，直至实现检测功能需求。

本发明还提出一种检测信号的方法，所述方法包括：待测信号经过第一链路和第二链路，所述第一链路的延时大于第二链路的延时；所述待测信号经过所述第一链路后输出状态信号，所述待测信号经过所述第二链路后输出采样脉冲；根据所述采样脉冲对所述状态信号进行采样得到采样信号；采样结束后对第一链路和第二链路清零。

本发明的一种检测信号的电路至少包括：延时单元及输出单元102；所述延时单元包括第一链路100和第二链路101，所述第一链路100的延时大于第二链路101的延时，所述第一链路100用于在待测信号经过时输出状态信号，所述第二链路101用于在待测信号经过时输出采样脉冲；所述输出单元102用于通过所述采样脉冲对所述状态信号进行采样得到采样信号。本发明采用D触发器延时链路，具有控制逻辑简单，容易实现；而且本发明不依赖于时钟检测（不是基于建立时间或者保持时间违例的原理，无需考虑校准问题），保证了状态的稳定输出，其结果可靠。同时本发明中的延时链路布线仅需保证控制逻辑处于最长的延时线即可保证功能正常，即保证在控制复位信号到达各个D触发器的置零端前，复位电平已经到达各个D触发器的输入端Q，复位过程即可稳定进行；相同的，在复位之后，控制工作信号到达第一第二链路前，工作电平已经到达各个D触发器的输入端Q，工作过程即可正常进行。

以上结合附图详细描述了本发明实施例的可选实施方式，但是，本发明实施例并不限于上述实施方式中的具体细节，在本发明实施例的技术构思范围内，可以对本发明实施例的技术方案进行多种简单变型，这些简单变型均属于本发明实施例的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施例对各种可能的组合方式不再另行说明。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (13)

1.一种检测信号的电路，其特征在于，所述电路包括：

延时单元及输出单元；

所述延时单元包括第一链路和第二链路，所述第一链路的延时大于第二链路的延时，所述第一链路用于在待测信号经过时输出状态信号，所述第二链路用于在所述待测信号经过时输出采样脉冲；

所述输出单元用于通过所述采样脉冲对所述状态信号进行采样得到采样信号。

2.根据权利要求1所述的电路，其特征在于，

所述第一链路包括N个延时组，每个延时组均包括相连的D触发器和延时门，所述N个延时组串联连接；

所述第二链路包括N个D触发器，N个D触发器串联连接；

所述输出单元包括N个D触发器；

其中，N大于1。

3.根据权利要求2所述的电路，其特征在于，

所述第一链路中的D触发器的输出端连接延时门，所述延时门的输出端连接下一个D触发器的时钟端。

4.根据权利要求2所述的电路，其特征在于，

所述第二链路的每个D触发器的输出端连接至下一个D触发器的时钟端；

所述第二链路的第N个D触发器输出置零信号至所述第二链路的第一个D触发器。

5.根据权利要求2所述的电路，其特征在于，

所述第二链路的第一个D触发器输出采样脉冲。

6.根据权利要求2所述的电路，其特征在于，

所述输出单元的D触发器个数与第一链路中的D触发器个数相同。

7.根据权利要求1所述的电路，其特征在于，

所述输出单元的采样方式为下降沿采样。

8.根据权利要求1所述的电路，其特征在于，所述电路还包括控制单元，用于所述第一链路和所述第二链路的清零。

9.根据权利要求8所述的电路，其特征在于，

当所述第一链路和所述第二链路均被触发后，所述控制单元对所述第一链路和所述第二链路清零。

10.根据权利要求1所述的电路，其特征在于，所述电路还包括复位单元，用于所述延时单元的复位。

11.一种检测信号的方法，其特征在于，所述方法包括：

待测信号经过第一链路和第二链路，所述第一链路的延时大于第二链路的延时；

所述待测信号经过所述第一链路后输出状态信号，所述待测信号经过所述第二链路后输出采样脉冲；

根据所述采样脉冲对所述状态信号进行采样得到采样信号。

12.根据权利要求11所述的方法，其特征在于，所述方法还包括：采样结束后对第一链路和第二链路清零。

13.一种芯片，其特征在于，该芯片至少包括权利要求1-10中任一项所述的检测信号的电路。

Images