CN106357263A

CN106357263A - 用于制造数字电路的方法以及数字电路

Info

Publication number: CN106357263A
Application number: CN201610566008.3A
Authority: CN
Inventors: T·屈内蒙德
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2015-07-17
Filing date: 2016-07-18
Publication date: 2017-01-25
Anticipated expiration: 2036-07-18
Also published as: DE102016113128B4; US9496872B1; DE102016113128A1; CN106357263B

Abstract

一种用于制造数字电路的方法被描述，包括：形成多个场效应晶体管对；将场效应晶体管对的场效应晶体管连接，以使得响应于从数字电路的两个节点的第一状态的第一转换和响应于从数字电路的节点的第二状态的第二转换，所述节点对于每个场效应晶体管对而言在该场效应晶体管对的场效应晶体管的阈值电压相等时分别具有未限定的逻辑状态；和设置场效应晶体管对的场效应晶体管的阈值电压，以使得所述节点响应于第一转换和响应于第二转换分别具有预限定的逻辑状态。

Description

用于制造数字电路的方法以及数字电路

相关申请的交叉引用

本申请是在2015年7月17日提交的美国申请No.14/801,868的部分继续申请(CIP)，出于所有目的，所述申请的全部内容通过引用并入到本文中。

技术领域

本发明涉及用于制造数字电路的方法以及数字电路。

背景技术

集成电路(IC)的逆向工程(RE)能够被认为是对半导体工业最严重的威胁之一，因为它可以被攻击者滥用以窃取和/或盗版电路设计。对集成电路成功地进行逆向工程的攻击者能够制造并且出售类似的、即克隆的电路，并且非法出售与揭示设计。

因此阻碍集成电路的逆向工程的概念与技术是令人期望的。

发明内容

一种用于制造数字电路的方法被提供，所述方法包括：形成多个场效应晶体管对；将场效应晶体管对的场效应晶体管连接，以使得响应于从数字电路的两个节点的第一状态的第一转换和响应于从数字电路的节点的第二状态的第二转换，所述节点对于每个场效应晶体管对而言在该场效应晶体管对的场效应晶体管的阈值电压相等时分别具有未限定的逻辑状态；和设置场效应晶体管对的场效应晶体管的阈值电压，以使得所述节点响应于第一转换和响应于第二转换分别具有预限定的逻辑状态。

附图说明

在图中，相同的附图标记总体上指代各个不同视图的相同部件。附图不一定按照比例绘制，而是将重点总体上放在图示出本发明的原理上。在下文的描述中，各种方面参照以下附图被描述，在以下所述附图中：

图1示出图示用于制造数字电路的方法的流程图。

图2示出数字电路。

图3示出实现用于路径依赖的布尔秘密的“魔法罩(Magic Hood)”单元的电路，在此示例中是基于AND-NOR的魔法罩单元。

图4示出用于图3的电路的门原理图。

图5示出场效应晶体管(FET)。

图6示出实现基于AND-NOR的用于路径依赖的布尔秘密的魔法罩单元的门原理图。

图7示出根据一个实施例的缓冲器。

图8示出实现基于AND-NOR的用于路径依赖的布尔秘密的魔法罩单元的门原理图。

图9示出实现基于OR-NAND的用于路径依赖的布尔秘密的魔法罩单元的电路。

图10示出实现基于AND-NOR的RSX触发器的电路。

图11示出实现基于AND-OR-NAND的魔法罩单元的电路。

图12示出实现基于AND-NOR的魔法罩单元的具有多个反馈的电路。

图13示出实现基于自对偶ND2-NR2门的魔法罩的电路。

图14示出自对偶NAND3-NOR3门U_ND3-NR31400。

图15示出实现魔法罩单元的电路，所述魔法罩单元基于以多个反馈路径为特征的自对偶NAND3-NOR3门。

图16示出用于代表自对偶布尔函数的门的另一个示例。

具体实施方式

下文的详细描述指代附图通过图示的方式示出的本发明可以实现的本公开的特定细节与方面。在不背离本发明的范围的情况下，可以使用其它方面并且可以做出结构的、逻辑的以及电的改变。本发明的各种方面不一定互相排斥，因为本发明的一些方面能够与本发明的一个或多个其它方面结合以形成新的方面。

能够通过部署伪装电路使逆向工程(RE)受到阻碍。然而，这些通常需要工艺技术扩展，比如掺杂分布修改、假接触部或通孔和/或需要显著增加的面积与能量消耗。因此，这些措施对于大众产品往往太贵。

代表通过分别输出稳健的逻辑一或稳健的逻辑零来响应适当质询的门的不可区分互补位单元(Indistinguishable yet Complementary Bit Cell)ICBC-X(现有两种形式或类型，即ICBC-1与ICBC-0)不能借助于逆向工程(RE)或其它分析方法、即攻击芯片卡控制器与安全IC而被轻易区分。

ICBC-X的物理设计在其布局方面，即其有源区、多晶硅栅极、接触部、金属连接等等是(充分地)对称的。然而，ICBC-X的nMOS与pMOS元件(即nMOS与pMOS场效应管)具有适当不同的阈值电压(Vth)，当受到输入模式的质询时导致ICBC-X的稳健的传输特性，所述输入模式否则会导致电路进入亚稳定状态。

因为处理选项“常规Vth”与“较高Vth”能够用于实现ICBC-X，因此不需要处理的改变，只要能够采用用于所考虑的安全IC的混合-Vth情境。另外，ICBC-1与ICBC-0是静态CMOS门电路，其能够被实现为标准单元库中的元素。

申请示例包括“动态”TIE-1与TIE-0单元，即能够在逻辑有效与逻辑无效状态之间切换的TIE单元，代表例如密钥的位或机密信息的其他部分。

此外，ICBC-X示例能够与标准逻辑门结合以实现抗-RE数据路径，并且ICBC-X能够被连结以实现动态TIE树结构。会话密钥生成以及相关地址存储加密配置也是可能的。

除此之外，在转出之后，即在ICBC-X的初始(例如随机的)配置之后，所选取的配置然后能够存储在NVM(非易失性存储器：non-volatile memory)中，例如包括ICBC-X的芯片(例如芯片卡模块)的NVM中，用于在此领域中的后续使用。这也可实现稳健的并且抗-RE的芯片专用的信息片段。

由于众多ICBC-X示例能够在IC的整个半定制部分上不规则分布，并且因为这些示例能够以不规则的、甚至是随机的时间顺序被访问，因此ICBC-X原理极大地增加了用于所有相关的安全IC攻击情境、比如逆向工程、光子发射、激光电压探测等等的难度、风险与工作量。

基本的ICBC-X原理能够被视为依赖于通过部署具有不同阈值电压(总体上状态转换特性)的(MOS)晶体管(总体上开关)来解决(双稳态的)反馈电路的传统亚稳定状态或亚稳定状态转换，以实现稳健的ICBC-X状态转换，因此任何给定的ICBC-X示例(X＝1or 0？)的本质对于采用比如逆向工程、光子发射、激光电压探测等等的相关安全IC攻击情境的攻击者来说仍然是隐蔽的。

如上所述的ICBC-X电路表现出具有以下方面的双稳态反馈电路：

·一个预充电状态(在(1,1)处或者在(0,0)处，ICBC-X输出(Z,Y))，以及

·ICBC-X的输出的一个“被禁止转换”：取决于相应的ICBC-X电路设计，(Z,Y)＝(1,1)->(X,not(X))或者(Z,Y)＝(0,0)->(X,not(X)。

与此相反，根据各种实施例，提供有ICBC-X电路，所述ICBC-X电路表现出具有以下方面的双稳态与多稳态反馈电路：

·(至少)两个不同预充电状态(取决于各自的控制输入信号状态，在(1,1)处与在(0,0)处输出(Z,Y))，以及

·ICBC-X的输出的(至少)两个不同“被禁止转换”：取决于相应的控制输入信号转换，(Z,Y)＝(1,1)->(X1,not(X1))或(Z,Y)＝(0,0)->(X0,not(X0)，

其中，取决于ICBC-X的场效应晶体管(FET)，例如nMOS(n沟道金属氧化物半导体)与pMOS(p沟道MOS)FET的相应阈值电压配置，布尔秘密X1与X0可以相等(X1＝X0)或互补(X1＝not(X0))。

由于X1与X0可以被独立地选择，所以这导致具有同一物理布局的四个不同ICBC-X实体，但是在它们的(例如CMOS)阈值电压配置上不同，并且因此能够被视为为布尔秘密代表四个“魔法罩”。此外，X1与X0的独立性相应于布尔秘密的路径依赖，即所述秘密(X1或X0)不仅取决于输入控制信号状态，还取决于这个状态已经到达的方式(即取决于转换)上。

根据一个实施例，描述了用于制造电路的方法，所述方法通过例如提供具有多个预充电状态与多个“被禁止”转换的ICBC-X电路，有效地使得用于例如芯片上的电路的成功的逆向工程的必须工作量增加。

图1示出流程图100。

流程图100图示出了一种用于制造数字电路的方法。

在101中，形成有多个场效应晶体管对。

在102中，将场效应晶体管对的场效应晶体管连接，以使得响应于从数字电路的两个节点的第一状态的第一转换和响应于从数字电路的节点的第二状态的第二转换，所述节点对于每个场效应晶体管对而言在该场效应晶体管对的场效应晶体管的阈值电压相等时分别具有未限定的逻辑状态。

在103中，设置场效应晶体管对的场效应晶体管的阈值电压，以使得所述节点响应于第一转换和响应于第二转换分别具有预限定的逻辑状态。

换言之，根据一个实施例，通过相应地设置电路的晶体管的阈值电压(并且，因此晶体管的阈值电压的关系)，由被禁止转换所引起的电路的亚稳定状态被转移至预定的稳定状态。场效应晶体管的阈值电压可以例如通过场效应晶体管的区域(例如沟道区)的特定掺杂被设置。例如，对于每个场效应晶体管对，所述对的两个场效应晶体管可以被不同地掺杂。

场效应晶体管对的场效应晶体管可以几何上相同设计(即可以具有同一晶体管尺寸，诸如沟道宽度、沟道长度、源极区形状和尺寸以及漏极区形状和尺寸)。换言之，场效应晶体管可以基于它们的相同几何设计而成对。因此，视觉检测揭示场效应晶体管之间没有区别。

场效应晶体管被制造成具有不同的阈值电压，以使得节点响应于第一转换并和响应于第二转换分别具有预限定的逻辑状态。例如，场效应晶体管以这样一种方式被制造：使得它们的阈值电压的差的期望值是它们的阈值电压的差的标准偏差的倍数。

还被注意的是，在数字电路的制造中，阈值电压通常在场效应晶体管被互连之前被设置。换言之，在图1中所示出的方法的103可在102之前、例如作为101的一部分来执行。

还应该被注意的是，场效应晶体管的阈值电压可以被设置成使得场效应晶体管一直是打开或一直是关闭的，例如被设置成高于或等于数字电路的较高电源电势(VDD)，或低于或等于数字电路的较低电源电势(VSS)。

所述转换例如是从电路的节点的不同预充电状态的转换。每个转换均能够被视为一种被禁止转换，这意味着，当对于每对来说，该对的场效应晶体管的阈值电压(换言之，每对内的阈值电压)相等时，会导致未限定的逻辑状态的转换。所述电路可以是双稳态或多稳态电路，其中阈值电压被选取(与设置)成：使得其响应于第一转换而进入其(例如多个)稳定状态的第一状态和响应于第二转换而进入其稳定状态的第二状态，其中，第一状态与第二状态可以是同一状态或不同状态。

如通过在图1中所述的方法制造的一个或多个数字电路可以被包括在芯片中以防止芯片、例如芯片卡模块的逆向工程。根据一个实施例，所述一个或多个数字电路然后可以通过供给输入引起第一转换或第二转换或两者被操作，即被操作以使得当对于每个场效应晶体管对来说，该场效应晶体管对的场效应晶体管的阈值电压相等时，数字电路的节点会分别具有未限定的逻辑状态。由于阈值电压被设置成使得节点替代地响应于输入而具有预定的限定的逻辑状态，所以数字电路的基于节点的逻辑状态的输出可通过另一个元件被进一步处理。这个输出可以被看作是一个秘密，因为它基于节点的逻辑状态，所述节点的逻辑状态取决于场效应晶体管的阈值电压的关系，其关系不能轻易地被逆向工程确定。

根据在图1中示出的方法所制造的电路的示例在图2中被示出。

图2示出数字电路200。

数字电路200包括(两个或多个)场效应晶体管对201、202，所述场效应晶体管对201、202包括连接的场效应晶体管，使得响应于从数字电路的两个节点的第一状态的第一转换和响应于从数字电路的节点的第二状态的第二转换，当对于每个场效应晶体管对来说，该场效应晶体管对的场效应晶体管的阈值电压相等时，节点会分别具有未限定的逻辑状态，其中，对于每个场效应晶体管对，该场效应晶体管对的场效应晶体管的阈值电压至少相差10mV，以使得节点响应于第一转换和响应于第二转换分别具有预定的逻辑状态。

在下文中，给出各种实施例。

实施例1是用于制造如在图1中示出的数字电路的方法。

实施例2包括实施例1的方法，包括形成用于代表节点逻辑状态的信号的输出。

实施例3包括根据实施例2的方法，包括形成另外的电路元件以及用于将信号供给至另外的电路元件的连接。

实施例4包括根据实施例3的方法，其中所述另外的电路元件是逻辑门。

实施例5包括根据实施例3或4的方法，其中，所述另外的电路元件是触发器。

实施例6包括根据实施例1至5中任一个的方法，其中，对于每个场效应传感器对，该场效应晶体管对的两个场效应晶体管都是n沟道场效应晶体管或该场效应晶体管对的两个场效应晶体管都是p沟道场效应晶体管。

实施例7包括根据实施例1至6中任一个所述的方法，其中场效应晶体管对的场效应晶体管是MOSFET。

实施例8包括根据实施例1至7中任一个所述的方法，包括形成一对或多对竞争路径，以使得对于每个场效应晶体管对来说，两个场效应晶体管在一对竞争路径的不同竞争路径中。

实施例9包括根据实施例8的方法，包括将所述一对或多对竞争路径连接起来，以使得节点的逻辑状态取决于所述一对或多对竞争路径的竞争路径之间竞争的结果。

实施例10包括实施例8或9的方法，包括将所述一对或多对竞争路径与节点连接起来，以使得对于每对竞争路径来说，竞争路径被连接至两个节点中的不同节点，并且被连接至竞争路径中的一个的节点的电状态被反馈至竞争路径中的另一个以阻碍它在竞争路径中的竞争。

实施例11包括实施例8至10中任一个的方法，包括形成数字电路的第一子电路，其实现第一布尔函数，以及形成数字电路的第二子电路，其实现第二布尔函数，其中，对每对竞争路径来说，一个竞争路径在第一子电路中并且一个竞争路径在第二子电路中。

实施例12包括实施例11的方法，包括将第一子电路的输出与第二子电路输入连接起来并且将第二子电路的输出与第一子电路的输入连接起来。

实施例13包括实施例11或12的方法，其中第一布尔函数与第二布尔函数是自对偶布尔函数。

实施例14包括实施例11至13中任一个的方法，其中第一布尔函数与第二布尔函数是同一布尔函数。

实施例15包括实施例1至14中任一个的方法，其中多个场效应晶体管对包括一个或多个拉高场效应晶体管对，所述拉高场效应晶体管对的每个均具有在第一拉高路径中的场效应晶体管以及在第二拉高路径中的场效应晶体管，并且包括将第一拉高路径连接至两个节点中的一个以及将第二拉高路径连接至两个节点中的另一个。

实施例16包括实施例11至15中的任一个所述的方法，包括对于每个拉高场效应晶体管对，将在第一拉高路径中的场效应晶体管的阈值电压设置成低于在第二拉高路径中的场效应晶体管的阈值电压。

实施例17包括实施例1至16中任一个所述的方法，其中，多个场效应晶体管对包括一个或多个拉低场效应晶体管对，所述拉低场效应晶体管对每个均具有在第一拉低路径中的场效应晶体管以及在第二拉低路径中的场效应晶体管，并且包括将第一拉低路径连接至两个节点中的一个以及将第二拉低路径连接至两个节点中的另一个。

实施例18包括实施例17的方法，包括对于每个拉低场效应晶体管对，将在第一拉低路径中的场效应晶体管的阈值电压设置成低于在第二拉低路径中的场效应晶体管的阈值电压。

实施例19包括实施例1至18中任一个所述的方法，包括将场效应晶体管对的场效应晶体管连接至拉高路径以及拉低路径，所述拉高路径与拉低路径被连接至两个节点，并且将拉高路径的场效应晶体管的阈值电压设置成独立于拉低路径的场效应晶体管的阈值电压。

实施例20包括根据实施例1至19中任一个所述的方法，包括用CMOS技术形成多个场效应晶体管。

实施例21包括根据实施例1至20中任一个所述的方法，其中，对于节点中的每一个，预限定的逻辑状态是逻辑0或逻辑1。

实施例22包括根据实施例1至21中任一个所述的方法，其中，对于每个场效应晶体管对，该场效应晶体管对的场效应晶体管形成为基本上具有同一尺寸。

实施例23包括根据实施例1至22中任一个所述的方法，包括形成数字电路，以使得第一转换与第二转换响应于预定输入而出现，所述预定输入包括供给至场效应晶体管对的场效应晶体管的一个或多个输入信号。

实施例24包括实施例1至23中任一个所述的方法，其中第一转换是拉高节点，并且所述方法包括连接节点以使得当节点中的一个已经被拉高时，它防止另一个节点被拉高。

实施例25包括实施例1至24中任一个所述的方法，其中第二转换是拉低节点，并且所述方法包括连接节点以使得当节点中的一个被拉低时，它防止另一个节点被拉低。

实施例26是如在图2中所示出的数字电路。

实施例27包括实施例26的数字电路，其中，对于每个场效应晶体管对，该场效应晶体管对的场效应晶体管的阈值电压相差至少20mV，相差至少30mV或相差至少50mV。

应该注意的是具有参照图1描述的方法的在本文中描述的实施例对于数字电路200类似有效并且反之亦然。

在下文中，实施例被更加详细地描述。

图3示出实现用于路径依赖的布尔秘密的“魔法罩”的电路300，在这个示例中是基于AND-NOR的魔法罩单元。

图4示出用于电路300的门原理图。

电路300具有两个控制输入RN与S以及两个输出Z与Y。所述电路包括第一AND-NOR301、401、第二AND-NOR 302、402、第一反相器303、403以及第二反相器304、404。

第一AND-NOR 301包括第一p沟道FET 305，其源极被连接至较高电源电势(VDD)以及其栅极被供给以信号S。第一AND-NOR 301还包括第二p沟道FET 306，其源极被连接至较高电源电势(VDD)。第一p沟道FET 305的漏极以及第二p沟道FET 306的漏极被连接至第三p沟道FET 307的源极，所述第三p沟道FET 307的栅极被供给以信号RN，并且其漏极被连接至第一输出节点(或反馈节点)308，所述节点308的状态通过SY被参考。

第一AND-NOR 301还包括第一n沟道FET 309，其源极被连接至较低电源电势(VSS)，其栅极被供给以信号RN并且其漏极被连接至第一输出节点308。第一AND-NOR 301还包括第二n沟道FET 310，其源极被连接至较低电源电势(VSS)并且其漏极被连接至第三n沟道FET 311的源极，所述第三n沟道FET 311的栅极被供给以信号S并且其漏极被连接至第一输出节点308。

第二AND-NOR 302包括第四p沟道FET 312，其源极被连接至较高电源电势(VDD)并且其栅极被供给以信号S。第二AND-NOR 302还包括第五p沟道FET 313，其源极被连接至较高电源电势(VDD)。第四p沟道FET 312的漏极与第五p沟道FET 313的漏极被连接至第六p沟道FET 314的源极，所述第六p沟道FET 314的栅极被供给以信号RN并且其漏极被连接至第二输出节点(或反馈节点)315，所述节点315的状态通过SZ被参考。

第二AND-NOR 302还包括第四n沟道FET 316，其源极被连接至较低电源电势(VSS)，其栅极被供给以信号RN并且其漏极被连接至第二输出节点315。第二AND-NOR 302还包括第五n沟道FET 317，其源极被连接至较低电源电势(VSS)并且其漏极被连接至第六n沟道FET 318的源极，所述第六n沟道FET 318的栅极被供给以信号S并且其漏极被连接至第二输出节点315。

第一输出节点308还被连接至第一反相器303的输入，所述第一反相器303的输出是输出Y。另外，第一输出节点308被连接至第五p沟道FET 313的栅极以及第五n沟道FET317的栅极。

第二输出节点315还被连接至第二反相器304的输入，所述第二反相器304的输出是输出Z。另外，第二输出节点315被连接至第二p沟道FET 306的栅极以及第二n沟道FET310的栅极。

反相器303、304例如通过p沟道FET以及n沟道FET实现，所述p沟道FET与n沟道FET在较高电源电势与较低电势之间串联连接，在它们的栅极处接收反相器303、304的输入，并且它们之间的节点是相应反相器303、304的输出节点。

在下文中，假设p沟道FET通过pMOS晶体管(也被称作为pMOS器件)实现并且n沟道FET通过nMOS晶体管(也被称作为nMOS器件)实现。电路300以及在下文中所描述的电路例如在CMOS(互补金属氧化物半导体：Complementary Metal Oxide Semiconductor)技术下实现。

对于RN＝1，电路300在其第一预充电状态中：

RN＝1＝>(SZ,SY)＝(0,0)＝>(Z,Y)＝(1,1)。

对于(RN,S)＝(0,0)，电路300在其第二预充电状态中：

(RN,S)＝(0,0)＝>(SZ,SY)＝(1,1)＝>(Z,Y)＝(0,0)

第一被禁止转换由下式给出

(RN,S)＝(1,1)->(0,1)，

其中两个竞争拉高路径被启动，所述两个竞争拉高路径包括：对于SZ，用TPZ0表示的第五p沟道FET 313(具有阈值电压Vth(PZ0))、以及用TPZ1表示的第六p沟道FET 314(具有阈值电压Vth(PZ1))的串联连接；以及对于SY，用TPY0表示的第二p沟道FET 306(具有阈值电压Vth(PY0))、以及用TPY1表示的第三p沟道FET 307(具有阈值电压Vth(PY1))的串联连接。

因此，两个不同的阈值电压配置

Vth(PZ1)<Vth(PY1)；Vth(PZ0)<Vth(PY0)和

Vth(PZ1)>Vth(PY1)；Vth(PZ0)>Vth(PY0)

对于第一被禁止转换，相应于两个不同值X1＝0以及X1＝1

(RN,S)＝(1,1)->(0,1)＝>(Z,Y)＝(1,1)->(X1,not(X1))。

第二被禁止转换由下式给出

(RN,S)＝(0,0)->(0,1)，

其中两个竞争拉低路径被启动，所述两个竞争拉低路径包括：对于SZ，用TNZ0表示的第五n沟道FET 317、与用TNZ1表示的第六n沟道FET 318的串联连接；以及对于SY，用TNY0表示的第二n沟道FET 310、与用TNY1表示的第三n沟道FET 311的串联连接。

因此，两个不同阈值电压配置

Vth(NZ1)<Vth(NY1)；Vth(NZ0)<Vth(NY0)和

Vth(NZ1)>Vth(NY1)；Vth(NZ0)>Vth(NY0)

对于第二被禁止转换，相应于两个不同值X0＝1与X0＝0

(RN,S)＝(0,0)->(0,1)＝>(Z,Y)＝(0,0)->(X0,not(X0))。

设置场效应管的阈值电压的可能性将在下文中参照图5被描述。

图5示出场效应晶体管(FET)500。

FET 500包括源极区501、漏极区502、栅极503以及沟道区504。所述沟道区504可以位于衬底中或位于衬底内的井中。

源极区501具有延伸部505以及晕轮(halo)506。类似地，漏极区502具有延伸部507以及晕轮508。

FET 500的阈值电压能够通过设置晕轮506、508的在沟道区504内的适当的掺杂浓度和/或设置延伸部505、507内的掺杂浓度而被设置。

图6示出电路600的门原理图，所述电路600实现基于AND-NOR的用于路径依赖的布尔秘密的魔法罩单元。

类似于如在图4中示出的电路300，电路600包括第一AND-NOR 601、第二AND-NOR602、第一反相器603以及第二反相器604。然而，与电路300相比，第一缓冲器605和第二缓冲器606分别连接在AND-NOR门601、602的输出与第一输出节点308(SY)和第二输出节点315(SZ)之间，以提高对于相关阈值电压的随机过程变化而言的魔力罩单元的稳健性。

缓冲器605、606例如显示出同一物理设计，但是可以关于它们各自的(例如CMOS)元件的它们各自的阈值电压配置而不同，分别导致SY和SZ的上升沿的不同延迟(以及斜率)t_r(Y)和t_r(Z)，以及下降沿的不同延迟t_f(Y)和t_f(Z)。因此，由于上述的对AND-NOR门ANR-Y和ANR-Z的不对称Vth配置，SY与SZ的转换的时间不对称性可增加。

关于第一被禁止转换，即

(RN,S)＝(1,1)->(0,1)，

用于AND-NOR 601、602的输出的两个竞争拉高路径被启动，其存在于pMOS器件TPZ1与TPZ0以及TPY1与TPY0的串联连接中。

因此，两个不同阈值电压配置

Vth(PZ1)<Vth(PY1)；Vth(PZ0)<Vth(PY0)以及

Vth(PZ1)>Vth(PY1)；Vth(PZ0)>Vth(PY0)，

(对于第一被禁止转换，相应于两个不同值X1＝0与X1＝1)可以通过在缓冲器605、606中的阈值电压配置互补，分别地导致

t_r(Z)<t_r(Y)以及

t_r(Z)>t_r(Y)。

作为结果，被禁止转换

(RN,S)＝(1,1)->(0,1)＝>(Z,Y)＝(1,1)->(X1,not(X1))

与图3与图4的电路相比抗过程变化更稳健。

用于实现缓冲器605、606的示例在图7中给出，以图示上述不等式t_r(Z)<t_r(Y)与t_r(Z)>t_r(Y)的实现。

图7示出根据一个实施例的缓冲器700。

缓冲器700包括串联连接的第一反相器701与第二反相器702，使得第一反相器701接收输入A，且第二反相器702接收第一反相器701的输出并且输出缓冲器700的输出Z。

每个反相器701、702分别通过在较高电源电势以及较低电势之间串联连接的pMOS703、704和nMOS 705、706实现，其在它们的栅极处接收反相器701、702的输入并且其中在它们之间的节点是反相器701、702的输出节点。

因此，可以通过在第二缓冲器606中选择在第一反相器701中nMOS器件705的阈值电压以及在第二反相器702中pMOS器件704的阈值电压低于第一缓冲器605的在第一反相器701中nMOS器件705的阈值电压以及在第二反相器702中pMOS器件704的阈值电压，而实现t_r(Z)<t_r(Y)。

在另一方面，可以通过在第二缓冲器606中选择在第一反相器701中nMOS器件705的阈值电压以及在第二反相器702中pMOS器件704的阈值电压高于第一缓冲器605的在第一反相器701中nMOS器件705的阈值电压以及在第二反相器702中pMOS器件704的阈值电压，而实现t_r(Z)>t_r(Y)。

关于第二被禁止转换，即

(RN,S)＝(0,0)->(0,1)，

用于第一AND-NOR 601以及第二AND-NOR 602的输出的两个竞争拉低路径被启动，其包括nMOS器件TNZ1与TNZ0以及TNY1与TNY0的串联连接。

因此，两个不同阈值电压配置

Vth(NZ1)<Vth(NY1)；Vth(NZ0)<Vth(NY0)以及

Vth(NZ1)>Vth(NY1)；Vth(NZ0)>Vth(NY0)

(对于第二被禁止转换，相应于两个不同值X0＝1以及X0＝0)可以通过在缓冲器605、606中的阈值电压配置互补，分别地导致

t_f(Z)<t_f(Y)以及

t_f(Z)>t_f(Y)。

作为结果，被禁止转换

(RN,S)＝(0,0)->(0,1)＝>(Z,Y)＝(0,0)->(X0,not(X0))

与图3与图4的魔法罩单元相比抗过程变化更稳健。

以在图7中所示出的缓冲器实现，可以通过在第二缓冲器606中选择在第一反相器701中pMOS器件703的阈值电压以及在第二反相器702中nMOS器件706的阈值电压低于第一缓冲器605的在第一反相器701中pMOS器件703的阈值电压以及在第二反相器702中nMOS器件706的阈值电压，而实现t_f(Z)<t_f(Y)。

在另一方面，可以通过在第二缓冲器606中选择在第一反相器701中pMOS器件703的阈值电压以及在第二反相器702中nMOS器件706的阈值电压高于第一缓冲器605的在第一反相器701中pMOS器件703的阈值电压以及在第二反相器702中nMOS器件706的阈值电压，而实现t_f(Z)>t_f(Y)。

对于缓冲器605、606，也可以使用除两个反相器之外的其它选择。例如，缓冲器605、606也能够被选择成包括与反相施密特触发器电路结合的反相器，据此，以足够的Vth配置，可甚至进一步提高抗由随机过程变化引起的阈值变化的稳定性裕度。

图8示出电路800的门原理图，所述电路800实现基于AND-NOR的用于路径依赖的布尔秘密的魔法罩单元。

类似于在图4中示出的电路300，电路800包括第一AND-NOR 801、第二AND-NOR802、第一反相器803以及第二反相器804。

然而，相比于图4的魔法罩单元，四个额外的缓冲器805、806、807、808分别连接在控制输入RN和S与两个AND-NOR门801、802的相应输入之间，以提高对于相关阈值电压的随机过程变化而言的魔法罩单元的稳健性。

关于第一被禁止转换，即

(RN,S)＝(1,1)->(0,1)，

用于AND-NOR门801、802的输出的两个竞争拉高路径被启动，其包括pMOS器件TPZ1与TPZ0，以及TPY1与TPY0的串联连接。

因此，两个不同阈值电压配置

Vth(PZ1)<Vth(PY1)；Vth(PZ0)<Vth(PY0)以及

Vth(PZ1)>Vth(PY1)；Vth(PZ0)>Vth(PY0)，

(对于第一被禁止转换，相应于两个不同值X1＝0以及X1＝1)可以通过第一缓冲器805(具有下降延迟t_f(YR))和第三缓冲器807(具有下降延迟t_f(ZR))中的阈值电压配置互补，从而分别导致

t_f(ZR)<t_f(YR)以及

t_f(ZR)>t_f(YR)。

作为结果，所述“被禁止转换”

(RN,S)＝(1,1)->(0,1)＝>(Z,Y)＝(1,1)->(X1,not(X1))

与图3与图4中魔法罩单元相比抗过程变化更稳健。

以在图7中示出的缓冲器实现，可以通过在第三缓冲器807中选择在第一反相器701中pMOS器件703的阈值电压以及在第二反相器702中nMOS器件706的阈值电压低于第一缓冲器805的在第一反相器701中pMOS器件703的阈值电压以及在第二反相器702中nMOS器件706的阈值电压，而实现t_f(ZR)<t_f(YR)。

在另一方面，可以通过在第三缓冲器807中选择在第一反相器701中pMOS器件703的阈值电压以及在第二反相器702中nMOS器件706的阈值电压高于第一缓冲器805的在第一反相器701中pMOS器件703的阈值电压以及在第二反相器702中nMOS器件706的阈值电压，而实现t_f(ZR)>t_f(YR)。

关于第二被禁止状态，即

(RN,S)＝(0,0)->(0,1)，

用于AND-NOR门801、802的输出的两个竞争拉低路径被启动，其包括nMOS器件TNZ1与TNZ0以及TNY1与TNY0的串联连接。

因此，两个不同阈值电压配置

Vth(NZ1)<Vth(NY1)；Vth(NZ0)<Vth(NY0)以及

Vth(NZ1)>Vth(NY1)；Vth(NZ0)>Vth(NY0)

(对于第二被禁止转换，相应于两个不同值X0＝1与X0＝0)可以通过在第四缓冲器808(具有上升延迟t_r(ZS))与第二缓冲器806(具有上升延迟t_r(YS))中的阈值电压配置互补，分别地导致

t_r(ZS)<t_r(YS)以及

t_r(ZS)>t_r(YS)。

作为结果，所述“被禁止转换”

(RN,S)＝(0,0)->(0,1)＝>(Z,Y)＝(0,0)->(X0,not(X0))

与图3与图4的魔法罩单元相比抗过程变化更稳健。

以在图7中所示出的缓冲器实现，可以通过在第四缓冲器808中选择在第一反相器701中nMOS器件705的阈值电压与在第二反相器702中pMOS器件704的阈值电压低于第二缓冲器806的在第一反相器701中nMOS器件705的阈值电压与在第二反相器702中pMOS器件704的阈值电压，而实现t_r(ZS)<t_r(YS)。

在另一方面，可以通过在第四缓冲器808中选择在第一反相器701中nMOS器件705的阈值电压与在第二反相器702中pMOS器件704的阈值电压高于第二缓冲器806的在第一反相器701中nMOS器件705的阈值电压与在第二反相器702中pMOS器件704的阈值电压，而实现t_r(ZS)>t_r(YS)。

应该注意的是，为节省晶体管数量，除了缓冲器805、806、807、808，还可以在输入控制信号与AND-NOR门801、802的相应输入之间使用反相器。对此，低电位有效的RN能够由高电位有效的R替代，并且高电位有效的S能够由低电位有效的SN替代。

图9示出实现用于路径依赖的布尔秘密的基于OR-NAND的魔法罩单元的电路900。

所述电路900具有两个控制输入SN与R以及两个输出Z与Y。所述电路包括第一OR-NAND 901、第二OR-NAND 902、第一反相器903以及第二反相器904。

第一OR-NAND901包括第一p沟道FET 905，所述第一p沟道FET 905的源极被连接至较高电源电势(VDD)并且其栅极被供给以信号R并且其漏极被连接至第一输出节点(或反馈节点)908，所述节点908的状态通过SY被参考。第一OR-NAND 901还包括第二p沟道FET 906，所述第二p沟道FET 906的源极被连接至较高电源电势(VDD)并且其漏极被连接至第三p沟道FET 907的源极，所述第三p沟道FET 907的栅极被供给以信号SN并且其漏极被连接至第一输出节点908。

第一OR-NAND 901还包括第一n沟道FET 909，所述第一n沟道FET 909的源极被连接至较低电源电势(VSS)并且其栅极被供给以信号SN。第一OR-NAND 901还包括第二n沟道FET 910，所述第二n沟道FET 910的源极被连接至较低电源电势(VSS)。第一n沟道FET 909与第二n沟道FET 910的漏极被连接至第三n沟道FET 911的源极，所述第三n沟道FET 911的栅极被供给以信号R并且其漏极被连接至第一输出节点908。

第二OR-NAND 902包括第四p沟道FET 912，所述第四p沟道FET 912的源极被连接至较高电源电势(VDD)并且其栅极被供给以信号R并且其漏极被连接至第二输出节点(或反馈节点)915，所述节点915的状态通过SZ被参考。第二OR-NAND 902还包括第五p沟道FET913，所述第五p沟道FET 913的源极被连接至较高电源电势(VDD)并且其漏极被连接至第六p沟道FET 914的源极，所述第六p沟道FET 914的栅极被供给以信号SN以及其漏极被连接至第二输出节点915。

第二OR-NAND 902还包括第四n沟道FET 916，所述第四n沟道FET 916的源极被连接至较低电源电势(VSS)并且其栅极被供给以信号SN。第二OR-NAND 902还包括第五n沟道FET 917，所述第五n沟道FET 917的源极被连接至较低电源电势(VSS)。第四n沟道FET 916与第五n沟道FET 910的漏极被连接至第六n沟道FET 918的源极，所述第六n沟道FET 918的栅极被供给以信号R并且其漏极被连接至第二输出节点915。

第一输出节点908还被连接至第一反相器903的输入，所述第一反相器903的输出是输出Y。另外，第一输出节点908被连接至第五p沟道FET 913以及第五n沟道FET 917的栅极。

第二输出节点915还被连接至第二反相器904的输入，所述第二反相器的输出是输出Z。另外，第二输出节点915被连接至第二p沟道FET 906以及第二n沟道FET 910的栅极。

反相器903、904例如通过在较高电源电势与较低电势之间的串联连接的p沟道FET与n沟道FET被实现，其在它们的栅极处接收反相器903、904的输入并且在它们之间的节点是反相器903、904的输出节点。

对于R＝0，电路在其第一预充电状态中：

R＝0＝>(SZ,SY)＝(1,1)＝>(Z,Y)＝(0,0)。

对于(R,SN)＝(1,1)，电路在其第二预充电状态中：

(R,SN)＝(1,1)＝>(SZ,SY)＝(0,0)＝>(Z,Y)＝(1,1)。

第一被禁止转换由下式给出

(R,SN)＝(0,0)->(1,0)，

其中两个竞争拉低路径被启动，所述两个竞争拉低路径包括：对于SZ，用TNZ0表示的第五n沟道FET 917与用TNZ1表示的第六n沟道FET 918的串联连接；以及对于SY，用TNY0表示的第二n沟道FET 910与用TNY1表示的第三n沟道FET 911的串联连接。

因此，两个不同阈值电压配置

Vth(NZ1)<Vth(NY1)；Vth(NZ0)<Vth(NY0)以及

Vth(NZ1)>Vth(NY1)；Vth(NZ0)>Vth(NY0)

对于第一被禁止转换，相应于两个不同值X0＝1与X0＝0

(R,SN)＝(0,0)->(1,0)＝>(Z,Y)＝(0,0)->(X0,not(X0))。

第二被禁止转换由下式给出

(R,SN)＝(1,1)->(1,0)，

其中两个竞争拉高路径被启动，所述两个竞争拉高路径包括：对于SZ，用TPZ0表示的第五p沟道FET 913(具有阈值电压Vth(PZ0))与用TPZ1表示的第六p沟道FET 914(具有阈值电压Vth(PZ1))的串联连接；以及对于SY，用TPY0表示的第二p沟道FET 906(具有阈值电压Vth(PY0))与用TPY1表示的第三p沟道FET 907(具有阈值电压Vth(PY1))的串联连接。

因此，两个不同阈值电压配置

Vth(PZ1)<Vth(PY1)；Vth(PZ0)<Vth(PY0)以及

Vth(PZ1)>Vth(PY1)；Vth(PZ0)>Vth(PY0)

对于第二被禁止转换，相应于两个不同值X1＝0与X1＝1

(R,SN)＝(1,1)->(1,0)＝>(Z,Y)＝(1,1)->(X1,not(X1))。

图10示出实现基于AND-NOR的RSX触发器的电路1000，所述RSX触发器即参照图所描述的魔法罩单元，结合图3至图6设有常规RS-FF的额外功能。

类似于电路600，电路1000包括第一AND-NOR 1001、第二AND-NOR1002、第一反相器1003、第二反相器1004、第一缓冲器1005以及第二缓冲器1006。

此外，第一NOR 1007在第一AND-NOR 1001的S输入之前，具有输入信号SNY以及启动信号EN作为输入。类似地，第二NOR 1008在第二AND-NOR 1002的S输入之前，具有输入信号SNZ以及启动信号EN作为输入。

输入控制信号转换

(RN,SNZ,SNY,EN)＝(0,0,1,1)->(0,0,1,0)

引起输出信号转换

(Z,Y)＝(0,0)->(1,0)，

即常规RS-FF的SET功能。

输入控制信号转换

(RN,SNZ,SNY,EN)＝(0,1,0,1)->(0,1,0,0)

引起输出信号转换

(Z,Y)＝(0,0)->(0,1)，

即常规RS-FF的RESET功能。

另外，第一被禁止MH转换

(RN,SNZ,SNY,EN)＝(1,0,0,0)->(0,0,0,0)

导致

(Z,Y)＝(1,1)->(X1,not(X1))，

然而第二被禁止MH转换

(RN,SNZ,SNY,EN)＝(0,0,0,1)->(0,0,0,0)

导致

(Z,Y)＝(0,0)->(X0,not(X0))，

如上面参照图3至图6所描述的那样。

图11示出实现基于AND-OR-NAND的魔法罩单元的电路1100。这能够被视作对参照图3至图6所描述的MH单元的一般化。

电路1100具有输出Y和Z并且具有输入信号RN、S1和S0，所述输出Y和Z通过第一反相器1101和第二反相器1102从两个输出(或反馈)节点的状态SY和SZ生成。

电路1100包括第一AND-OR-NAND 1103，所述第一AND-OR-NAND 1103在其AND输入处接收状态SZ和信号S0、在其OR输入处接收信号RN以及在其NAND输入处接收信号S1，并且输出SY。

类似地，电路1100包括第二AND-OR-NAND 1104，所述第二AND-OR-NAND 1104在其AND输入处接收状态SY和信号S0、在其OR输入处接收信号RN以及在其NAND输入处接收信号S1，并且输出SZ。

因此，存在有三个控制输入RN、S1与S0以及三个预充电状态

S1＝0＝>(Z,Y)＝(0,0)，

(S1,RN)＝(1,1)＝>(Z,Y)＝(1,1)以及

(S1,RN,S0)＝(1,0,0)＝>(Z,Y)＝(0,0)，

以及三个被禁止转换：

(S1,RN,S0)＝(0,0,1)->(1,0,1)，导致(Z,Y)＝(0,0)->(X0,not(X0))，

(S1,RN,S0)＝(1,1,1)->(1,0,1)，导致(Z,Y)＝(1,1)->(X1,not(X1))以及

(S1,RN,S0)＝(1,0,0)->(1,0,1)，导致(Z,Y)＝(0,0)->(X0,not(X0))。

应该注意的是仅存在两个独立秘密X0与X1，因为在两个AND-OR-NAND门1103、1104内也仅存在两个竞争拉高路径与拉低路径。

图12示出实现基于AND-NOR的魔法罩单元的具有多个反馈的电路1200，其能够被视作用于图3至图6的魔法罩单元的一般化的另一个示例。

电路1200具有输出Y、Z与W，所述输出Y、Z与W由第一反相器1201、第二反相器1202以及第三反相器1203从三个输出(或反馈)节点的状态SY、SZ以及SW生成，并且具有输入信号RN与S。

电路1200包括第一AND-NOR 1204，所述第一AND-NOR 1204在其AND输入处接收状态SZ、SW和信号S以及在其NOR输入处接收信号RN，并且输出SY。

类似地，电路1200包括第二AND-NOR 1205，所述第二AND-NOR 1205在其AND输入处接收状态SY、SW和信号S以及在其NOR输入处接收信号RN，并且输出SZ。

类似地，电路1200包括第三AND-NOR 1206，所述第三AND-NOR 1206在其AND输入处接收状态SY、SZ和信号S以及在其NOR输入处接收信号RN，并且输出SW。

取决于控制输入RN与S，存在有三个输出Z、Y与W的两个预充电状态

RN＝1＝>(Z,Y,W)＝(1,1,1)以及

(RN,S)＝(0,0)＝>(Z,Y,W)＝(0,0,0)。

对于(RN,S)＝(0,1)，存在有输出的三个稳定状态：

(RN,S)＝(0,1)＝>

(Z,Y,W)＝(1,0,0)，或者(Z,Y,W)＝(0,1,0)或者(Z,Y,W)＝(0,0,1)。

所有三个输出状态能够从两个预充电状态中的一个到达：在转换(RN,S)＝(1,1)->(0,1)的情况下，通过同时启动所有AND-NOR门的拉高路径；或者在转换(RN,S)＝(0,0)->(0,1)的情况下，通过同时启动所有AND-NOR门的拉低路径。因此，通过分别对拉高与拉低路径合适地并且独立地选择Vth配置，能够实现这个MH电路的九个不同实体，它们所有具有同一物理设计，但是在它们的被禁止转换行为中相对彼此两两不同。

在下文中，实施例被描述，所述实施例相比于上述的实施例、诸如电路300，能够实现更高的魔法罩效率，所述魔法罩效率被限定为可实现秘密的数量(即用于电路的可能的不同魔法罩实体的数量)与电路必要的FET(例如MOSFET)的数量的商。

上述实施例、诸如电路300以及表现双稳态反馈电路的ICBC-X电路分别基于NAND或NOR门和基于AND-NOR或OR-NAND门，即，基于基本布尔函数的一个特定类型。

与此相比，在下文中，描述了基本布尔函数的统一化(unification)，下文实施例的魔法罩单元是基于基本布尔函数的统一化，即下文中描述的魔法罩单元基于代表所谓的自对偶布尔函数(SDBF)的一类复合门，所述自对偶布尔函数被限定为它们自己的对偶函数(DF)，其中一个特定布尔函数F(A,B,…)的对偶函数F^D(A,B,…)被定义为

F^D(A,B,…)＝NOT{F(NOT(A),NOT(B),…}。

例如，布尔函数NOR(A,B)的DF被推导为

NOR^D(A,B)＝

NOT{NOR(NOT(A),NOT(B)}＝NOT{AND(A,B)＝NAND(A,B)。

现在，下文实施例所基于的SDBF被确定为是以下形式

U(T；A,B,...)＝OR[AND{NOT(T),F(A,B,…)},AND{T,F^D(A,B,…)}]，

对于所述形式

U^D(T；A,B,...)＝U(T；A,B,...)

成立。

为示出对于MH电路，SDBF的益处，作为第一个示例，代表SDBF的复合门被考虑

U_ND2-NR2(T；A,B)＝

OR[AND{NOT(T),NAND(A,B)},AND{T,NAND^D(A,B)}]＝

OR[AND{NOT(T),NAND(A,B)},AND{T,NOR(A,B)}]，

即既代表NAND2(即具有两个输入的NAND)又代表NOR2(即具有两个输入的NOR)函数的门，取决于额外的变换参数T：对于T＝0，SDBF相当于NAND2(A，B)，并且对于T＝1，SDBF相当于NOR2(A，B)。

图13示出相应于U_ND2-NR2的电路1300，即实现基于自对偶NAND2-NOR2门的魔法罩单元的晶体管。

所述电路1300具有两个控制输入T与S以及两个输出Z与Y。电路1300包括第一UNIFIDED NAND-NOR 1301、第二UNIFIDED NAND-NOR 1302、第一反相器1303以及第二反相器1304。

第一UNIFIDED NAND-NOR 1301包括第一p沟道FET 1305，所述第一p沟道FET 1305的源极被连接至较高电源电势(VDD)并且其栅极被供给以信号S。第一UNIFIDED NAND-NOR1301还包括第二p沟道FET 1306，所述第二p沟道FET 1306的源极被连接至较高电源电势(VDD)。第一p沟道FET 1305与第二p沟道FET 1306的漏极被连接至第三p沟道FET 1307的源极，所述第三p沟道FET 1307的栅极被供给以信号T并且其漏极被连接至第一输出节点(或反馈节点)1308，所述节点1308的状态通过SY被参考。

第一UNIFIDED NAND-NOR 1301还包括第四p沟道FET 1309，所述第四p沟道FET1309的源极被连接至较高电源电势、其栅极被连接至第二p沟道FET 1306的栅极并且其漏极被连接至第五p沟道FET 1310的源极，所述第五p沟道FET 1310的栅极被供给以信号S并且其漏极被连接至第一输出节点1308.

另外，第一UNIFIDED NAND-NOR 1301包括第一n沟道FET 1311，所述第一n沟道FET1311的源极被连接至较低电源电势(VSS)并且其栅极被供给以信号S。第一UNIFIDED NAND-NOR 1301还包括第二n沟道FET 1312，所述第二n沟道FET 1312的源极被连接至较低电源电势(VSS)。第一n沟道FET 1311与第二n沟道FET 1312的漏极被连接至第三n沟道FET 1313的源极，所述第三n沟道FET 1313的栅极被供给以信号T并且其漏极被连接至第一输出节点1308。

第一UNIFIDED NAND-NOR 1301还包括第四n沟道FET 1314，所述第四n沟道FET1314的源极被连接至较低电源电势、其栅极被连接至第二n沟道FET 1312的栅极并且其漏极被连接至第五n沟道FET 1315的源极，所述第五n沟道FET 1315的栅极被供给以信号S并且其漏极被连接至第一输出节点1308。

第二UNIFIDED NAND-NOR 1302包括第六p沟道FET 1316，所述第六p沟道FET 1316的源极被连接至较高电源电势(VDD)并且其栅极被供给以信号S。第二UNIFIDED NAND-NOR1302还包括第七p沟道FET 1317，所述第七p沟道FET 1317的源极被连接至较高电源电势(VDD)。第六p沟道FET 1316以及第七p沟道FET 1317的漏极被连接至第八p沟道FET 1318的源极，所述第八p沟道FET 1318的栅极被供给以信号T并且其漏极被连接至第二输出节点(或反馈节点)1319，所述节点1319的状态通过SZ被参考。

第二UNIFIDED NAND-NOR 1302还包括第九p沟道FET 1320，所述第九p沟道FET1320的源极被连接至较高电源电势、其栅极被连接至第七p沟道FET 1317的栅极并且其漏极被连接至第十p沟道FET 1321的源极，所述第十p沟道FET 1321的栅极被供给以信号S并且其漏极被连接至第二输出节点1319。

另外，第二UNIFIDED NAND-NOR 1302包括第六n沟道FET 1322，所述第六n沟道FET1322的源极被连接至较低电源电势(VSS)并且其栅极被供给以信号S。第二UNIFIDED NAND-NOR 1302还包括第七n沟道FET 1323，所述第七n沟道FET 1323的源极被连接至较低电源电势(VSS)。第六n沟道FET 1322以及第七n沟道FET 1323的漏极被连接至第八n沟道FET 1324的源极，所述第八n沟道FET 1324的栅极被供给以信号T并且其漏极被连接至第二输出节点1319。

第二UNIFIDED NAND-NOR 1302还包括第九n沟道FET 1325，所述第九n沟道FET1325的源极被连接至较低电源电势，其栅极被连接至第七n沟道FET 1323的栅极并且其漏极被连接至第十n沟道FET 1326的源极，第十n沟道FET 1326的栅极被供给以信号S并且其漏极被连接至第二输出节点1319。

第一输出节点1308还被连接至第一反相器1303的输入，所述第一反相器1303的输出是输出Y。另外，第一输出节点1308被连接至第九p沟道FET 1320以及第九n沟道FET 1325的栅极。

第二输出节点1319还被连接至第二反相器1304的输入，所述第二反相器1304的输出是输出Z。另外，第二输出节点1319被连接至第四p沟道FET 1309以及第四n沟道FET 1314的栅极。

反相器1303、1304例如通过在较高电源电势以及较低电势之间串联连接的p沟道FET以及n沟道FET实现，其在它们的栅极处接收反相器1303、1304的输入并且其中在它们之间的节点是相应反相器1303、1304的输出节点。

对于(T,S)＝(0,0)，电路1300在第一预充电状态：

(T,S)＝(0,0)＝>(SZ,SY)＝(1,1)＝>(Z,Y)＝(0,0)，

以及对于(T,S)＝(1,1)，电路在第二预充电状态：

(T,S)＝(1,1)＝>(SZ,SY)＝(0,0)＝>(Z,Y)＝(1,1)。

第一被禁止转换由式(T,S)＝(0,0)->(0,1)给出，据此两个竞争拉低路径被启动，所述两个竞争拉低路径包括：对于SZ，用TNZ4表示的第十n沟道FET 1326与用TNZ3表示的第九n沟道FET 1325的串联连接；以及对于SY，用TNY4表示的第五n沟道FET 1315与用TNY3表示的第四n沟道FET 1314的串联连接。

因此，两个不同阈值电压配置

(N43-1)Vth(NZ4)<Vth(NY4)；Vth(NZ3)<Vth(NY3)，以及

(N43-0)Vth(NZ4)>Vth(NY4)；Vth(NZ3)>Vth(NY3)

对于第一被禁止转换，相应于两个不同值X00＝1与X00＝0：

(T,S)＝(0,0)->(0,1)＝>(Z,Y)＝(0,0)->(X00,not(X00))。

第二被禁止转换由式(T,S)＝(0,0)->(1,0)给出，据此两个竞争拉低路径被启动，所述两个竞争拉低路径包括：对于SZ，用TNZ2表示的第八n沟道FET 1324与用TNZ1表示的第七n沟道FET 1323的串联连接；以及对于SY，用TNY2表示的第三n沟道FET 1313与用TNY1表示的第二n沟道FET 1312的串联连接。

因此，两个不同阈值电压配置

(N21-1)Vth(NZ2)<Vth(NY2)；Vth(NZ1)<Vth(NY1)，以及

(N21-0)Vth(NZ2)>Vth(NY2)；Vth(NZ1)>Vth(NY1)

对于第二被禁止转换，相应于两个不同值X01＝1与X01＝0

(T,S)＝(0,0)->(1,0)＝>(Z,Y)＝(0,0)->(X01,not(X01))。

第三被禁止转换由式(T,S)＝(1,1)->(1,0)给出，据此两个竞争拉高路径被启动，所述两个竞争拉高路径包括：对于SZ，用TPZ4表示的第十p沟道FET 1321与用TPZ3表示的第九p沟道FET 1320的串联连接；以及对于SY，用TPY4表示的第五p沟道FET 1310与用TPY3表示的第四p沟道FET 1309的串联连接。

因此，两个不同阈值电压配置

(P43-1)Vth(PZ4)<Vth(PY4)；Vth(PZ3)<Vth(PY3)，以及

(P43-0)Vth(PZ4)>Vth(PY4)；Vth(PZ3)>Vth(PY3)

对于第三被禁止转换，相应于两个不同值X10＝0与X10＝1：

(T,S)＝(1,1)->(1,0)＝>(Z,Y)＝(1,1)->(X10,not(X10))。

第四被禁止转换由式(T,S)＝(1,1)->(0,1)给出，据此两个竞争拉高路径被启动，所述两个竞争拉高路径包括：对于SZ，用TPZ2表示的第八p沟道FET 1318与用TPZ1表示的第七p沟道FET 1317的串联连接；以及对于SY，用TPY2表示的第三p沟道FET 1307与用TPY1表示的第二p沟道FET 1306的串联连接。

因此，两个不同阈值电压配置

(P21-1)Vth(PZ2)<Vth(PY2)；Vth(PZ1)<Vth(PY1)，以及

(P21-0)Vth(PZ2)>Vth(PY2)；Vth(PZ1)>Vth(PY1)

对于第四被禁止转换，相应于两个不同值X11＝0与X11＝1：

(T,S)＝(1,1)->(0,1)＝>(Z,Y)＝(1,1)->(X11,not(X11))。

由于所有四个相关拉高与拉低路径彼此不同，并且因此能够彼此独立地被选择，因此，四个MH秘密，即值X00、X01、X10与X11也可以被独立选择。因此，对于基于图13的自对偶ND2-NR2门的MH，可以实现2⁴＝16个不同MH实体，即16个以同一物理布局(即在它们的物理设计方面不可区分)为特征的不同MH实体，但是由于它们不同的CMOS阈值电压配置表现出不同电子行为。此外，X00、X01、X10与X11的独立性相应于布尔秘密的路径依赖，即每个秘密(X00、X01、X10与X11)不仅取决于输入控制信号状态，还取决于这种状态已经到达的方式。

上文示出相比于诸如在图3中示出的MH单元，基于SDBF的MH的原理的益处。也就是，电路300是具有两个控制输入的MH单元，以NI＝4个不同实体以及NT＝16个MOSFET为特征，即MHE＝NI/NT＝4/16＝0.25的MH效率(MHE)。

图13的相应的基于SDBF的MH单元也设有两个控制输入并且显示NI＝16个不同实体以及NT＝24个FET，即MHE＝NI/NT＝16/24＝0.667的MH效率(MHE)。

就是说，对于具有两个控制输入的MH电路的情况，基于SDBF的MH单元产生2.67倍的MHE提高。

在自对偶布尔函数上的魔法罩可以被配置，以便有效生成秘密位串。例如，表格1示出，对于基于图13的自对偶ND2-NR2门的魔法罩，其输出(Z,Y)的序列响应4！＝24种不同的可能的控制输入序列中的一些控制输入序列。

表格1

以这种方式，相对较少数量的魔法罩单元能够被用于生成大量秘密位串。

此外，基于SDBF的魔法罩单元实现了“隐蔽的因果关系”，即从其输出(Z,Y)的状态，所述状态是它们的“秘密”状态(Xij,NOT(Xij))中的一个，不可能推断出其输入(T,S)。

为进一步证明基于SDBF的魔法罩单元的益处，另一个稍微复杂一些的示例，即基于自对偶NAND3-NOR3(ND3-NR3)门的以多个反馈路径为特征的MH单元在下文中参照图14与图15被描述。

图14示出自对偶NAND3-NOR3门U_ND3-NR31400。

门1400包括：第一p沟道FET 1401，所述第一p沟道FET 1401的源极被连接至较高电源电势并且其栅极被供给以输入信号A；第二p沟道FET 1402，所述第二p沟道FET 1402的源极被连接至较高电源电势并且其栅极被供给以输入信号B；以及第三p沟道FET 1403，所述第三p沟道FET 1403的源极被连接至较高电源电势并且其栅极被供给以输入信号C。p沟道FET 1401、1402、1403的漏极被连接至第四p沟道FET 1404的源极，所述第四p沟道FET1404的栅极被供给以输入信号T并且其漏极被连接至输出节点1408，所述输出节点1408输出输出信号Z。

栅极1400还包括第五p沟道FET 1405，所述第五p沟道FET 1405的源极被连接至较高电源电势、其栅极被供给以输入信号A并且其漏极被连接至第六p沟道FET 1406的源极，所述第六p沟道FET 1406的栅极被供给以输入信号B并且其漏极被连接至第七p沟道FET1407的源极，所述第七p沟道FET 1407的栅极被供给以输入信号B并且其漏极被连接至输出节点1408。

另外，门1400包括：第一n沟道FET 1409，所述第一n沟道FET 1409的源极被连接至较低电源电势并且其栅极被供给以输入信号A；第二n沟道FET 1410，所述第二n沟道FET1410的源极被连接至较低电源电势并且其栅极被供给以输入信号B；和第三n沟道FET1411，所述第三n沟道FET 1411的源极被连接至较低电源电势并且其栅极被供给以输入信号C。n沟道FET 1409、1410、1411的漏极被连接至第四n沟道FET 1412的源极，所述第四n沟道FET 1412的栅极被供给以输入信号T并且其漏极被连接至输出节点1408。

门1400还包括第五n沟道FET 1413，所述第五n沟道FET 1413的源极被连接至较低电源电势、其栅极被供给以输入信号A并且其漏极被连接至第六n沟道FET 1414的源极，所述第六n沟道FET 1414的栅极被供给以输入信号C并且其漏极被连接至第七n沟道FET 1415的源极，所述第七n沟道FET 1415的栅极被供给以输入信号B并且其漏极被连接至输出节点1408。

取决于T，门1400充当NAND或NOR门：

T＝0＝>U_ND3-NR3(T；A,B,C)＝NAND3(A,B,C)，以及

T＝1＝>U_ND3-NR3(T；A,B,C)＝NOR3(A,B,C)。

图15示出实现基于UNIFIDED NAND3-NOR3门的魔法罩单元的以多个反馈路径为特征的电路1500。

所述电路1500包括如参照图14描述的第一NAND3-NOR3门1501、第二NAND3-NOR3门1502以及第三NAND3-NOR3门1503。

第一NAND3-NOR3门1501的输出用SZ表示并且通过第一反相器1504反相以生成并且输出信号Z。它还作为输入信号A被供给至第二NAND3-NOR3门1502并且作为输入信号B被供给至第三NAND3-NOR3门1503。

第二NAND3-NOR3门1502的输出用SY表示并且通过第二反相器1505反相以生成并且输出信号Y。它还作为输入信号B被供给至第一NAND3-NOR3门1501并且作为输入信号A被供给至第三NAND3-NOR3门1503。

第三NAND3-NOR3门1503的输出用SW表示并且通过第三反相器1506反相以生成并且输出信号W。它还作为输入信号B被供给至第二NAND3-NOR3门1502并且作为输入信号A被供给至第一NAND3-NOR3门1501。

输入信号S作为输入信号C被供给至NAND3-NOR3门1501、1502、1503。另外，NAND3-NOR3门1501、1502、1503接收输入信号T。

取决于控制输入T与S，存在三个输出Z、Y与W的两个预充电状态

(T,S)＝(0,0)＝>(Z,Y,W)＝(0,0,0)以及

(T,S)＝(1,1)＝>(Z,Y,W)＝(1,1,1)。

对于(T,S)＝(0,1)，存在该输出的三个稳定状态：

(T,S)＝(0,1)＝>

(Z,Y,W)＝(1,0,0)，或者

(Z,Y,W)＝(0,1,0)，或者

(Z,Y,W)＝(0,0,1)。

对于(T,S)＝(1,0)，存在该输出的额外三个稳定状态：

(T,S)＝(1,0)＝>

(Z,Y,W)＝(0,1,1)，或者

(Z,Y,W)＝(1,0,1)，或者

(Z,Y,W)＝(1,1,0)。

所有六个不同稳定输出状态能够从所述两个预充电状态中的一个到达：

对于转换(T,S)＝(0,0)->(0,1)，通过同时启动门1400的在右手侧的所有U_ND3-NR3门的拉低路径(即三个n沟道晶体管1413、1414、1415的串联连接)；

对于转换(T,S)＝(0,0)->(1,0)，通过同时启动门1400的在左手侧的所有U_ND3-NR3门的拉低路径(即第四n沟道FET 1412与并联连接的三个n沟道FET晶体管1409、1410、1411的串联连接)；

对于转换(T,S)＝(1,1)->(1,0)，通过同时启动门1400的在右手侧的所有U_ND3-NR3门的拉高路径(即三个p沟道FET 1405、1406、1407的串联连接)；

对于转换(T,S)＝(1,1)->(0,1)，通过同时启动门1400的在左手侧的所有U_ND3-NR3门的拉高路径(即第四p沟道FET晶体管1404与并联连接的三个p沟道FET 1401、1402、1403的串联连接)；

因此，通过对于所有成对不同的并且上文指出的拉高与拉低路径进行适当地并且独立地选择Vth配置，就能够实现基于U_ND3-NR3的MH电路1500的3⁴＝81种不同实体，它们所有都具有同一物理设计，但在它们的被禁止转换行为上彼此两两不同。

这再次示出相比于诸如电路1200的(非基于SDBF)MH单元，基于SDBF的MH单元的原理的(指数增长的)益处：电路1500设有两个控制输入，并且显示NI＝81种不同实体以及NT＝3*16＝48个FET，即MHE＝NI/NT＝81/48＝27/16＝1.69的MH效率(MHE)。

相比于此，电路1200具有两个控制输入并且设有NI＝9种不同实体以及NT＝3*10＝30个FET，即MHE＝NI/NT＝9/30＝0.3的MH效率(MHE)。

就是说，对于具有两个控制输入以及三个输出(以及反馈路径)的MH电路的情况，电路1500产生5.63倍的MHE提高。

图16示出用于代表自对偶布尔函数的门1600的另一个示例。

所述门1600包括第一p沟道FET 1601，所述第一p沟道FET 1601的源极被连接至较高电源电势，其栅极被供给以输入信号A并且其漏极被连接至第二p沟道FET 1602的源极，所述第二p沟道FET 1602的栅极被供给以输入信号B。门1600还包括第三p沟道FET 1603，所述第三p沟道FET 1603的源极被连接至较高电源电势并且其栅极被供给以输入信号C。

第二p沟道FET 1602与第三p沟道FET 1603的漏极被连接至第四p沟道FET 1604的源极，所述第四p沟道FET 1604的栅极被供给以输入信号T并且其漏极被连接至输出节点1608，所述节点1608输出输出信号Z。

门1600还包括：第五p沟道FET 1605，所述第五p沟道FET 1605的源极被连接至较高电源电势并且其栅极被供给以输入信号A；和第六p沟道FET 1606，所述第六p沟道FET1606的源极被连接至较高电源电势并且其栅极被供给以输入信号B。第五p沟道FET 1605以及第六p沟道FET 1606的漏极被连接至第七p沟道FET 1607的源极，所述第七p沟道FET1607的栅极被供给以输入信号C并且其漏极被连接至输出节点1608。

门1600还包括第一n沟道FET 1609，所述第一n沟道FET 1609的源极被连接至较低电源电势、其栅极被供给以输入信号A并且其漏极被连接至第二n沟道FET 1610的源极，所述第二n沟道FET 1610的栅极被供给以输入信号B。门1600还包括第三n沟道FET 1611，所述第三n沟道FET 1611的源极被连接至较低电源电势并且其栅极被供给以输入信号C。

第二n沟道FET 1610以及第三n沟道FET 1611的漏极被连接至第四n沟道FET 1612的源极，所述第四n沟道FET 1612的栅极被供给以输入信号T并且其漏极被连接至输出节点1608。

门1600还包括：第五n沟道FET 1613，所述第五n沟道FET 1613的源极被连接至较低电源电势并且其栅极被供给以输入信号A；和第六n沟道FET 1614，所述第六n沟道FET1614的源极被连接至较低电源电势并且其栅极被供给以输入信号B。第五n沟道FET 1613与第六n沟道FET 1614的漏极被连接至第七n沟道FET 1615的源极，所述第七n沟道FET 1615的栅极被供给以输入信号C并且其漏极被连接至输出节点1608。

门1600是联合OR-NAND以及AND-NOR功能的U_OND-ANR门：

T＝0＝>U_OND-ANR(T；A,B,C)＝NAND(C,OR(A,B))，以及

T＝1＝>U_OND-ANR(T；A,B,C)＝NOR(C,AND(A,B))，

即取决于转换参数T，代表OR-NAND以及AND-NOR功能的门。

如上文对于设有三个控制输入的魔法罩电路所描述的那样，可以以大致相同方式使用U_OND-ANR门。

尽管已经对特定方面进行描述，但是本领域的技术人员应该理解的是可以在其中进行在形式上以及细节上的各种变化而不背离通过所附权利要求所限定的本发明的方面的精神与范围。因此范围通过所附权利要求指出并且因此旨在于包括在权利要求的等同物的意义与范围内的所有变化。

Claims

1.一种用于制造数字电路的方法，包括：

形成多个场效应晶体管对；

形成一对或多对竞争路径，以使得对于每个场效应晶体管对，两个场效应晶体管在一对竞争路径中的不同竞争路径中；

形成所述数字电路的实现第一布尔函数的第一子电路，以及所述数字电路的实现第二布尔函数的第二子电路，其中，对于每对竞争路径，一个竞争路径在所述第一子电路中并且一个竞争路径在所述第二子电路中；

将场效应晶体管对的场效应晶体管连接，以使得响应于从数字电路的两个节点的第一状态的第一转换和响应于从数字电路的节点的第二状态的第二转换，所述节点对于每个场效应晶体管对而言在该场效应晶体管对的场效应晶体管的阈值电压相等时分别具有未限定的逻辑状态；和

设置场效应晶体管对的场效应晶体管的阈值电压，以使得所述节点响应于第一转换和响应于第二转换分别具有预限定的逻辑状态。

2.根据权利要求1所述的方法，所述方法包括形成用于代表所述节点的逻辑状态的信号的输出。

3.根据权利要求2所述的方法，所述方法包括形成另外的电路元件和用于将所述信号供给至所述另外的电路元件的连接。

4.根据权利要求3所述的方法，其中，所述另外的电路元件是逻辑门。

5.根据权利要求3所述的方法，其中，所述另外的电路元件是触发器。

6.根据权利要求1所述的方法，其中，对于每个场效应晶体管对，该场效应晶体管对的两个场效应晶体管都是n沟道场效应晶体管或者该场效应晶体管对的两个场效应晶体管都是p沟道场效应晶体管。

7.根据权利要求1所述的方法，其中，所述场效应晶体管对的所述场效应晶体管是MOSFET。

8.根据权利要求1所述的方法，所述方法包括连接所述一对或多对竞争路径，以使得所述节点的所述逻辑状态取决于所述一对或多对竞争路径中的竞争路径之间的竞争结果。

9.根据权利要求1所述的方法，所述方法包括连接所述一对或多对竞争路径与所述节点，以使得对于每对竞争路径，所述竞争路径被连接至所述两个节点中的不同节点，并且被连接至所述竞争路径中的一个的节点的电状态被反馈至所述竞争路径中的另外一个以阻碍其在所述竞争路径的竞争。

10.根据权利要求1所述的方法，所述方法包括将所述第一子电路的输出与所述第二子电路的输入连接并且将所述第二子电路的输出与所述第一子电路的输入连接。

11.根据权利要求1所述的方法，其中，所述第一布尔函数与所述第二布尔函数是自对偶布尔函数。

12.根据权利要求1所述的方法，其中，所述第一布尔函数与所述第二布尔函数是同一布尔函数。

13.根据权利要求1所述的方法，其中，所述多个场效应晶体管对包括一个或多个拉高场效应晶体管对，所述一个或多个拉高场效应晶体管对中的每个均具有在第一拉高路径中的场效应晶体管以及在第二拉高路径中的场效应晶体管，并且包括将所述第一拉高路径连接至所述两个节点中的一个以及将所述第二拉高路径连接至所述两个节点中的另一个。

14.根据权利要求13所述的方法，所述方法包括：对于每个拉高场效应晶体管对，将所述第一拉高路径中的场效应晶体管的阈值电压设置成低于所述第二拉高路径中的场效应晶体管的阈值电压。

15.根据权利要求1所述的方法，其中，所述多个场效应晶体管对包括一个或多个拉低场效应晶体管对，所述一个或多个拉低场效应晶体管对中的每个均具有在第一拉低路径中的场效应晶体管以及在第二拉低路径中的场效应晶体管，并且包括将所述第一拉低路径连接至所述两个节点中的一个以及将所述第二拉低路径连接至所述两个节点中的另一个。

16.根据权利要求15所述的方法，所述方法包括：对于每个拉低场效应晶体管对，将所述第一拉低路径中的场效应晶体管的阈值电压设置成低于所述第二拉低路径中的场效应晶体管的阈值电压。

17.根据权利要求1所述的方法，所述方法包括：将所述场效应晶体管对的所述场效应晶体管连接至被连接至所述两个节点的拉高路径和拉低路径；和独立于所述拉低路径的场效应晶体管的阈值电压设置所述拉高路径的场效应晶体管的阈值电压。

18.根据权利要求1所述的方法，所述方法包括用CMOS技术形成所述多个场效应晶体管。

19.根据权利要求1所述的方法，其中，对于所述节点中的每个，所述预限定的逻辑状态是逻辑0或逻辑1。

20.根据权利要求1所述的方法，其中，对于每个场效应晶体管对，该场效应晶体管对的场效应晶体管形成为基本上具有同一尺寸。

21.根据权利要求1所述的方法，所述方法包括：形成所述数字电路以使得所述第一转换与所述第二转换响应于预定的输入而出现，所述预定的输入包括被供给至所述场效应晶体管对的场效应晶体管的一个或多个输入信号。

22.根据权利要求1所述的方法，其中，所述第一转换是对所述节点的拉高，并且所述方法包括：连接所述节点，以使得当所述节点中的一个已经被拉高时，它防止另一节点被拉高。

23.根据权利要求1所述的方法，其中，所述第二转换是对所述节点的拉低，并且所述方法包括：连接所述节点，以使得当所述节点中的一个已经被拉低时，它防止另一节点被拉低。

24.一种数字电路，包括：

多个场效应晶体管对；

一对或多对竞争路径，以使得对于所述多个场效应晶体管对中的每个场效应晶体管对，两个场效应晶体管在一对竞争路径中的不同竞争路径中；

实现第一布尔函数的第一子电路和实现第二布尔函数的第二子电路，其中，对于每对竞争路径，一个竞争路径在所述第一子电路中并且一个竞争路径在所述第二子电路中；

其中，所述场效应晶体管对包括被连接的场效应晶体管，以使得响应于从数字电路的两个节点的第一状态的第一转换和响应于从数字电路的节点的第二状态的第二转换，所述节点对于每个场效应晶体管对而言在该场效应晶体管对的场效应晶体管的阈值电压相等时分别具有未限定的逻辑状态；

其中，对于每个场效应晶体管对，该场效应晶体管对的场效应晶体管的阈值电压相差至少10mV，以使得所述节点响应于所述第一转换和响应于所述第二转换分别均具有预限定的逻辑状态。

25.根据权利要求24所述的数字电路，其中，对于每个场效应晶体管对，该场效应晶体管对的场效应晶体管的阈值电压相差至少20mV、相差至少30mV或相差至少50mV。