CN1307748A

CN1307748A - 多值逻辑电路体系结构:补充对称逻辑电路结构(sus－log)

Info

Publication number: CN1307748A
Application number: CN99807967A
Authority: CN
Inventors: 埃德加·丹尼·奥尔森
Original assignee: Individual
Current assignee: Integrated Base Logistics Co
Priority date: 1998-05-29
Filing date: 1999-05-21
Publication date: 2001-08-08
Anticipated expiration: 2019-05-21
Also published as: CN1153349C; ZA200007686B; CA2333623A1; AU750648B2; JP2002517937A; KR20010082557A; EP1092267A1; WO1999063669A1; JP4427188B2; KR100683235B1; AU4407399A; CA2333623C; US6133754A

Abstract

用于多值逻辑的电路结构和结果电路。该电路结构允许设计和制造n位的任何r值逻辑功能,其中r是大于1的整数,而n是大于0的整数。这种结构称为补充对称逻辑电路结构(SUS－LOC)。在结合SUS－LOC的电路中,实现唯一地传送电路响应和输出的电路分支。对于有些电路,并且由于开关元件的操作特性,必须结合附加电路元件或级,以防止“反向偏置”。SUS－LOC是全有源的。仅有源元件执行逻辑合成,并且那些不直接涉及逻辑合成的元件,例如晶体管和/或其他无源元件,归类于电路保护的任务。用已知技术、材料和设备,能完成用SUS－LOC结构的限定所设计的r值、多值或多值逻辑电路的制造。

Description

多值逻辑电路体系结构：补充对称逻辑电路结构(SUS-LOG)

本发明涉及电子电路，用于产生、存储和传送信息，更具体地说，涉及能这样做的电子电路，它通过以任何选择的数字系统，特别是三进制(基于数字三)来表示这样的信息，以提供多值逻辑。

计算机特别是个人计算机现今相当普通。这样的计算机的发展历史和结构有许多文件证明，并且可以通过教科书、论文和其他书写源容易得到。这里给出简短介绍，作为这里所述本发明的背景。

由于晶体管和基于芯片的微电路的到来，信息日益地用电子形式表示。信息的电子表示非常强大，因为信息不再束于用于传送信息的特定单个物件(虽然它可能束于特定介质)。例如，图书存储信息以印刷文字物理地附于页面上。书中文字不能容易地从一本书转印或复制到另一本书。相反，计算机和其他电子数据机器(这里一般地称为“计算机”)用电压存储它们的信息，这样的信息能非常快速和容易地复制和/或传送到其他计算机。

而且，计算机能由也是电子存储的指令对它们的存储数据/信息操作。这些指令的序列是“计算机程序”，它们创建为执行一定的指令集。这样的序列可以容易地对相同或不同的数据/信息集重复。在最近十五年内，计算机程序的灵活性和能力增加到这样程度，其中现用程序超过几百万字节(几兆字节)长，并且其中在环境中(例如在虚拟现实中)移动物体的图形表示日益得到应用。

今天的计算机的重大优点之一是它们操作的速度。现用微型计算机能以200兆赫(MHz)或更高的速度操作，并且它们能每秒执行数百万条指令。随着时间的推移，越来越高的操作速度变得更容易得到，并且价格越来越低。由于更强大和更灵活软件的尺寸增加对硬件有更高的性能要求，所以现代计算机要求这样的速度。最终，计算机的速度由单个电路的响应时间和电路密度极限确定，在该电路密度极限下无附加电路能适合单位空间。电路响应时间越快，并且电路密度越大，计算机就越好和越快。然而，现今电路所能增加的电路响应和密度有极限。这些限制阻止了增加计算机的实用性和速度的种种努力。

为了使用和操纵对信息进行存储、传送和操作的电压，计算机使用预定方式的逻辑电路。当前，大多数逻辑电路基于二进制数字系统，以便传送和操纵信息。这样做的理由可能是历史原因，因为早期晶体管化逻辑电路是基于数据存储的“接通-断开”类型。也就是说，“接通”状态或有电压表示一个值(“1”)，而“断开”或没有电压表示另一个值(“0”)。先前逻辑电路结构包括：ECL、TTL、DTL、RTL、NMOS、PMOS和COS-MOS或CMOS，这些逻辑电路结构对合成二进制逻辑的电路的制造寻址。

在提交二进制电路时，计算机工业利用了晶体管的基本操作状态。晶体管或通过晶体管传送电压和电流，或防止这样的传送，以两种基本状态操作。然而，通过提交二进制逻辑，计算机工业对计算机速度和实用性强加不必要的限制。

二进制逻辑限制了计算机速度，因为它是最小密集和最精致方式，其中信息能数字地表示。不象普通使用的十进制数字系统，它能以任何十进制位表示十个数中的任何一个，二进制数字系统仅能以二进制位表示两个数中的任何一个。例如，数一百在十进制数字系统中仅要求三个数字，即“100”。然而，在二进制数字系统中，数一百表示为“1100100”(2⁶+2⁵+2²=64+32+4)。在二进制中，数字“100”表示数四。在十进制中取三个数字位则在二进制中取七位，数字位增加超过100％。

虽然基于数十的数字系统便于现代使用，但是其他数字系统在过去得到使用。数六十构成用于古代闪族人和巴比伦的数字系统的基础。数二十构成玛雅人数字系统的基础。可能构成为人所用的数字系统的方便基础不一定构成为计算机所用的方便基础。机械和结构约束规定什么数字系统最方便。不幸的是，应用基于二进制的逻辑电路，现代计算机不能适应结合和使用什么数字系统可能最为有利。

因此，二进制逻辑要求更多的物理空间，并且必须以小于最优的速度操作。提供例如以基于数三、四或五等的最优数字系统操作的计算机逻辑电路，将是非常有利的，以便逻辑操作能更为快速和有效地进行。这样的最优数字系统可能取决于计算机(或有关电路)所置于的使用。

以前，有很少电路能够直接合成基于二之外的数字系统的信息表示逻辑系统。可能有的电路主要是三进制(基于数三(3))，并且被动地加负载，禁止了它们用于计算机的最终实用性。而且，这些电路中的大多数仅仅是晶体管，它们使用两个或多个二进制输入，以仅产生n值输出中的一个数字，反之亦然(n是任何选择数)。这样的晶体管没有使用在大于二的数字系统中表示信息所固有的能力。此外，这样的晶体管不能以对称和有效方式使用，以便构成一种计算机，这种计算机实现一种基于数字的逻辑系统，这种逻辑系统不是基于数二的逻辑系统。

虽然转换电路是功能性的，但是它在成本和尺寸两方面受到极端限制。而且，对禁止二进制和/或n值状态的探测和消除进一步增加了这样的成本和尺寸。

最近，Intel公司宣布了闪存器的可用性，使存储介质使用两个以上状态，表明在市场上多值逻辑电路的商业生存能力。

本SUS-LOG的发明人先前曾取得一种三稳多谐振荡器的专利权，这种三稳多谐振荡器用于产生三个信号电平，这三个信号电平用于三进制数据系统。这个专利是1991年2月5日发布给Olson的U.S.PatentNo.4,990,796，这里通过本参考引入。该三稳多谐振荡器仅使用增强型绝缘栅场效应晶体管(IGFET)和电阻元件，以完成其信号目标。无耗尽型IGFET使用。这样的耗尽型IGFET在开放市场下明显地一般难以得到，并且一般对大多数电路设计来说不存在。

以下文件反映了本技术：U.S.Patent Inventor Issue Date Title

No.5,572,629 Choi 05Nov96 High Performance Fuzzy Logic Processing

Method5,563,530 Frazier et al. 08 Oct 96 Multi-Function Resonant Tunneling Logic

Gate and Method of Performing Binary and

Multi-valued Logic5,559,734 Saito 24 Sep 96 Multiple Voltage Memory5,548,549 Ong 20 Aug 96 Method and Device for Improved

Programming Threshold Voltage

Distribution in Electrically Programmable

Read Only Memory Array5,519,393 Brandestini 21 May 96 Absolute Digital Position Encoder With

Multiple Sensors Per Track5,512,764 Seabaugh et al. 30 Apr 96 Coupled-Quanrum-Well Field-Effect

Resonant Tunneling Transistor for Multi-

Value Logic/Memory Application5,469,163 Taddiken 21 Nov 95 Multiple Resonant Tunneling Circuits for

Positive Digit Range-4 Base-2 to Bianry

Conversion5,463,341 Karasawa 31 Oct 95 Electronic Multiple-Valued Register5,398,327 Yoshida 14 Mar 95 Central Processing Unit Including Two-

Valued/N-Valued Conversion Unit5,128,894 Lin 07 Jul 92 Multi-Value Memory Cell Using Resonant

Tunneling Diodes4,737,663 Varadarajan 12 Apr 88 Current Source Arrangement for Three-

Level Emitter-Coupled Logic and Four-

Level Current Mode Logic4,716,471 Yokomizo 29 Dec 87 Data Decoding Apparatus4,704,544 Horwitz 03 Nov 87 Complementary Current Mirror Logic4,109,101 Mitani 22 Aug 78 Correlative Converter Between a 2n-ary

Code Sequence and a 2n+1-phase Carrier

Pulse Sequence4,107,549 Moufah 15 Aug 78 Ternary Logic Circuits With CMOS

Integrated Circuits3,663,837 Epstein et al. 16 May 72 Tri-Stable State Circuitry for Digital

Computers

还有会议资料：the Twenty-Sixth International Symposium onMultiple-Valued Logic,May 29-31,1996,Santiago de Compostela,Spain

本发明提出一种电路设计，它能以任何数字系统表示信息。另外，借助于本发明，在这样的数字系统中能对两个或多个输入执行逻辑功能(包括布尔逻辑功能)。公开一种自支持和相容电路体系结构，利用这种电路结构，可以通过当前可得到的技术实现多值逻辑。无其他电路设计被认为达到了这样的实用深度。

命名为SUS-LOG(代表SU.pplementary Symmetrical LQgicCircuit结构)，这种电路设计使用当前可得到的电路元件，以对任何位的数字(n)构成基于任何数(基r)的逻辑电路。因此，能形成基于任何数字系统的逻辑电路，并且这些逻辑电路可以取任何输入数。这样的多值逻辑电路能形成数字计算机的基础，这种数字计算机对特定应用能以最有利数字系统操作。

对于一般信息处理目的的优选数字系统当前被看作是三进制(基于数三)，因为它看来在通过使用较高数字系统带来速度增加，与在较高数字系统的逻辑电路中使用较多晶体管相关的负载之间取得平衡。虽然三进制或基3逻辑系统被认为是数字计算机的最优逻辑系统，但是这样的最优被看作还包括一种理想计算机，这种理想计算机应用具有基于超越数e(2.7182818…)，即自然对数的根的逻辑系统。由于当前计算机必须以离散数字操作，所以三进制逻辑系统以离散形式接近这个最优基。

与二进制电路不同，其中仅使用两个不同的电压，本发明能使用任何数的电压。使P沟道和N沟道耗尽型晶体管，以及P沟道和N沟道增强型晶体管结合，以控制信号通过本发明的电路的流动/传播。特别选择晶体管的栅阈值(V_GSon,V_GSoff和/或_VGS(TH)，以便具有这样栅阈值电压的晶体管仅响应适当的输入电压接通和断开。由于不同的晶体管将具有不同的栅阈值，而且由于某些阈值电压可能使有些晶体管接通，同时使其他晶体管断开，所以能在制造期间以先前在二进制或其他进制难以得到的方式，特别地操纵电路之内的信号控制。二进制逻辑使用仅有一个或两个阈值电压的晶体管，阈值电压仅用作接通晶体管。

在SUS-LOG中，晶体管特性经常要求附加电路，以保证适当合成，特别是特定逻辑功能的适当信号响应和合成。这样的附加电路可以包括附加“级”，以防止在某些情况下晶体管的反向偏置。

大体上，FET的源电极和漏电极由置于它们之上的电压的大小确定。对于N沟道FET，更负的电极限定为源极。对于P沟道FET，源电极更正。由于几个FET使它们的“漏极”与一个输出端连接，所以当一个分支的输出电压用作改变另一个分支中的FET的“源极”时，会出现“反向偏置”。电路的附加级防止“反向偏置”中断整个电路响应，并且保持适当的输出值。

如果实现晶体管或类似电路元件，它们不对这样的反向偏置响应，则这样的附加电路不必要，并且带来更简单的设计，这里公开这种设计。

在其最精致形式中，可能对输入信号的各个组合，设置SUS-LOG电路中的一个电路分支。然而，能使提供相同输出信号的分支组合，以减少要求的离散电路元件数。

以下更详细地叙述本发明的SUS-LOG结构，表示选择晶体管和它们的阈值电压的方式。

图1是具有-V的V_GSon/V_GS(TH)的P沟道增强型晶体管的示意表示。

图2是具有+V的V_GSon/V_GS(TH)的N沟道增强型晶体管的示意表示。

图3是具有+V的V_GSoff/V_GS(TH)的P沟道耗尽型晶体管的示意表示。

图4是具有-V的V_GSoff/V_GS(TH)的N沟道耗尽型晶体管的示意表示。

图5是具有近零阈值的FET的示意表示。

图6是设计成防止由于静电放电(ESD)而引起元件损坏的电路的示意表示。

图7a表示与图7b和图7f关联使用的图例。

图7b表示N沟道耗尽型FET的电导，其具有相对V_s的V_GS(TH)。

图7c表示P沟道耗尽型FET的电导，其具有相对V_s的V_GS(TH)。

图7d表示N沟道增强型FET的电导，其具有相对V_s的V_GS(TH)。

图7e表示P沟道增强型FET的电导，其具有相对V_s的V_GS(TH)。

图7f是图7b和图7f的复合图。

图8是三进制CGOR电路的示意表示。

图9是三进制CGAND电路的示意表示。

图10是三进制CEQ电路的示意表示。

图11至图30表示结合本发明的电路的卡诺图。图11至图16表示具有指示器，以标示导致反向偏置的非逆向序列的卡诺图。

图31是二进制CMOS反相器的示意表示，它具有幻象表示的关联寄生电容。

图32是三进制SUS-LOG基-1补码器的示意表示，它具有幻象表示的关联寄生电容。

图33是具有试验点TP的二进制电路试验对的示意表示；

图34是具有试验点TP的三进制电路试验对的示意表示；

图35分别表示图13和图14的二进制反相器与三进制基-1补码器之间的定时比较的曲线图。

图36表示基大于二的一位功能的基本图符。

图37表示功能F210₃的图符。

图38是具有F001₃的位置描述符的一位三进制功能的示意表示。

图39是图38所示F001₃OPF的传输特性的曲线图。

图40是图38所示F001₃OPF的输入-输出波形的曲线图。

图41是具有F002₃位置描述符的一位三进制功能的示意表示。

图42是图41所示F002₃OPF的传输特性的曲线图。

图43是图41所示F002₃OPF的输入-输出波形的曲线图。

图44是具有F010₃的位置描述符的一位三进制功能的示意表示。

图45是图44所示F010₃OPF的传输特性的曲线图。

图46是图44所示F010₃OPF的输入-输出波形的曲线图。

图47是具有F011₃的位置描述符的一位三进制功能的示意表示。

图48是图47所示F011₃OPF的传输特性的曲线图。

图49是图47所示F011₃OPF的输入-输出波形的曲线图。

图50是具有F012₃的位置描述符，另外称为三进制缓冲器的一位三进制功能的示意表示。

图51是图50所示F012₃OPF的传输特性的曲线图。

图52是图50所示F012₃OPF的输入-输出波形的曲线图。

图53是具有F020₃的位置描述符的一位三进制功能的示意表示。

图54是图53所示F020₃OPF的传输特性的曲线图。

图55是图53所示F020₃OPF的输入-输出波形的曲线图。

图56是具有F021₃的位置描述符的一位三进制功能的示意表示。

图57是图56所示F021₃OPF的传输特性的曲线图。

图58是图56所示F021₃OPF的输入-输出波形的曲线图。

图59是具有F022₃的位置描述符的一位三进制功能的示意表示。

图60是图59所示F022₃OPF的传输特性的曲线图。

图61是图59所示F022₃OPF的输入-输出波形的曲线图。

图62是具有F100₃位置描述符的一位三进制功能的示意表示。

图63是图62所示F100₃OPF的传输特性的曲线图。

图64是图62所示F100₃OPF的输入-输出波形的曲线图。

图65是具有F101₃的位置描述符的一位三进制功能的示意表示。

图66是图65所示F101₃OPF的传输特性的曲线图。

图67是图65所示F101₃OPF的输入-输出波形的曲线图。

图68是具有F102₃的位置描述符的一位三进制功能的示意表示。

图69是图68所示F102₃OPF的传输特性的曲线图。

图70是图68所示F102₃OPF的输入-输出波形的曲线图。

图71是具有F110₃的位置描述符的一位三进制功能的示意表示。

图72是图71所示F110₃OPF的传输特性的曲线图。

图73是图71所示F110₃OPF的输入-输出波形的曲线图。

图74是具有F112₃的位置描述符的一位三进制功能的示意表示。

图75是图74所示F112₃OPF的传输特性的曲线图。

图76是图74所示F112₃OPF的输入-输出波形的曲线图。

图77是具有F120₃的位置描述符，另外称为下一状态发生器的一位三进制功能的示意表示。

图78是图77所示F120₃OPF的传输特性的曲线图。

图79是图77所示F120₃OPF的输入-输出波形的曲线图。

图80是具有F121₃的位置描述符的一位三进制功能的示意表示。

图81是图80所示F121₃OPF的传输特性的曲线图。

图82是图80所示F121₃OPF的输入-输出波形的曲线图。

图83是具有F122₃的位置描述符的一位三进制功能的示意表示。

图84是图83所示F122₃OPF的传输特性的曲线图。

图85是图83所示F122₃OPF的输入-输出波形的曲线图。

图86是具有F200₃的位置描述符的一位三进制功能的示意表示。

图87是图86所示F200₃OPF的传输特性的曲线图。

图88是图86所示F200₃OPF的输入-输出波形的曲线图。

图89是具有F201₃的位置描述符，另外称为三进制前一状态发生器的一位三进制功能的示意表示。

图90是图89所示F201₃OPF的传输特性的曲线图。

图91是图89所示F201₃OPF的输入-输出波形的曲线图。

图92是具有F202₃的位置描述符的一位三进制功能的示意表示。

图93是图92所示F202₃OPF的传输特性的曲线图。

图94是图92所示F202₃OPF的输入-输出波形的曲线图。

图95是具有F210₃的位置描述符，另外称为三进制(基-1)补码器的一位三进制功能的示意表示。

图96是图95所示F210₃OPF的传输特性的曲线图。

图97是图95所示F210₃OPF的输入-输出波形的曲线图。

图98是具有F211₃的位置描述符的一位三进制功能的示意表示。

图99是图98所示F211₃OPF的传输特性的曲线图。

图100是图98所示F211₃OPF的输入-输出波形的曲线图。

图101是具有F212₃的位置描述符的一位三进制功能的示意表示。

图102是图101所示F212₃OPF的传输特性的曲线图。

图103是图101所示F212₃OPF的输入-输出波形的曲线图。

图104是具有F220₃的位置描述符的一位三进制功能的示意表示。

图105是图104所示F220₃OPF的传输特性的曲线图。

图106是图104所示F220₃OPF的输入-输出波形的曲线图。

图107是具有F221₃的位置描述符的一位三进制功能的示意表示。

图108是图107所示F221₃OPF的传输特性的曲线图。

图109是图107所示F221₃OPF的输入-输出波形的曲线图。

图110是五进制(基5)基-1补码器F43210₅的示意表示。

图111是十进制基-1补码器F9876543210₁₀的示意表示。

图112表示用于多位功能(MPF)的基本符号。

图113表示GAND门的符号，在为功能的基保留的位置处设置“r”。

图114表示GOR₃门的符号。

图115是CGOR₃电路的示意表示。

图116是图115的CGOR₃电路的符号。

图117是图115的CGOR₃电路的卡诺图。

图118是CGAND₃电路的示意表示。

图119是图118的CGAND₃电路的符号。

图120是图118的CGOR₃电路的卡诺图。

图121是CGOR₅电路的示意表示。

图122是图121的CGOR₅电路的符号。

图123是图121的CGOR₅电路的卡诺图。

图124是CGAND₅电路的示意表示。

图125是图124的CGAND₅电路的符号。

图126是图124的CGAND₅电路的卡诺图。

图127是二进制NAND门的示意表示。

图128是二进制AND门的示意表示。

图129是GOR₃电路的示意表示。

图130是图129的GOR₃电路的符号。

图131是图129的GOR₃电路的卡诺图。

图132是GAND₃电路的示意表示。

图133是图132的GAND₃电路的符号。

图134是图132的GAND₃电路的卡诺图。

图135至图161表示遭受反向偏置的SUS-LOG电路的附加级的开发。

图135至图144表示编号4,069的SUS-LOG电路的示意图和卡诺图。这些示意图中的实线表示对于适当电路/信号操作的“真”通路。虚线表示由于反向偏置引起的异常通路。

图145至图152表示遭受反向偏置的SUS-MOS中FET的替换电路。

图153至图161是图133至图144的SUS-MOS SIGMA电路的示意图和卡诺图，其中遭受异常通路的FET由图145至图152的适当电路替换。

图162是EQ₃电路的示意表示。

图163是图162的EQ₃电路的符号。

图164是图162的EQ₃电路的卡诺图。

图165表示λnn电路的编号方法的基本符号和说明。

图166是λ01电路的示意表示。

图167是图166的λ01电路的符号。

图168是图166的λ01电路的卡诺图。

图169是三进制功能15,309电路的示意表示。

图170是图169三进制功能15,309电路的符号。

图171是图169三进制功能15,309电路的卡诺图。

图172是三进制功能19,542电路的示意表示。

图173是图172三进制功能19,542电路的符号。

图174是图172三进制功能19,542电路的卡诺图。

图175是三进制功能141电路的示意表示。

图176是图175三进制功能141电路的符号。

图177是图175三进制功能141电路的卡诺图。

图178是三进制功能19,677电路的示意表示。

图179是图178三进制功能19,677电路的符号。

图180是图178三进制功能19,677电路的卡诺图。

图181是8取1选择器的三位二进制的示意表示。

图182是两位三进制地址解码器或9取1选择器的示意表示。

图183是二进制异门的示意表示。

图184是图183所示电路的卡诺图。

图185是XGOR₃电路的示意表示，它和一种与图183所示的二进制异门类似的组合体系结构组装一起。

图186是图185所示XGOR₃电路的符号。

图187是图185所示XGOR₃电路的卡诺图。

图188是三进制r+1状态缓冲器的示意表示。

图189是四状态三进制基-1补码器的示意表示。

图190是具有零输出启动电平的三进制r+1状态缓冲器的符号。

图191是使用三进制MPF#15,309和#19,677的四状态缓冲器的示意表示。

图192是四状态基-1补码器的示意表示。

图193是五进制六状态基-1补码器的示意表示。

图194是表示组合使用CGOR和CGAND的输入扩展的三进制EQ的示意表示。

图195是基转换只读存储器(RCROM)的方块图。

图196是四比特二进制地址解码器的示意表示。

图197是用于图194的地址解码器的行微分驱动器/电平改变器的示意表示。

图198是用于图194的地址解码器的列驱动器/电平改变器的示意表示。

图199、图200、图201和图202是形成二进制-三进制存储器阵列所要求的FET的示意表示。紧接各FET的栅极是其要求的阈值电压。

图203是用于存储器阵列中的FET的符号的示意表示。

图204是由具有4×4×3组织的48个FET组成的存储器阵列的示意表示。

图205是三三重三进制地址解码器的示意表示。

图206是用于图203的地址解码器的行微分驱动器/电平改变器的示意表示。

图207是用于图203的地址解码器的列驱动器/电平改变器的示意表示。

图208和图209是形成三进制-二进制存储器阵列所要求的FET的示意表示。

图210是用于存储器阵列中的FET的符号。

图211是具有9×3×5组织的135个FET组成的存储器阵列的示意表示。

图212是一个2对4门的示意表示。

图213是图210所示2对4门的符号。

图214是图210所示2对4门的卡诺图。

图215是4对2门的示意表示。

图216是图213所示4对2门的符号。

图217是图213所示4对2门的卡诺图。

图218是用交叉耦合的r值一位功能实现的简单锁存器的示意表示。

图219是具有双向数据输入/输出端的全同组锁存器的示意表示。

图220是具有多输出的简单锁存器的示意表示。

图221是图218的补码或转换锁存器的基本符号。

图222是具有图220的多输出的简单锁存器的符号。

图223是图219的全同组锁存器的符号。

图224是用于表示具有专用选通电路的简单锁存器的符号。

图225是可以和三进制锁存器一起使用的选通电路的示意表示。

图226是使用简单锁存器的主从锁存器的示意表示。

图227是图226的主从锁存器的符号。

图228是具有多输出的主从锁存器的示意表示，它对Strobe₀输入的逻辑1到逻辑0边沿操作。

图229是图228的主从锁存器的符号。

图230是可复位简单锁存器的示意表示。

图231是具有异步清除能力的主从锁存器的示意表示。

图232是图231的主从锁存器的符号。

图233是图230的简单锁存器的符号。

图234是使用三进制OPF的数字线性化电路的示意表示。

图235是图234的数字线性化电路的变换器或传感元件的输出曲线。

图236是用于图234的三进制OPF的示意图，它具有和传感器的放大输出曲线匹配的改变阈值电压。

图237是图234的数字线性化电路的简单示意图，它扩展到三进制的几个位，加上一个OPF，以用作一个缓冲器，以保证不发生亚稳性，并且产生非补码值。

图238是连同其卡诺图的五进制GOR₅电路示意图，它通过SUS-LOG的SUS-MOS实施例实现。

图239a、图239b是图238的GOR₅电路示意图，具有防止反偏置的附加级。

图240是图121的补码CGOR₅电路的示意图和卡诺图，以提供如图238和图239a、图239b那些那样的GOR₅电路。

图241是连同其卡诺图的五进制GAND₅电路示意图，它通过SUS-LOC的SUS-MOS实施例实现。

图242a、图242b是图241的GAND₅电路示意图，具有防止反偏置的附加级。

图243是图124的补码CGAND₅电路的示意图和卡诺图，以提供如图241和图242a、图242b那些那样的GAND₅电路。

图244是图121的CGOR₅电路示意图，具有关于绝对阈值电压的方括号，该绝对阈值电压是从源电压加相对栅阈值电压计算得到。在图244中还表示了CGOR₅符号和卡诺图。

图245是五进制CEQ₅电路的卡诺图分组的完全集(以粗周围线表示)。

图246a、图246b是和图245的卡诺图分组对应的复合电路分支示意图。

图247是CEQ₅电路的选择卡诺图分组方案。

图248a、图248b是和图247的卡诺图分组对应的复合电路分支示意图。

图249是CEQ₅电路的第二选择卡诺图分组。

图250是补码三进制∑或CSIGMA₃电路的示意图、卡诺图和符号。

图251是三进制∑或SIGMA₃电路的一个选择实施例的示意图、卡诺图和符号。

图252是CMORAGA电路的四进制实施例的示意图和卡诺图，它以德国多特蒙德大学的Dr.Claudio Moraga命名。

这里叙述一种多值逻辑电路结构及获得这种结构的方法。这里公开的补充对称逻辑电路结构(SUS-LOC)主要打算用于设计和制造基(r)大于2的全有源逻辑电路。SUS-LOC结构能用于实现n位的任何r值逻辑功能，以及顺序和时钟顺序逻辑所要求的元件，其中基r是大于1的整数，而n是大于0的整数。

由U.S.Patent and Trademark Office Document DisclosureProgram作出的现有技术公开，这里通过对其参考明确地引入。1998年5月29日提交的U.S.Patent Application Serial Number09/086,869，这里通过对其参考引入，对所述专利申请或任何与其有关的申请的机密性不作放弃。这里提出的符号和术语随多值逻辑和SUS-LOC结构的进一步发展而可能经受改变。

过去50年开发的先前逻辑结构几乎专门地贡献于二进制逻辑的合成，它们包括：晶体管-晶体管逻辑(TTL)；P沟道和N沟道金属氧化物半导体(PMOS&NMOS)；和补码对称金属氧化物半导体(最初为COS-MOS，当前为CMOS)。

以前为什么没有开发除二进制以外的能够支持逻辑功能合成的逻辑结构，其大部分原因至多也不过是投机性的，但是可能包括：预先被二进制逻辑占有；设想实现较高基将会太复杂或昂贵；以及二进制先前取得成功。

有两个不是投机性的原因。第一是以前不可得到产生和探测中间逻辑电平的成本有效方法。第二，在能实现一个能够合成逻辑功能的电路(特别是全有源电路)之前，用于设计和制造电路的结构的规则和限定必须满足三个要求。这三个要求是：

1)必须有r个电源可用，各电源仅表示r个不同逻辑电平中的一个；

2)从一个电源到每一输出逻辑电平的电路的输出端，必须有一个可控通路或分支；以及

3)从一个电源到每一输入逻辑电平、邻近输入逻辑电平组或唯一组合的输入逻辑电平的输出端，仅有一个可控通路或分支传导。

通过“补充”，SUS-LOC结构的设计规则和限定满足所有这三个要求。这样允许仅使用二进制开关(例如晶体管)，设计和经济地制造能够合成n位的任何r值逻辑功能电路的全有源电路。

基于SUS-LOC电路的特征输出特性由所用开关的规范确定。基于SUS-LOC电路的制造能用大约1970年的技术、材料和设备完成。然而，电路技术的最近发展能和本发明一起有利地得到应用。而且，本发明中三进制逻辑的优势不是SUS-LOC结构的限制，而是对一般用途计算机优化的结果，而且遵循以较简单元件对尖端和复杂系统提供稳定性的一般原则。

在“一位功能”(下文)的最简单情况下，“补充”是用于实现稳定中间逻辑/电压电平的技术。例如，对于三进制补码器F210，一个开关用于两个终端逻辑电平的各个。两个开关连接为串联传导，并且共享一个共控制信号，各中间逻辑电平的终端“补充”每一输入项的终端、超过二的每一输出逻辑电平。中间逻辑电平的两个开关限定了上和下输入信号，这两个信号产生中间逻辑电平的输出响应。

增加逻辑合成电路的基所获得的几个优点包括但不限于：减小静态和动态功率要求，增加数据密度，以及增加计算能力。

为本公开的SUS-LOC结构选择的开关是绝缘栅场效应晶体管(IGFET,FET)，这是由于它们的低成本、高可靠性和易于制造的原因而引起。然而，任何类似特性的开关可以是适当的替换，例如但不限于绝缘栅双极晶体管或模拟光器件。

制造和选择各FET的沟道类型、型号和阈值电压(V_GS(TH))，以便当一个分支接通时，所有其他分支断开。也就是，当所有其他分支中的至少一个开关断开的时候，一个分支中的所有开关都接通。对于一位功能(OPF)，当任一终端分支接通时，另一终端分支和各中间分支的至少一个FET断开。另外，当一个中间分支接通时，两个终端分支和所有其他中间分支中的至少一个FET断开。因此，对于任何唯一输入，仅传送一个唯一输出。这种情况对于任何输入数都为真。

基本电路元件：IGFET

在本发明中，SUS-LOC电路用绝缘栅场效应晶体管(IGFET,FET)构成。IGFET在本领域内已知，它具有源极S、栅极G和漏极D。非常一般地，根据施加在IGFET上的栅输入控制电压，IGFET不仅允许而且防止源电压到漏极的传送。源电压到漏极的传送或不传送取决于源电压与栅极或输入电压之间的相对电压。取决于具体IGFET及其选择的操作特性，栅输入控制电压可能高于或低于源电压。

具有这些操作特性，IGFET高度适用于SUS-LOC。可选择地，其他装置可能作为IGFET的替换，利用这些装置，控制电压(或输入)既能允许又能防止不仅比控制电压低而且比控制电压高的源电压的传送。应用光学技术的进展，IGFET的光学模拟可能变得可用，并且起IGFET的替换作用。光学模拟或量子器件，例如“超通”晶体管，能解决SUS-LOC中IGFET所遭受的反向偏置问题。“超通”晶体管由X.Deng,T.Hanyu和M.Kameyama在他们的文章“Quantum DeviceModel Based Super Pass Gate for Multiple-Valued Digital”中公开，该文章在“25th International Symposium on Multiple-ValuedLogic(ISMVL),1995”提交。

图1和图2分别表示P沟道和N沟道类型的增强型FET。图3和图4分别表示P沟道和N沟道类型的耗尽型FET。图5表示近零阈值FET。对于不是近零阈值FET的各FET，紧接各FET的栅极是一个“+V”或“-V”，用于指示相对FET的源电压的阈值电压V_GS(TH)的极性和大小。在本专利中，V_GS(TH)还称为V_GSon和V_GSoff，以分别指示增强型和耗尽型FET的开关作用。

对于增强型晶体管(图1和图2)，当栅输入电压相对源电压横过栅阈值电压(V_GSoff)时，晶体管接通。对于耗尽型晶体管(图3和图4)，当栅输入电压相对源电压横过栅阈值电压(V_GSoff)时，晶体管断开。图7a至图7f用图形式表示这些响应特性。

理解IGFET操作的一种方法是考虑栅输入电压最初和源电压处在相同电平的情况。栅阈值电压相对源电压将为±V，并且根据FET是怎样制成的而为恒定。一般地，当输入栅电压等于源电压时，增强型IGFET断开，而耗尽型IGFET接通。栅输入电压增加或减小，以接近绝对栅阈值电压(源电压加V_GS(TH)，或源电压减V_GS(TH))。在横过绝对栅阈值电压时，IGFET将根据其预选特性操作。对于增强型IGFET,IGFET接通，并且把源电压传导到漏极。对于耗尽型IGFET,IGFET断开，并且不把源电压传导到漏极。

图1表示具有-V的栅阈值电压V_GSon的P沟道增强型晶体管。项V_GSon指示相对栅阈值电压，在该电压下P沟道增强型晶体管接通。相对电压是栅输入电压和源电压。如果栅输入电压与源电压相差至少有-V的栅阈值电压V_GSon，P沟道增强型晶体管接通，并且源电压将传导到漏极。如果栅电压与源电压相差小于-V，P沟道增强型晶体管断开，并且在源极与漏极之间无传导发生。本发明使用P沟道增强型晶体管，以当栅输入电压比源电压小栅阈值电压时，把源电压传导到漏极。栅极与源电压之间的相对栅阈值电压(V_GSon)通过在制造期间改变晶体管的掺杂电平和其他特性(例如氧化物厚度)来控制。P沟道增强型IGFET的这些操作特性相应地和用于本发明的其他IGFET类似。

图2表示N沟道增强型晶体管，它具有+V的相对栅阈值电压V_GSon。如果栅输入电压与源电压相差至少+V,N沟道增强型晶体管接通，并且源电压将传导到漏极。否则，晶体管断开。本发明使用N沟道增强型晶体管，以当栅输入电压比源电压高相对栅阈值电压时，把源电压传到漏极。

图3表示P沟道耗尽型晶体管，它具有+V的相对栅阈值电压V_{GS off}。如果栅输入电压与源电压相差至少+V，P沟道耗尽型晶体管断开，并且将在源极与漏极之间无传导发生。否则，晶体管接通，并且将把其源极的电压传到其漏极。本发明使用P沟道耗尽型晶体管，以当栅输入电压比源电压高相对栅阈值电压时，使源电压与漏极断开。

图4表示N沟道耗尽型晶体管，它具有-V的栅阈值电压V_GSoff。如果栅输入电压与源电压相差至少-V的栅阈值电压V_GSoff，N沟道耗尽型晶体管断开，并且将在源极与漏极之间无传导发生。如果栅电压与源电压相差小于-V,N沟道耗尽型晶体管接通，并且将在源极与漏极之间发生传导。本发明使用N沟道耗尽型晶体管，以当栅输入电压比源电压低栅阈值电压时，使源电压与漏极断开。

P沟道FET在限定SUS-LOC分支的上限中是有用的，而N沟道FET在限定SUS-LOC分支的下限中是有用的。通过可选择地限定传导带，使它们具有如P沟道和N沟道FET所限定的上限和下限，则能设计任何数字系统(基r)的逻辑电路功能，其具有任何输入数(n)。

由于电路符号一般地公开所包含的电路元件，所以伴随本专利的附图一般地用作其中所示的SUS-LOC电路的完整公开。另外，附图以一种结构系统公开本发明，利用这种结构系统，可以实现多值逻辑的多数电路和应用。

因为本公开的SUS-LOC结构使用FET，所以保护输入免遭静电放电(ESD)是希望的。图6表示保护输入免受ESD的一种方法。也可以使用其他方法。

SUS-LOC电路的最大和最小电源电压(输出电压)由电路的输出要求和使用的开关的规范确定。然而，对逻辑电平0和1，建议的最小电源电压分别是0.0伏和1.5伏。各附加逻辑电平于是可以是前一逻辑电平电压加逻辑电平1电压，以提供1.5伏的逻辑步进电压(LSV)。重要的是在数字应用中保持离散逻辑电平，1.5伏被看作容易实现。也可以使用其他LSV值以取得良好效果。

在SUS-LOC电路的示意图中所使用的电源指示符简单地是带有逻辑电平下标的字符“V”，逻辑电平由该电压表示(例如V₁表示逻辑电平1，V₃表示逻辑电平3等)。

由于FET的极高输入阻抗，并且由于各输出电源电压仅表示r个不同逻辑电平中的一个，所以SUS-LOC电路的逻辑电平实质上等于表示逻辑电平的电源电压。如下所述，对于r个不同逻辑电平的各个电平，电压范围或域是根据可预测关系建立的。

选择或制造P沟道FET的阈值电压V_GS(TH)，以便它是一个比FET将要传导的最高输入逻辑电平要高的逻辑电平的百分比。选择或制造N沟道的阈值电压V_GS(TH)，以便它是一个比FET将要传导的最低输入逻辑电平要低的逻辑电平的百分比。对各自建议的百分比应该在逻辑步进电压(LSV)的55％到75％的范围内，以便当电路从一个输出逻辑电平转换到另一个时，获得在分支上的叠加。这个百分比称为“叠加百分比”(OP)，并且应该对于用于数字应用中的所有开关相同。模拟应用可能要求V_GS(TH)和/或OP和/或LSV可变。

当如建议那样使用OP时，保持了电路对称性，因为逻辑电平开关点电压在两个相邻逻辑电平电压之间的中点。由于在开关期间对输出端连续应用电压，使输出传输特性得到提高。对各逻辑电平建立一个域，其边界由中间分支的上和下开关点电压，以及终端分支的开关点电压和V₀或V_r-1建立。

当开发一个逻辑功能或逻辑合成电路时(“逻辑功能”)，必须对各FET计算适当的或要求的阈值电压。为了计算一个特定FET的V_GS(TH)，根据FET的沟道类型，从以下两个公式中选择一个适当公式：

P沟道：V_GS(TH)=Vi-(VO-(OP×LSV))；以及

N沟道：V_GS(TH)=Vi-(VO+(OP×LSV))。

其中：

Vi是分支作出响应的输入逻辑电平电压极限(适当地为上限或下限)；

VO是输出逻辑电平电压；

LSV是逻辑步进电压；以及

OP是优选地在55％到75％范围内的选择叠加百分比。

由于逻辑电平域、开关和电源的容限、FET的高阻抗，以及叠加百分比所引起，SUS-LOC电路的噪声抗扰性从一个逻辑电平的约45％到几个逻辑电平。某些功能的输出随两个或多个逻辑电平的输入改变而改变一个逻辑电平，因此SUS-LOC中的噪声抗扰性能在几个逻辑电平范围内。

响应输入激励以使一个输出端与一个电源连接/断开的任何电路元件，被命名为一个分支，以更好地叙述和命名本发明中的特定元件。SUS-LOC结构包含两种主要分支类型，指定为“终端”和“中间”，和一种次要分支类型，指定为“复合”。

终端分支

所有一位逻辑功能要求最小两个终端分支。中间分支的存在和计算法由所被合成的基和特定逻辑功能确定。当逻辑功能要求两个或多个输入项时，复合分支由主要分支的组合形成。这样取两个或多个输入项的逻辑功能也称为多位功能(MPF)。各分支类型如下限定。

一个终端分支由一个FET组成，它把一个输出端与一个表示逻辑电平的电源连接，并且当输入循环通过逻辑电平序列0，…r-1时，它对一个或一组相邻逻辑电平作出响应。

用于形成终端分支的FET取决于对(I)响应的输入逻辑电平对分支的输出逻辑电平(O)。沟道类型(P或N)和型号即增强型或耗尽型(E或D)为：

对于I＞O，使用NE；

对于I＜O，使用PE。

换句话说，当响应输入(I)决不等于输出(O)时，使用增强型FET。此外，当I等于O时(I=O)，FET不接通或传导以便输出。这与增强型FET特性一致。当I＞O时，使用N型增强型FET。当I＜O时，使用P型增强型FET。具有这样终端的OPF的一例示于图89中F201。

当下列条件全部存在时，在终端分支中能使用耗尽型FET。

1．对于该FET输出逻辑电平为不0或r-1；

2．对于两个或多个相邻输入逻辑电平要求输出逻辑电平；

3．输出是包括0或r-1的输入逻辑电平序列的元素；

4．输入的大小将正或负地(+或-)超过输出逻辑电平；

5．输出逻辑电平的大小不被另一个输出逻辑电平超过；以及

6．另一终端分支FET是增强型FET。

当上述六个条件存在时，所使用的沟道类型如下：

当耗尽型FET响应输入逻辑电平0和1(或0和＞0，取决于基)而将传导，并且无其他输出逻辑电平大于由该耗尽型FET所传导的输出逻辑电平时，那么使用P沟道耗尽型FET。这种情况的例子是图71所示的F1103。

当耗尽型FET响应输入逻辑电平r-1和r-2(或r-1和＜r-1，取决于基)而将传导，并且无其他输出逻辑电平小于由该耗尽型FET所传导的输出逻辑电平时，那么使用N沟道耗尽型FET。这种情况的例子是图98所示的F211₃。

应该注意，这里给定的规则试图提供坚固和可靠的指示和命名法，由此可以使本发明付诸使用和实践。

中间分支

一个中间分支由两个串联连接的FET组成，它们把一个输出端与一个电源连接，该电源表示由终端分支传导的逻辑电平之间的一个逻辑电平，并且当输入循环通过逻辑电平序列0，…r-1时，该中间分支对一个或一组相邻输入逻辑电平响应。

能使用三种可能的FET组合来形成一个中间分支。特定FET组合取决于对(I)响应的输入逻辑电平对分支的输出逻辑电平(O)。沟道类型P或N和型号即增强型或耗尽型(E或D)的组合为：

对于O＞I，使用PE&ND；

对于O∈I，使用PD&ND；以及

对于O＜I，使用PD&NE。

其中：PE表示P沟道增强型；

NE表示N沟道增强型；

PD表示P沟道耗尽型；以及

ND表示N沟道耗尽型FET。

例如，图110所示的五进制(基5)基-1补码器包含所有这三种组合。

这三种FET组合的各自限定了一个两个FET都传导的窗口或带隙。在传导带对于输出逻辑电平O之下的响应输入I发生的情况下，使用PE和ND。对于约O的传导带，使用PD和ND。对于O之上的传导带，使用PD和NE。

复合分支

一个复合分支是几个终端和/或中间分支的组合，根据它们所出现于其中的多位逻辑功能的要求，连接成串联、并联或串并联传导。这样的复合分支出现在多位功能中，而在一位功能中不存在。例如，图8的CGOR₃电路和图9的CGAND₃电路各有三个分支，而图10的CEQ₃电路有五个分支。

分支的传导和不传导输入逻辑电平与输出逻辑电平的关系确定形成该分支的FET的型号和沟道类型。

反向偏置

FET允许在源电极与漏电极之间的双向电流。对于P沟道FET，更正电极将起源极作用。对于N沟道FET，更负电极将起源极作用。由于源电极和漏电极由置于它们之上的电压的极性和/或大小确定，所以一位功能和多位功能两者都经常要求附加电路来防止“反向偏置”。对于一位功能，附加电路“级”用于实现适当的电路输出。对于多位功能，附加一位功能(OPF)可能用于一个或多个输入，以既在其接通状态期间又在断开状态期间，保证分支的适当输入逻辑电平对输出逻辑电平响应。

当输出逻辑电平以和输入逻辑电平的相对方向改变时，不要求附加级或OPF。例如，如果输出随输入增加而减小(例如对于补码器)，无需附加电路。然而，当输出逻辑电平相对输入逻辑电平以任一相同方向而不是相对方向，或随机地改变时，那么要求附加级或OPF。由于可能多于一个的分支或电路元件要求相同的附加级，所以这样级或OPF的输出和/或输入可能如需要那样前馈。

因为二进制逻辑的普通技术人员主要关心二进制反相器、NOR、NAND和XOR逻辑功能，所以模拟三进制逻辑功能特别令人感兴趣，并且以下叙述。然而，也可以完成其他r值功能的构造和实现，并且付诸良好使用。这些电路中的某些提供二进制中不可得到的优点和信号处理能力。一般地，SUS-LOC能适应任何组合中的任何基数(r₁,r₂,…r_n)。另外，具有两个或多个输入的多基电路也在本发明的范围之内。基本功能电路可以在一个具有一个或多个输入的电路中使用单基r。

r值SUS-LOC电路的开发是一个四步过程。这四步是：

STEP1：

限定电路的参数：

A．确定功能的基；

B．确定或选择逻辑电平电压和逻辑步进电压(LSV)；以及

C．确定或选择叠加百分比(OP)。

STEP2：

开发所开发的功能的卡诺图。对二值逻辑功能开发的普通技术人员，这是一个已知过程。唯一不同是取决于图解的特定逻辑功能，当功能的基大于2时，图解一般将包含大于1的值。

STEP3：

根据STEP2开发的卡诺图，列出输入项逻辑电平与输出逻辑电平的逻辑关系。该步对二进制逻辑开发的普通技术人员已知。然而，当基大于2时，单输入获得多位二进制功能的关系特性，这样的关系特性包括：等于、大于、等于或大于、这些功能的互逆，以及其排列。

因为比简单相等更复杂的关系操作在SUS-LOC逻辑合成的最原始电平是可能的，所以在STEP3的实现期间，只要可能就应该使用这样的关系操作符，以保证最大电路效率。

STEP4：

根据步1、2和3获得的信息，设计电路。

以下叙述这些步的实现的一例。

下列参数(选择为保持阈值和逻辑电平电压数学简单)用于开发这里表示和叙述的三进制电路：

V₂=5.0伏

V₁=2.5伏

V₀=0.0伏

OP=71％

可以如下开发二进制基-1补码器或反相器。因为以上在参数限定中限定了参数(步1)，所以开发从步2继续进行，它包含表A所示的卡诺图。

表A

步3进行开发并列出输入项/输入与输出逻辑电平/输出的逻辑关系。步3的实现获得下列表B所列的关系：

表B

I	O
I	O	=0	=2
=1	=1	=0	=2
=1	=1	=2	=0

对关系的检查指明，对各输入逻辑电平输出发生变化。这意味有三个分支，两个终端分支和一个中间分支。

步4继续进行逻辑功能的开发。首先为传送输出逻辑电平0的分支，并且建立传送输出逻辑电平r-1(在本情况下r-1=2)的分支，步4如下进行。

对输出(O)逻辑0，具有逻辑2的输入(I)，输出逻辑电平比终端分支对其响应的最低输入逻辑电平低。这样指出应该使用N沟道增强型FET。使用阈值电压确定部分的N沟道器件的公式(上文)，并且使用2.5伏的逻辑步进电压和70％的叠加电压，得到V_GS(TH)：

Vi Vo OP LSV V_GS(TH)

5伏-(0伏+(0.7×2.5伏))=+3.75伏

这种FET在图95中表示为Q4。

其次开发中间分支。在本情况下仅有一个，并且它必须响应逻辑1输入，提供逻辑1输出。这样指出要求一个P沟道耗尽型FET和一个N沟道耗尽型FET(对于O∈I，使用PD&ND)。对P沟道和N沟道器件，使用阈值公式，得到下列V_GS(TH)电压：

P沟道耗尽型：

Vi Vo OP LSV V_GS(TH)

2.5伏-(2.5伏-(0.7×2.5伏))=+1.75伏

N沟道耗尽型：

Vi Vo OP LSV V_GS(TH)

2.5伏-(2.5伏+(0.7×2.5伏))=-1.75伏

这两个FET在图95中表示为Q2和Q3(它们的位置在如本功能的一位功能中可以互换)。

为了对逻辑电平0的输入提供逻辑2的输出，输出逻辑电平比终端分支对其响应的最高输入逻辑电平大，指示使用P沟道增强型FET。对P沟道器件使用公式，得到V_GS(TH)：

Vi Vo OP LSV V_GS(TH)

0伏-(5伏+(0.7×2.5伏))=-3.75伏

这种FET在图95中表示为Q1。

用于开发三进制基-1补码器的分支的方法，对于开发任何位数的任何r值逻辑功能的所有分支来说有效。该方法可扩展为适应附加中间分支。

SUS-LOC为多位功能的开发提供准备，这些多位功能允许对使用基于相同基r的逻辑电平信号的几个输入，进行比较和其他逻辑操作。实际分支设计(步4)与以上三进制基-1补码器开发所述类似。为了提供本发明的例子，对三个三进制多位功能叙述步2、步3及步4的结果：补码广义OR(CGOR₃)、补码广义AND(CGAND₃)和补码相等发生器(CEO₃)。这三个三进制功能认为分别与二进制“NOR”、“NAND”和“异”(“XOR”)门类似。

三进制补码广义OR₃或CGOR₃门与二进制“NOR”门类似。CGOR₃门的输出逻辑电平是供给其输入的最高逻辑电平的基-1补码。这由表C所示的CGOR₃的卡诺图指示(“A”和“B”是输入)。

表C

其次列出输入项逻辑电平与输出逻辑电平的逻辑关系。表D仅使用相等的关系操作符，表示CGOR₃的关系。如表D所示，在结果电路中将有9个复合分支，并且将要求过量的晶体管(大于8个)来实现。在表D中，“C”是对于输入“A”和“B”的输出。

表D

A	B	C	A	B	C	A	B	C
A	B	C	A	B	C	A	B	C	0	0	2	0	1	1	0	2	0
1	0	1	1	1	1	1	2	0	0	0	2	0	1	1	0	2	0
1	0	1	1	1	1	1	2	0	2	0	0	2	1	0	2	2	0

虽然能设计功能九分支电路，但是应该使用更复杂的关系操作符(例如大于，或等于或大于)。图8所示CGOR₃电路用表E所示更复杂的关系操作符设计。

表E

A	B	C
A	B	C	=0	=0	=2
=1	＜2	=1	=0	=0	=2
=1	＜2	=1	=2	x	=0
＜2	=1	=1	=2	x	=0
＜2	=1	=1	x	=2	=0

x=不关心

如所示，有3个复合分支。这是由于两个“不关心”输入“x”是相同终端复合分支的一部分，以及=1和＜2两者输入组合成中间复合分支。照这样，仅要求8个晶体管。如图8幻象线所示，对CGOR₃扩展以适应更多输入，对每个输入仅要求4个晶体管。

三进制补码广义AND或CGAND₃电路与二进制“NAND”门类似，其卡诺图示于表F。

表F

图9表示根据表G所示关系操作符开发的CGAND₃电路，它也仅要求8个晶体管，并且扩展适应附加输入，对每个附加输入仅要求4个晶体管。对这样附加输入的适应由图9幻象线所示。

表G

A	B	C
A	B	C	=0	x	=2
x	=0	=2	=0	x	=2
x	=0	=2	=1	≥1	=1
≥1	=1	=1	=1	≥1	=1
≥1	=1	=1	=2	=2	=0

x=不关心

能根据SUS-LOC设计和构造三进制补码相等发生器或CEQ₃。CEQ₃确定两个输入A和B是否相等，并且对结果信号补码。然而，如图10所示，CEQ₃根据电路的输出要求，而不是通过首先产生随后补码的相等信号，传送其输出。

表H表示CEQ₃的卡诺图。该卡诺图指示CEQ₃的输出序列不是如补码器为真那样的“逆向序列”。这样的非逆向序列输出或随机输出指示CEQ₃电路要求附加OPF。表H的阴影面积指示“非逆向序列”或“随机”输出值。

表H

在表I列出的关系操作符中，也能看到对于附加OPF的CEQ₃的要求(同样如阴影面积所示)。

表I

x=不关心

除附加OPF外，响应A=1、B=1输入的分支还要求两个附加开关，这两个开关在任一输入为逻辑2，而另一输入为逻辑1时，由附加OPF的输出驱动，以防止异常通路(反向偏置)。对于A=2、B=1，Q5和Q6由B=1保持断开(或传导)。Q4由A=2断开。Q3是P型FET，并且源自最正电极。当CEQ₃电路对A=2、B=1传送V₂输出时，该V₂信号传到Q₃。当A=2不是比V₁或V₂中较大者(它是V₂)大的1.75伏时，Q3接通，并且把V₂传导到V₁。以下将更详细地叙述这样的异常通路。

对于A和B输入的附加OPF，在图10中分别表示为Q8和Q9及Q13和Q14。这些OPF是F1103。以下更详细地叙述这样的OPF的使用。Q11和Q12构成一个“看门人”，以防止V₂输出对FET Q3至Q6的反向传送。

补码相等发生器或CEQ₃的最接近二进制等效由两个“XOR”门和一个“NOR”门组成。因为要求两个二进制位来表示一个2值(对实现CEQ₃的9个可能输入状态是必须的)，所以要求两个二进制XOR门。两个“XOR”门探测个别二进制位的相等，并且“NOR”门的输入由“XOR”门的输出驱动。CMOS二进制等效要求24个晶体管，而图10所示CEQ₃仅要求18个晶体管。

扩展形成具有3个输入项的CEQ₃，要求12个附加晶体管，以总共构成30个晶体管。这样意味在一次操作中能确定3项的相等和大于零的相等的电平。三项CEQ₃没有在一次操作中能够确定三项相等的单一类似二进制功能。在这方面和其他方面，SUS-LOC对电子信息处理提供了重要扩展和较大效率。

制造CGOR₃、CGAND₃和CEQ₃所要求的晶体管数可能超过对应的二进制电路的晶体管数，因此，似乎过多。然而，这些三进制门各自具有九个可能的A和B输入的组合。能够有九个输入状态的类似二进制电路要求A和B输入项为多位值，并且这样的电路将要求更多的晶体管，更多的导线，更多的I/O针，而且比对应的三进制电路具有更多的寄生值。

二进制与三进制逻辑之间的不同要求、实现和合成计算能力(在它们的最原始电平)一般指示，三进制(或较高基)系统的较复杂逻辑将比等效二进制系统要求较少的晶体管。然而，这样的较高基系统一般得到较高的计算能力。

在用SUS-LOC直接替换二进制电路时提出某些警告。用r值门替换二进制门是诱人的，并且在有些情况下将形成功能电路(如果对适当启动电平给予某些注意)。然而，应用由较高基SUS-LOC电路可得到的逻辑功能数，一般优选更具体逻辑功能的设计和制造。用更具体功能来设计和制造电路将减小元件数、全部功率要求、寄生参数等，以使SUS-LOC的实现甚至更有利。

异常通路

如上所述，异常通路可以由于某些电路元件的使用而引起，一般导致短路。一般来说，这些问题是由于FET在源极或漏极取最正(对于P沟道)或最负(对于N沟道)电压作为它们的源电压这个事实而引起。控制FET所需的栅电压于是变得取决于哪个电压起源电压和栅阈值电压的作用。如果电路输出电压侵占了原始源电压，最初相对预期源极控制FET的栅电压可能不适当地保持该控制。

为了避免这样的问题，在SUS-LOC中使用附加电路级，以防止对易于改变它们的源电压的FET传送输出信号。

在该电路的卡诺图中以非逆向的输出序列，指示了对附加逻辑级的要求。也就是说，输出在顺序输入逻辑电平或顺序输入逻辑电平的组合的相对方向不顺序，或输入和输出都等于V₀或V_r-1。

当出现后种情况时，输入逻辑电平没有足够的大小，以横过FET的阈值电压，该FET将把适当的输出逻辑电平电压传导到输出端。也就是，0输入不超过把0传导到输出端的N沟道FET的阈值电压。解决办法是使用OPF，以把0输入增加或转化为较高值，以便能由OPF的输出电压横过阈值电压。同样地，当输入和输出两者都为V_r-1时，通过使用OPF，可以实现类似的适应。在这种情况下，OPF可以转化地减小V_r-1输入，以便能由OPF输出电压横过阈值电压。

对于OPF，常规、标准或逆向输出序列是这样的序列，当输入变成一个愈来愈大的值或逻辑电平之时，它变成一个愈来愈小的值或逻辑电平，反之亦然。输出序列可以响应几个逻辑电平的输入序列变化，仅改变一个逻辑电平，然而，当它改变时，输出序列是一个愈来愈小的值或逻辑电平。这种情况这里也称为逆向序列。不遵照这种序列的输出响应称为非逆向序列。例如，五进制OPF F33220是逆向序列，而五进制F33224不是。

由于OPF的基本操作特性，对于任何基的OPF，输出逻辑电平的最小数是二，因为一个输出逻辑电平构成一个连续功能(例如F111₃)。为了使OPF保持常规输出序列，输出逻辑电平的最大数等于功能的基。

对于一位功能，非常规、非标准或非逆向输出序列是这样的序列：

1．不按输入序列的相对方向变化；

2．在没有逆向输入序列下，使其变化的方向逆向；和/或

3．输出逻辑电平=输入逻辑电平=V₀或V_r-1。

当出现以上所列情况中的一个或多个时，非逆向输出序列在OPF的卡诺图中列出。图11至图16表示几个具有非逆向输出序列的三进制和五进制一位功能的例子。为什么输出序列是非逆向的理由由指针或箭头指示，参考以上所列情况。

对于MPF，常规输出序列在功能的卡诺图中看作输出位的对角组的序列，当输入的集体或总体大小按值或逻辑电平增加，从所有输入等于0增加到所有输入等于r-1，则输出位按值或逻辑电平减小，反之亦然。例如，两位功能具有一般为正方形的卡诺图。相关对角线从左上(最小)移动到右下(最大)，如图17所示。对于三进制两位MPF，如图17中点线所示，一般有五个大小，它们是：

A=0,B=0；

A=0,B=1到A=1,B=0；

A=0,B=2到A=2,B=0；

A=1,B=2到A=2,B=1；以及

A=2,B=2。

由于MPF的特性，对于任何基和任何输入项数的MPF，分组的最小数是二，因为一组将意味所有输出位相等，并且这样构成一个连续功能。这样连续功能的卡诺图对于任何输入值的组合具有相同的输出值。对于保持常规或逆向输出序列的MPF，分组的最大数等于功能的基。混合基的功能不同地接近。

对于MPF，非常规、非标准或非逆向输出序列是这样的序列：

1．不按输入序列的相对方向变化；

2．使变化的方向逆向，而没有逆向输入的总体大小；

3．组数小于二或大于MPF的基；和/或

4．输出逻辑电平=输入逻辑电平=V₀或V_r-1。

图18至图25表示常规或逆向输出序列MPF的三个MPF例子，以表示几个这样的可能组。这三组是：CGOR₃电路，CGAND₃电路，和LAMBDA 01₃电路。这些图中的组用粗线强调描画轮廓。这些分组的图形不是唯一可能的图形。

图26至图30表示具有非常规或非逆向输出序列的MPF。在这些图中，第三分组表示输出序列方向逆向，使得基3功能要求第四和第五组。这些分别是情况2和3。

SUS-LOC的简短分析

为了根据速度、功率消耗和数据密度理解SUS-LOC结构，将把SUS-LOC电路与其二进制对应电路比较。为速度和功率比较而选择的电路是二进制(CMOS)和三进制(SUS-LOC)逻辑系统的基-1补码器。图31和图32分别表示二进制CMOS反相器和三进制SUS-LOC基-1补码器，以及用幻象表示的关联寄生电容。

当首先观察三进制基-1补码器的示意图时，可能会作出两个不正确的假定：由于电路的增加电容，使三进制系统较慢，并且要求更多的能量来操作；以及三进制系统将要求更多的晶体管，从而当减小数据密度的时候，使寄生电容值增加。然而，以下表示这些假定是不正确的。事实上，相反情况为真。

当三进制基-1补码器要求两倍数的晶体管，并且具有约两倍的二进制“反相器”的电容的时候，一个完全系统由多于一个的单一位功能组成。

SUS-LOC电路的输入电容大于其二进制电容，但是小于两倍那样多。

假定以下参数：FET的基本栅电容是1.0单位，寄生电容是0.1单位，两个电路的V_r-1是5伏，以及转换要求一半循环。

各电路的总电容的计算简单地对FET电容加寄生电容求和。对于CMOS二进制反相器，总计是2.5单位，而对于SUS-LOC三进制基-1补码器，总计是4.9单位。

转换各电路r-1逻辑电平的输出所要求的能量认为是电路的E_sw。驱动具有容性负载的一半循环所要求的能量等于0.5倍电容，乘以电容两端电压变化的平方。能量用焦耳表示为E_sw=.5CV²焦耳。把各电路的值插入公式的结果示于表J。

表J

三进值SUS-LOC电路转换两个逻辑电平(30.625j)比CMOS电路仅转换一个逻辑电平(31.25j)使用较少的能量。因此，虽然三进制SUS-LOC具有接近两倍的电容，但是它要求较少的能量来操作。

FET电路的最快可能操作是把信号从一个主要的FET的栅极传递一个类似的次要FET的栅极所要求的时间。能完成这个传递的最小时间量是主要FET的转接时间。把信号传递到多于一个的次要FET要求每个次要FET一个转接时间。实际时间是RC时间常数，RC_g=L²/μ(V_GS-V(_TH))，并且要求所有参数已知，例如特征尺寸、导线材料等。然而，为了保持清晰，可以用转接时间L²/μV_DS来近似两个电路的延迟，它在形式上与RC时间常数类似。

为了比较，CMOS电路中FET的转接时间将是0.3nS，而对于SUS-LOC电路中的FET，由于V_DS为每逻辑电平2.5伏，将是0.6nS。

为了比较这两个电路，将对各电路使用两个。第一基-1补码器的输出将驱动第二基-1补码器的输入，并且这两个补码器的连接处是该比较的试验点，如图33和图34分别对CMOS和SUS-LOC所示。

两个电路的输入激励对从+5.0伏到0.0伏的转换为10nS。第一基-1补码器使第二基-1补码器的输入电压上升到开关点所要求的时间将认为是电路的速度。开始点(t₀)是当输入激励从5伏向0伏改变的时点。

CMOS的开关点是2.5伏。SUS-LOC电路的开关点是：当开关点在逻辑0与逻辑1之间时，为1.25伏，而当开关点在逻辑1与逻辑2之间时，为3.75伏。

在第一基-1补码器的输出能改变之前，输入电压必须横过开关点。要求的时间将是FET的转接时间加输入激励达到开关点所要求的时间。对于二进制电路，这样要求10nS转接时间的一半，或5nS，加两个0.3nS的转接时间，总共5.6nS。

对于从逻辑0到逻辑1步进，三进制电路要求10nS转接时间的四分之一，或2.5nS，加四个0.6nS转接时间，总共4.9nS，而为了达到第二开关点，则为7.5nS加2.4nS，或9.9nS。三进制电路用9.9nS从0步进到1步进2，而二进制电路用相同的10nS激励从0步进到1。

二进制反相器与三进制基-1补码器之间的定时比较的曲线图示于图35。

虽然个别SUS-LOG逻辑功能可能比其类似的CMOS功能慢，但是基大于2的基于SUS-LOC的系统总体上较快。例如，假定二进制系统在10MHz时钟速度下操作，平均周期为0.1μs，并且假定三进制系统在该二进制时钟速度的一个百分比下操作，试验执行若干次求和，以确定电路速度。两个系统要求3个时钟循环(一个机器循环)，以执行一次求和。检查两个系统对x个数求和所要求的时间，得到表K所示结果。

表K

三进制SUS-LOC系统要求较少的时间，以仅使用二进制时钟速度的60％，执行3的求和或更多“求和数”(阴影面积)。并且，当有3个或更多个数求和时，三进制SUS-LOC系统仅以50％的时钟速度，非常接近二进制系统的要求时间和吞吐量。

这种情况的原因是在完全进位的一次操作中，数字计算机能够求和的变量数等于计算机的基。使用以上所述的二进制和三进制系统，检查怎样对5个数A、B、C、D和E求和，得到：

二进制三进制

SUM A+B=W SUM A+B+C=Y

SUM C+W=X SUM D+E+Y=Z

SUM D+X=Y 2次操作

SUM E+Y=Z 2×3=6个时钟循环

4次操作 6×0.1667μS=1μS

4×3=12个时钟循环

12×0.1μS=1.2μS

当系统的逻辑功能使用大于二的基时，系统变得在单次操作中能够有更复杂的逻辑功能。在一次操作中中间复杂性(例如“A+B GANDC”)的逻辑功能的执行变得更容易完成。因为在一次操作中，更准确地说在一次机器循环中，能够执行复杂和/或多逻辑功能，所以基大于二的计算机较快。

虽然上述主要关注三进制逻辑系统，但是应该理解，所使用的技术和方法适用于任何基或基的组合的逻辑功能。根据SUS-LOC，可能有基不是三的逻辑功能和使用混合基的逻辑功能。并且，在一次操作中，或更准确地说在一基r门时间内，一位功能既能执行模拟到数字转换，又能执行线性化，并在以下更详细地叙述。

由SUS-LOC提供的对二进制计算机的增强，仅受到与二进制计算机关联使用的r值电路的开发的限制。提出属于加法器、乘法器和数据存储的三个重要增强。

对二进制计算机的一个非常有用的增强是两项“三进制加法器”。三进制加法器增加了二进制加法的速度，因为将没有要求的“进位”，因此没有进位传播延迟时间。从三进制到二进制的转换可以用一个“基转换器”执行，它在约4个基_A门时间内，把一个基_A值转换成一个基_B值。基转换器在以下更详细地叙述。

当加法器的基增加时，由于没有进位传播延迟时间，所以在一次操作中能求和的较低基的项数增加。例如，使用“四进制加法器”(基4)将允许在一次操作中对三个二进制或三进制项求和，仍然没有进位传播延迟时间。

对于SUS-LOC乘法器，能被“矩阵乘法器”乘的项数是大于乘法器的基，或r+1项数。因此，当系统的基增加时，在一次操作中能乘的矩阵数增加。当待乘的项与乘法器的基相同时，乘法器的效率将增加。

关于加法器，能用一个“基转换器”执行从基_A到基_B的转换，该“基转换器”在约4个基_A门时间内把一个基_A值转换为一个基_B值。

通过在和盘驱动器一起使用的器件电子板上增加逻辑的基，有利地提供数据存储。能增加盘驱动器的存储容量、数据密度和数据传送速度，而不改变任何硬件。增加的百分比取决于基增加。例如，三进制器件电子板将获得增加25％的存储容量、数据密度和数据传送速度。

实现具有增加基的盘驱动器的最简单方法，是使用通量改变(如果有的话)与确定数据单元边界(目前称为比特单元边界)的数据时钟的边沿(前沿或后沿)之间的相位差。

一位功能

如果要实现基r的所有逻辑功能，一位功能(OPF)是基r连接件的要求集。一个OPF是一个仅取一个输入的SUS-LOC电路。(因此，有该名字及“多位功能”的名字)。OPF于是根据OPF的特性，把输入信号转换成预定输出信号。OPF主要用于中间逻辑电平转换。OPF还有另外使用。

三进制逻辑系统(r=3)包含27个可能的OPF，它们包括对任何输入给出相同输出的连续功能。对于任何基和位数，连续功能的数总等于功能的基，在本情况下为3。因此，可使用24个三进制OPF。这里提出所有可用的三进制OPF，并且总体上用作SUS-LOC的例子。

可用三进制OPF的示意图、输入-输出波形，以及转移特性示于图38至图109。为了表示能实现任何基的OPF，在图110中表示了五进制(基5)基-1补码器，并且在图111中表示了十进制(基10)基-1补码器。五进制基-1补码器包括所有三个中间分支布置(如上所述)。

当对任何基的一位功能提供0…r-1的输入逻辑电平序列时，各一位功能产生唯一的输出序列。表L示出了所有27个三进制OPF的输出序列，指示了或为连续或具有逆向或随机输出序列的功能。

表L

输入序列	012	012	012
输入序列	012	012	012	三进制输出序列	000^*	100	200
001⁺	101⁺	201⁺			000^*	100	200
001⁺	101⁺	201⁺	002⁺		102⁺	202⁺
010⁺	110	210⁺	002⁺		102⁺	202⁺
010⁺	110	210⁺	011⁺		111^*	211
012⁺	112⁺	212	011⁺		111^*	211
012⁺	112⁺	212	020⁺		120⁺	220
021⁺	121⁺	221	020⁺		120⁺	220
021⁺	121⁺	221	022⁺		122⁺	222^*

^*连续功能 ⁺逆向或随机输出序列

对基r的仅一个OPF唯一的各输出序列用作“位置描述符”，以文本和图解地识别各一位功能。

当文本地提及一位功能时，其位置描述符这里以“Function”中的“F”开始。例如，具有210位置描述符的三进制功能写作“F210”，而具有01234位置描述符的五进制功能写作“F01234”。这是在整个本专利中使用的方法。

可能有识别的选择方法，并且可能在未来某一日期采用。一种这样的选择方法是从位置描述符中删去所有前导零，并且用功能的基给描述符加下标。例如，五进制F00125变成F125₅，十进制F0000000125变成F125₁₀。

另一种选择是选择各基的最有用或通用OPF。这些选择的功能于是能用指定编号或名字来分类。分类编号或名字于是将用于识别特定一位功能。

基大于二的一位功能的基本图符示于图36。功能的位置描述符置于符号的内部，以区别一个功能与另一个功能。例如，图37表示了F210₃。

制造大多数操作OPF要求使用两个串联的单级OPF。这起因于目前可得到的开关的操作方式，以及基大于二的OPF集包含更多的具有逆向或随机输出序列的功能的事实。关于这点的更多信息在以下连同多位功能和组合逻辑叙述。三进制单级OPF是F100,F110,F200,F210,F211,F220和F221。

表M示出了可用三进制OPF。那些为单级的OPF表示为“单一”。那些具有逆向输出的OPF表示为“F_A-F_B”列中的成对功能(除缓冲器外，有若干实现这些OPF的组合)，以及那些具有随机输出序列的OPF表示为“随机”。

表M

注意：对于产生逆向输出的OPF，选择制造对，它在电路或芯片级使当前使用的电源接近平衡，或在考虑整个电路下最容易制造。

一位功能主要用于中间逻辑电平转换。然而，OPF能用于形成几种类型的电路，包括：用于驱动继电器、LED和其他器件的接口电路，这些器件要求一个本质上为二进制的控制信号；用于开关、按钮和其他二进制输入器件的输入调节器；以及用于交叉耦合对的电路，以形成锁存器和寄存器(在以下锁存器和寄存器的叙述中讨论)。并且，OPF可以与一个或多个多位功能结合，以形成n位的任何逻辑功能，包括在组合逻辑的叙述中讨论的r+1态驱动器。具有CGOR和CGAND功能的单级OPF构成一个逻辑连接件的功能完全集，由此可以实现任何及所有其他逻辑功能。

并且，有可能使用一位功能，作为在一次操作(或更准确地说，一个基r门时间)中执行两个功能的模拟到数字转换线性化电路，而且在以下叙述。

为了更完全地叙述SUS-LOC，以下提出F210₃三进制一位功能(OPF)的广泛叙述。F210是一个单级OPF。

能如下分析作用在F210或基-1补码器电路上的逻辑0输入。现在参考图95和F210，或基-1补码器电路，对于逻辑0的电路输入V₀(0V),0伏输入传送到所有IGFET的栅极：顶部IGFET Q1、中间IGFET分支和底部IGFET Q4，中间IGFET分支具有其第一和第二中间分支IGFET Q2、Q3。

底部IGFET Q4是一个N沟道增强型IGFET，它具有一个3.25伏的绝对阈值(0伏源电压(V₀)加3.25伏栅电压(V_GS(TH))。由于底部IGFETQ4是一个N沟道增强型IGFET，所以仅对其绝对阈值之上的栅级电压，源电压才传送到漏极。对于底部IGFET Q4的栅极，逻辑0的电路输入V₀(0V)在其3.25伏的绝对阈值之下，并且底部IGFET Q4不把其源极的电压传到其漏极和电路输出。对于逻辑0的电路输入V₀(0V)，底部IGFET不传送电路输出。

中间IGFET分支有两个IGFET Q2、Q3，它们串联连接在逻辑1，V₁(2.5V)源电压与电路输出之间。中间分支IGFET Q2、Q3两者都与电路输入栅极连接。第一中间分支IGFET Q2的源极与逻辑1,V₁(2.5V)源电压连接。第一中间分支IGFET Q2的漏极与第二中间分支IGFET03的源极连接。第二中间分支IGFET Q3的漏极与电路输出连接。

第一中间分支IGFET Q2是一个P沟道耗尽型IGFET，它具有一个4.25伏的绝对阈值(2.50伏源电压(V₁)加1.75伏栅电压(V_GS(TH))。由于第一中间分支IGFET Q2是一个P沟道增强型IGFET，所以仅对其绝对阈值之下的栅电压，源电压才传送到漏极。对于第一中间分支IGFET Q2的栅极，逻辑0的电路输入V₀(0V)在其4.25伏的绝对阈值之下，并且第一中间分支IGFET Q2不把其源极的电压传到其漏极。对于逻辑0的电路输入V₀(0V)，第一中间分支IGFET Q2把逻辑1，V₁(2.5V)传到其漏极和第二中间分支IGFET Q3的源极。

第二中间分支IGFET Q3是一个N沟道耗尽型IGFET，它具有0.75伏的绝对阈值(2.50伏源电压(V₁)加(-1.75)伏栅电压(V_GS(TH)))。逻辑1，V₁(2.5V)源电压通过第一中间分支IGFET Q2的漏极，应用于第二中间分支IGFET Q3。由于第二中间分支IGFET Q3是一个N沟道耗尽型IGFET，所以仅对其绝对阈值之上的栅电压，源电压才传送到漏极。对于第二中间分支IGFET的栅极，逻辑0的电路输入V₀(0V)在其0.75伏的绝对阈值之下，并且第二中间分支IGFET Q3不把其源极的电压传到其漏极和电路输出。对于逻辑0的电路输入V₀(0V)，第二中间分支IGFET Q3不传送电路输出。对于逻辑0的电路输入V₀(0V)，中间IGFET分支不传送电路输出。

顶部IGFET Q1是一个P沟道增强型IGFET，它具有1.75伏的绝对阈值(5伏源电压(V₂)加(-3.25)伏栅电压(V_GS(TH)))。由于顶部IGFETQ1是一个P沟道增强型IGFET，所以仅对其绝对阈值之下的栅电压，源电压才传送到漏极。对于顶部IGFET Q1的栅极，逻辑0的电路输入V₀(0V)在其1.75伏的绝对阈值之下。顶部IGFET Q1不把其源极的电压(逻辑2,V₂,5V)传送到其漏极和电路输出。对于逻辑0的电路输出V₀(0V)，顶部IGFET Q1传送逻辑2的电路输出V₂(5V)。

由以上所述，可见对于逻辑0的电路输入V₀(0V),F210电路作出响应，传送逻辑2输出V₂(5V)。仅有顶部IGFET Q1把其源电压传送到电路的输出，以对逻辑0输入为电路提供其逻辑2输出。顶部IGFETQ1的栅输入电压在其绝对阈值之下，因此顶部IGFET Q1把其逻辑2源电压V₂(5V)传送到电路输出。

中间IGFET分支不把信号电压传送到电路输出。第一中间分支IGFET Q2不把其源电压逻辑1,V₁(2.5V)传送到其漏极，因为栅输入电压在其绝对阈值之下。第二中间分支IGFET Q3不从第一中间分支IGFET Q2的漏极传送其源电压逻辑1,V₁(2.5V)，因为第二中间分支IGFET Q3的栅输入电压在其绝对阈值之下。第二中间分支IGFET Q3防止逻辑1,V₁(2.5V)信号电压从第一中间分支IGFET的进一步传送。

底部IGFET Q4不把信号电压传送到电路输出。底部IGFET Q4不把其逻辑0源电压V₀(0V)传送到其漏极和电路输出，因为逻辑0的电路输入V₀(0V)在其3.25伏的绝对阈值之下。

对于逻辑0输入，F210电路传送逻辑2输出。

对F210或基-1补码器电路的逻辑1输入的效果如下。对于逻辑1的电路输入V₁(2.5V),2.50伏的输入传送到所有IGFET的栅极：顶部IGFET Q1、中间IGFET分支和底部IGFET Q4，中间IGFET分支具有其第一和第二中间分支IGFET Q2、Q3。

底部IGFET Q4是一个N沟道增强型IGFET，它具有3.25伏的绝对阈值(0伏源电压(V₀)加3.25伏栅电压(V_GS(TH)))。由于底部IGFETQ4是一个N沟道增强型IGFET，所以仅对其绝对阈值之上的栅电压，源电压才传送到漏极。对于底部IGFET Q4的栅极，逻辑1的电路输入V₁(2.5V)在其3.25伏的绝对阈值之下，并且底部IGFET Q4不把其源极的电压传送到其漏极和电路输出。对于逻辑1的电路输入V₁(2.5V)，底部IGFET Q4不传送电路输出。

中间IGFET分支有两个IGFET Q2、Q3，它们串联连接在逻辑1，V₁(2.5V)源电压与电路输出之间。中间分支IGFET Q2、Q3都与电路输入栅极连接。第一中间分支IGFET Q2的源极与逻辑1,V₁(2.5V)源电压连接。第一中间分支IGFET Q2的漏极与第二中间分支IGFET Q3的源极连接。第二中间分支IGFET Q3的漏极与电路输出连接。

第一中间分支IGFET Q2是一个P沟道耗尽型IGFET，它具有4.25伏的绝对电压(2.50伏源电压(V₁)加1.75伏栅电压(V_GS(TH)))。由于第一中间分支IGFET Q2是一个P沟道耗尽型IGFET，所以仅对其绝对阈值之下的栅电压，源电压才传送到漏极。对于第一中间分支IGFETQ2的漏极，逻辑1的电路输入V₁(2.5V)在其4.25伏的绝对阈值之下，并且第一中间分支IGFET不把其源极的电压传到其漏极。对于逻辑1的电路输入V₁(2.5V)，第一中间分支IGFET Q2把逻辑1,V₁(2.5V)传送到其漏极和第二中间分支IGFET Q3的源极。

第二中间分支IGFET Q3是一个N沟道耗尽型IGFET，它具有0.75伏的绝对电压(2.50伏源电压(V₁)加(-1.75)伏栅电压(V_GS(TH)))。逻辑1，V₁(2.5V)源电压通过第一中间分支IGFET Q2的漏极，应用于第二中间分支IGFET Q3。由于第二中间分支IGFET Q3是一个N沟道耗尽型IGFET，所以仅对其绝对阈值之上的栅电压，源电压才传送到漏极。对于第二中间分支IGFET Q3的栅极，逻辑1的电路输入V₁(2.5V)在其0.75伏的绝对阈值之下，并且第二中间分支IGFET Q3不把其源极的电压传到其漏极和电路输出。对于逻辑1的电路输入V₁(2.5V)，第二中间分支IGFET Q3不把逻辑1，V₁(2.5V)传送到其漏极和电路输出。对于逻辑1的电路输入V₁(2.5V)，中间IGFET分支传送逻辑1的电路输出V₁(2.5V)。

顶部IGFET Q1是一个P沟道增强型IGFET，它具有1.75伏的绝对阈值(5伏源电压(V₂)加(-3.25)伏栅电压(V_GS(TH))。由于顶部IGFETQ1是一个P沟道增强型IGFET，所以仅对其绝对阈值之下的栅电压，源电压才传送到漏极。对于顶部IGFET Q1的栅极，逻辑1的电路输入V₁(2.5V)在其1.75伏的绝对阈值之上。顶部IGFET Q1不把其源极的电压(逻辑2,V₂,5V)传送到漏极和电路输出。对于逻辑1的电路输出V₁(2.5V)，顶部IGFET Q1不传送逻辑电路输出。

由以上所述，可见对于逻辑1的电路输入V₁(2.5V),F210电路作出响应，传送逻辑1输出V₁(2.5V)。仅有中间IGFET分支把其源电压传送到电路的输出，以对逻辑1输入为电路提供其逻辑1输出。中间IGFET分支的栅输入电压在第一中间分支IGFET Q2的绝对阈值之下，并且在第二中间分支IGFET Q3的绝对阈值之上。由于两个中间分支IGFET Q2、Q3都把它们的源电压传送到它们的漏极，所以中间分支把其逻辑1的源电压V₁(2.5V)传送到电路输出。

底部IGFET Q4不把信号电压传送到电路输出。底部IGFET Q4不把其逻辑0的源电压V₀(0V)传送到其漏极和电路输出，因为逻辑1的电路输入V₁(2.5V)在其3.25伏的绝对阈值之下。

顶部IGFET Q1不把信号电压传送到电路输出。顶部IGFET Q1不把其逻辑2的源电压V₂(5V)传送到其漏极和电路输出，因为逻辑1的电路输入V₁(2.5V)在其1.75伏的绝对阈值之上。

对于逻辑1输入，F210电路传送逻辑1输出。

对F210基-1补码器电路的逻辑2输入如下。对于逻辑2的电路输入V₂(5V),5伏的输入传送到所有IGFET的栅极：顶部IGFET Q1、中间IGFET分支和底部IGFET Q4，中间IGFET分支具有其第一和第二中间分支IGFET Q2、Q3。

底部IGFET Q4是一个N沟道增强型IGFET，它具有3.25伏的绝对阈值(0伏源电压(V₀)加3.25伏栅电压(V_GS(TH)))。由于底部IGFETQ4是一个N沟道增强型IGFET，所以仅对其绝对阈值之上的栅电压，源电压才传送到漏极。对于底部IGFET Q4的栅极，逻辑2的电路输入V₂(5V)在其3.25伏的绝对阈值之上，并且底部IGFET Q4把其源极的电压传送到其漏极和电路输出。对于逻辑2的电路输入V₂(5V)，底部IGFET Q4传送逻辑0的电路输出V₀(0V)。

中间IGFET分支具有两个IGFET Q2、Q3，它们串联连接在逻辑1,V₁(2.5V)源电压与电路输出之间。中间分支IGFET Q2、Q3两者都与电路输入栅极连接。第一中间分支IGFET Q2的源极与逻辑1,V₁(2.5V)源电压连接。第一中间分支IGFET Q2的漏极与第二中间分支IGFET Q3的源极连接。第二中间分支IGFET Q3的漏极与电路输出连接。

第一中间分支IGFET Q2是一个P沟道耗尽型IGFET，它具有4.25伏的绝对电压(2.50伏源电压(V₁)加1.75伏栅电压(V_GS(TH)))。由于第一中间分支IGFET Q2是一个P沟道耗尽型IGFET，所以仅对其绝对阈值之下的栅电压，源电压才传送到漏极。对于第一中间分支IGFETQ2的漏极，逻辑2的电路输入V₂(5V)在其4.25伏的绝对阈值之上，并且第一中间分支IGFET Q2不把其源极的电压传到其漏极。对于逻辑2的电路输入V₂(5V)，第一中间分支IGFET Q2不把逻辑1,V₁(2.5V)传送到其漏极和第二中间分支IGFET Q3的源极。

第二中间分支IGFET Q3是一个N沟道耗尽型IGFET，它具有0.75伏的绝对阈值(2.50伏源电压(V₁)加(-1.75)伏栅电压(V_GS(TH)))。因为第一中间分支IGFET Q2的栅输入电压在其绝对阈值之上，所以逻辑1，V₁(2.5V)源电压没有通过第一中间分支IGFET Q2的漏极，应用于第二中间分支IGFET Q3。由于第二中间分支IGFET Q3是一个N沟道耗尽型IGFET，所以仅对其绝对阈值之上的栅电压，源电压才传送到漏极。对于第二中间分支IGFET Q3的栅极，逻辑2的电路输入V₂(5V)在其0.75伏的绝对阈值之上，并且第二中间分支IGFET Q3将不把其源极的电压传到其漏极和电路输出。然而，由于第二中间分支IGFETQ3没有源电压，所以无电压传送到第二中间分支IGFET Q3的漏极和电路输出。对于逻辑2的电路输入V₂(5V)，第二中间分支IGFET Q3不传送电路输出。对于逻辑2的电路输入V₂(5V)，中间IGFET分支不传送电路输出。

顶部IGFET Q1是一个P沟道增强型IGFET，它具有1.75伏的绝对阈值(5伏源电压(V₂)加(-3.25)伏栅电压(V_GS(TH)))。由于顶部IGFETQ1是一个P沟道增强型IGFET，所以仅对其绝对阈值之下的栅电压，源电压才传送到漏极。对于顶部IGFET Q1的栅极，逻辑2的电路输入V₂(5V)在其1.75伏的绝对阈值之上。顶部IGFET Q1不把其源极的电压(逻辑2,V₂，5V)传送到漏极和电路输出。对于逻辑2的电路输入V₂(5V)，顶部IGFET Q1不传送电路输出。

由以上所述，可见对于逻辑2的电路输入V₂(5V),F210电路作出响应，传送逻辑0输出V₀(0V)。仅有底部IGFET Q4把其源电压传送到电路的输出，以对逻辑2输入为电路提供其逻辑0输出。底部IGFETQ4的栅输入电压在其绝对阈值之上，因此底部IGFET Q4把其逻辑0的源电压V₀(0V)传送到电路输出。

中间IGFET分支不把信号电压传送到电路输出。由于栅输入电压在其绝对阈值之上，所以第一中间分支IGFET Q2不把其源电压逻辑1，V₁(2.5V)传送到其漏极。由于第二中间分支IGFET Q3的栅输入电压在其绝对阈值之下，所以第二中间分支IGFET Q3将把其源电压传送到其漏极。然而，由于在第二中间IGFET Q3的源极无电压，所以对电路输出没有影响。第一中间分支IGFET Q2防止了逻辑1，V₁(2.5V)信号电压传送到第二中间分支IGFET Q3和电路输出。

顶部IGFET Q1不把信号电压传送到电路输出。顶部IGFET Q1不把其逻辑2的源电压V₂(5V)传送到其漏极和电路输出，因为逻辑2的电路输入V₂(5V)在其1.75伏的绝对阈值之上。

对于逻辑2输入，F210电路传送逻辑0输出。

在F210电路中，对于逻辑0电路输入V₀(0V)，顶部IGFET Q1传送逻辑2电路输出V₂(5V)；对于逻辑1电路输入V₁(2.5V)，具有其第一和第二IGFET Q2、Q3的中间IGFET分支传送逻辑1电路输出V₁(2.5V)；以及对于逻辑2电路输入V₂(5V)，底部IGFET Q4传送逻辑0电路输出V₀(0V)。这三个IGFET分支各自仅对逻辑输入的一个值做出响应，传送电路输出。

以上所述对F210三进制OPF的分析可以引导为任何SUS-LOC电路。通过分析输入电压、源电压和栅阈值电压(V_GS(TH))，能确定任何SUS-LOC OPF电路的响应特性。这个过程也可以扩展到多位功能。

多位功能

这里叙述三进制多位功能(MPF)，对二进制和五进制(基5)作些参考。任何基的MPF能用SUS-LOC结构实现。例如，表N示出了基2的“两位功能”。有非常多可能的两位功能。对于基2，可能的两位功能的数是十六(16或2⁴)。对于基2到9，数大于10⁷⁷。对于基10本身，两位功能的数是10¹⁰⁰。

一个MPF实质上是相同基的两个或多个一位功能的组合。虽然单多位功能可能，但是单多位功能之内的基的组合较为先进和复杂。一个MPF的各输入是用于形成MPF的一个或多个一位功能的输入。各一位功能的分支安排为与其他OPF的相似分支串联、并联或串并联传导，以形成复合分支。相似分支是那些对于给定的输入逻辑电平组合，把输出端与相同逻辑电平功率源连接的分支。

每个MPF，无论其位数和基数多少，都响应其通过所有可能的输入逻辑电平的组合循环的输入，产生唯一的输出序列。三进制逻辑系统包含19,683(3⁹)个可能的两位功能，各由9个输入组合。这是二进制两位功能的输入状态数的2.25倍。然而，并不是给定基和位数的所有可能的MPF都有用。MPF的集包含r个连续功能，和可简化为较少位的功能，或可简化为较低基的功能，或两种情况都存在的那些功能。当基大于2时，有可能对功能的位数和/或基数简化。

下表N示出了二进制系统的十六个二位功能。

表N

#	B=1,A=1	B=1,A=0	B=0,A=1	B=0,A=0	名字或描述符
#	B=1,A=1	B=1,A=0	B=0,A=1	B=0,A=0	名字或描述符	0	0	0	0	0	连续
1	0	0	0	1	“NOR”门	0	0	0	0	0	连续
1	0	0	0	1	“NOR”门	2	0	0	1	0	具有反向输入“B”的“AND”门
3	0	0	1	1	简化为输入“B”的反相器	2	0	0	1	0	具有反向输入“B”的“AND”门
3	0	0	1	1	简化为输入“B”的反相器	4	0	1	0	0	具有反向“A”输入的“AND”门
5	0	1	0	1	简化为输入“A”的反相器	4	0	1	0	0	具有反向“A”输入的“AND”门
5	0	1	0	1	简化为输入“A”的反相器	6	0	1	1	0	异“OR”门(XOR)
7	0	1	1	1	“NAND”门	6	0	1	1	0	异“OR”门(XOR)
7	0	1	1	1	“NAND”门	8	1	0	0	0	“AND”门
9	1	0	0	1	具有反向输出的“XOR”	8	1	0	0	0	“AND”门
9	1	0	0	1	具有反向输出的“XOR”	10	1	0	1	0	简化为输入“A”的缓冲器
11	1	0	1	1	具有反向“B”输入的“OR”门	10	1	0	1	0	简化为输入“A”的缓冲器
11	1	0	1	1	具有反向“B”输入的“OR”门	12	1	1	0	0	简化为输入“B”的缓冲器
13	1	1	0	1	具有反向“A”输入的“OR”门	12	1	1	0	0	简化为输入“B”的缓冲器
13	1	1	0	1	具有反向“A”输入的“OR”门	14	1	1	1	0	“OR”门
15	1	1	1	1	连续	14	1	1	1	0	“OR”门

如表N所示，有些功能具有熟悉的名字，例如“异OR”和“NAND”门。如前所述，有r个连续功能。对于二进制情况，有2个：0号和15号。具有可简化为较少位的功能：3号、5号、10号和12号。如果使标记逆向，镜像功能表示为2号(它是4的镜像)和11(它是13的镜像)。对于任何基和任何位数的MPF，情况也是如此。在这种情况下使用二进制，提供一种表示由任何基的所有MPF所共享的特性的有用方式。

以下叙述用文本和图解两者识别MPF的试探性方法。这些方法是试探性的，因为随着r值逻辑和SUS-LOC结构的进一步发展，预期发生各种改进和/或变化。

当文本地参考MPF时，功能的缩写名字(假定功能已经命名)用预期功能的基写下标。例如，三进制CGOR称为“CGOR₃”，而五进制GOR称为“GOR₅”。如果省略了下标基，那么这里假定为基3。二进制功能使用它们当前与已确定的惯例一致的名字。

识别的一个选择方法是对功能编号，并且对于识别和分类使用功能的编号。编号可以通过对功能的卡诺图中各输出位置分配基的幂来执行。具有混合基的功能是可能的。表O示出了对于三进制逻辑，3的幂的分配。

表O

GAND₃的卡诺图(图134)在表P中用该编号法所使用的3的幂来表示。对3的各个幂的值合计，得到GAND₃的编码，它是三进制两位功能码113。

表P

MPF的基本符号示于图112。图113表示了GAND门的符号，它在为功能的基保留的位置处设置了“r”。GOR₃门的符号示于图114。当省略下标基时，那么假定为基3。二进制功能使用它们当前具有注释或图注的符号，指示功能的适当接口所要求的SUS-LOC实现。其他r值逻辑符号将随着基于SUS-LOC结构的r值逻辑的发展而同时发展。

如前所述，有19,683个可能的三进制两位功能，并且19,632个是有用的。然而，当交换输入标记时，有些重复和/或镜像。

在19,632个三进制两位功能中，这里仅叙述几个，以提供SUS-LOC的操作和实用的有关例子。门中有些具有二进制类似，而有些无单门二进制解或类似。这里叙述与周知的二进制NAND、NOR和XOR类似的门。还叙述五进制逻辑功能，以主要表示能合成任何基的逻辑功能。使用基5可能有某些优点。并且，三进制和五进制电路的设计参数示于表Q，具有根据标准CMOS参数表示的二进制功能的参数。

表Q

因为MPF实质上是相同基的两个或多个一位功能的组合，所以CGOR和CGAND门提供示例电路，通过该示例电路可以表示形成MPF的OPF的组合。在图115至图117，图118至图120，图121至图123，和图124至图126中，分别表示了CGOR₃，CGAND₃，CGOR₅和CGAND₅的示意图、符号和卡诺图。而且，幻象表示扩展三进值门所要求的元件。对应五进制门的扩展用类似方法实现。

CGOR₃和CGAND₃门由每个输入项一个基3基-1补码器构成，各补码器的类似分支根据需要串联、并联或串并联设置，以实现CGOR或CGAND的逻辑功能。图115和图118表示一个补码器由Q2、Q4、Q6和Q7构成，而另一个补码器由Q1、Q3、Q5和Q8构成。

CGORr与CGANDr之间的不同是：哪个复合分支(由终端分支构成)串联连接，及哪个并联连接；以及对于中间分支所形成的复合分支，哪种沟道类型形成其串联部分，及哪种沟道类型形成其并联部分。

在图115中，串联布置的类似分支看作由Q1和Q2组成的终端分支所形成的复合分支。并联布置的类似分支看作由Q7和Q8组成的终端分支所形成的复合分支。串联/并联布置的类似分支看作由中间分支所形成的复合支路，这些中间分支由串联Q3和Q4与并联Q5和Q6串联布置组成。

图115与图118的比较揭示了CGOR₃与CGAND₃之间的不同。CGAND₃的示意图表示并联和串联终端分支倒置，并且串联/并联复合分支之内的沟道类型倒置。

关于图115的CGOR₃电路，应该注意当输入A为0时，输出C遵循输入B的补码。还应该注意当输入A为2时，对任意输入B，输出C为0。由于输入A和B可以互换，所以相反也为真(用输入B代替输入A，反之亦然)。

CGOR电路的电路元件是耗尽型FET和增强型FET的混合。一组N沟道增强型FET起中介作用，把V₀传送到输出C，以控制V₀输出。一组结合的P沟道耗尽型FET和N沟道耗尽型FET起中介作用，把V₁传送到输出C，以控制V₁输出。一组P沟道增强型FET起中介作用，把V₂传送到输出C，以控制V₂输出。这些组FET用作识别输入，以便控制和产生CGOR电路的适当输出。

如图115所示，V₀通过并联连接的N沟道增强型FET与输出C连接。对各输入有一个对应的N沟道增强型FET，并且各输入的信号与对应的FET的栅极连接。FET并联连接，以便FET中仅有一个必须传导，以使V₀的信号传送到输出C。所有V₀FET的V_GSon是3.25伏(产生3.25伏的绝对栅阈值电压)，以便使V₀的信号传送到输出C，输入A或B必须在V₂。当输入A或B为2时，这样对应于输出C的真表值。当输入A和输入B两者都为逻辑电平1或之下时，V₀的信号不由Q7或Q8传送到输出C。

两组相交电路起中介作用，把V₁传送到输出C。第一电路结构是一组P沟道耗尽型FET，与1.75伏的栅阈值电压V_GSoff(产生4.25伏的绝对栅阈值电压)串联连接。第二电路结构是一组N沟道耗尽型FET，与-1.75伏的栅阈值电压V_GSoff(产生0.75伏的绝对栅阈值电压)并联连接。两个电路结构相互串联连接，以便第一电路结构的输出在达到输出C之前，必须通过第二电路结构。两个电路结构的FET Q4和Q5都与输入A栅极连接。FET Q3和Q6与输入B栅极连接。对于具有附加输入的CGOR电路，两个电路结构的对应FET与它们对应的输入栅极连接。

当输入A或输入B为逻辑电平2(或逻辑电平1之上)时，具有其P沟道耗尽型FET Q3、Q4的第一电路结构用作防止V₁传送到输出C。由于Q3、Q4串联连接，所以在第一电路结构的任何FET上的任何逻辑电平2的输入都用作防止V₁传送到输出C。仅当输入A和B都是逻辑电平1或之下时，第一电路结构的FET才把V₁传导到第二电路结构。

当输入A或输入B为逻辑电平1或之上时，具有其N沟道耗尽型FET Q5、Q6的第二电路结构用作允许V₁传送到输出C。由于FET并联连接，所以从任何输入(A,B,n…)中逻辑电平1或之上的任何输入，都允许从第一P沟道耗尽型电路结构把V₁传送到输出C。

第二电路结构具有一组N沟道耗尽型FET Q5、Q6，它们与-1.75伏的阈值电压(产生0.75伏的绝对栅阈值电压)并联连接。如果输入A或输入B为逻辑1或之上，第二电路结构的至少一个FET将置于其传导方式，以便第一电路结构的输出传送到输出C。如果输入A和输入B两者都为逻辑电平0，第二电路结构中没有FET置于其传导方式，并且第一电路结构无输出传送到输出C。这样，对于输入A和B两者都为逻辑电平0，第二电路结构防止了V₁传送到输出C。于是对于输入A和B两者都在逻辑电平0,CGOR电路的电路响应仅由与V2关联的串联电路传递。

仅当输入A和B两者都为逻辑电平1或之下时，第一电路结构的FET Q3、Q4才把V₁传导到第二电路结构。当输入A和B两者都为逻辑电平0时，与V₁连接的第一电路结构将把V₁传导到串联连接的P沟道耗尽型FET Q3、Q4的终端。虽然对于输入A和B两者都在0,电路应该仅在输出C以V₂作出响应，但是如果保留未受制止，将出现异常情况，其中V₁和V₂两者都将传送到输出C。对于输入A和B两者都在0，为了制止V₁传送到输出C，并联N沟道耗尽型FET Q5、Q6的第二电路结构与第一电路结构串联连接。

当输入A和输入B两者都为V₀时，CGOR电路的输出为V₂。V₂源信号通过P沟道增强型FET Q₁、Q₂与输出C连接，FET Q₁、Q₂一起传递V₂电路响应。对各输入有一个对应的P沟道增强型FET，并且各输入的信号与对应的FET的栅极连接。FET相互串联连接，以便为了把V₂源电压传送到输出C，所有FET必须都传导。所有FET的V_GSon为-3.25伏(产生1.75伏的绝对栅阈值电压)，以便为了把V₂信号传送到输出C，输入A和B两者都必须为V₀。这种情况对应于当输入A和B两者都为逻辑电平0时，输出C的真表值。当输入A或B在逻辑电平0之上时，无V₂信号传送到输出C。

CGOR电路能扩展为处理任何输入数。一个这样的可能第三输入表示为输入“n”，该要求的附加电路在图115中用幻象表示。该附加要求电路符合CGOR电路的总体电路，对两输入CGOR电路所提出的电路图形，例如对以上输入A和B所提出的电路图形进行扩展。

对于CGOR电路所要求的各附加输入，要求对各CGOR电路子结构有一个附加FET。为了传递V₀输出，一个附加N沟道耗尽型FET与对应于输入A和B以传递V₀输出的FET并联连接。为了传递V₁输出，对第一串联电路结构和第二并联电路结构两者都要求一个附加类似FET。一个附加P沟道耗尽型FET与第一电路结构的其他FET串联连接，并且一个附加N沟道耗尽型FET与第二电路结构的其他FET并联连接。为了传递V₂输出，一个附加P沟道增强型FET与对应于输入A和B以传递V₂输出的FET串联连接。附加FET的栅输入与对应的附加输入连接。即使对于附加的更多输入，CGOR电路的响应特性也保持如表C的真表值一般所示。

应该注意CGOR电路怎样与一位功能电路的F210基-1补码器电路(图95)类似。通过移去与输入B关联的电路，CGOR电路变成F210基-1补码器电路。并且，应该注意电路的串并联性质。把V₀传送到输出C的CGOR电路的那部分为并联，传送V₂的部分为串联，而传送V₁的部分具有一个与并联部分串联的串联部分。

下表表示对于不同的A和B输入，个别晶体管Qn的响应。那些保留空白的表输入项指示输入不控制该晶体管Qn。

对于图118的CGAND₃电路，应该注意当输入A为0时，输出C总为2。还应该注意当输入A为2时，输出C遵循输入B的补码。由于输入A和B可互换，相反也为真(用输入B代替A，反之亦然)。

一般来说，CGAND电路在响应和结构两方面是CGOR电路的补充。在CGOR电路使用并联FET，以把V₀传递到输出C的场合，CGAND电路使用串联FET。在CGOR电路使用串联P沟道耗尽型FET和并联N沟道耗尽型FET，以把V₁传递到输出C的场合，CGAND电路使用串联N沟道耗尽型FET和并联P沟道耗尽型FET。在CGOR电路使用串联FET，以把V₂传递到输出C的场合，CGAND电路使用并联FET。通过检查图115和图118的电路示意图，以及图117和图120的真值表，可见补充CGOR电路的CGAND电路的其他特点。

如同CGOR电路那样，CGAND电路的电路元件是耗尽型FET和增强型FTE的混合。一组N沟道增强型FET起中介作用，把V₀传送到输出C，以控制V₀输出。一组结合的N沟道耗尽型FET和P沟道耗尽型FET起中介作用，把V₁传送到输出C，以控制V₁输出。一组P沟道增强型FET起中介作用，把V₂传送到输出C，以控制V₂输出。这些组FET用作识别输入，以便控制和产生CGAND电路的适当输出。

如图118所示，V₀通过串联连接的N沟道增强型FET Q7、Q8与输出C连接。当所有输入为V₂时，CGAND电路的输出为V₀。对各输入有一个对应的N沟道增强型FET，并且各输入的信号与对应的FET的栅极连接。各FET与V₀输出电路组的另外串联连接的FET关联，传递V₀电路响应。FET串联连接，以便所有FET都必须传导，以使V₀的信号传送到输出C。所有FET的V_GSon是3.25伏(产生3.25伏的绝对栅阈值电压)，以便使V₀的信号传送到输出C，所有输入A和B两者都必须在V₂。当输入A和输入B两者都为2时，这样对应于输出C的真值表值。当输入A或输入B为逻辑电平2之下时，无V₀信号传送到输出C。

两组相交电路结构起中介作用，把V₁传送到输出C。第一电路结构是一组N沟道耗尽型FET Q3、Q4，与-1.75伏的栅阈值电压V_GSoff(产生0.75伏的绝对栅阈值电压)串联连接。第二电路结构是一组P沟道耗尽型FET Q5、Q6，与+1.75伏的栅阈值V_GSoff(产生4.25伏的绝对栅阈值电压)并联连接。两个电路结构相互串联连接，以便第一串联电路结构的输出在达到输出C之前，必须通过第二并联电路结构。两个电路结构两者的一个FET都与输入A栅极连接。两个电路结构两者的一个FET都与输入B栅极连接。

当输入A或输入B为逻辑电平0(或逻辑电平1之下)时，具有其N沟道耗尽型FET Q3、Q4的第一电路结构用作防止V₁传送到输出C。由于FET Q3、Q4串联连接，所以在第一电路结构的任何FET上的任何逻辑电平0输入用作防止V₁传送到输出C。仅当输入A和B两者都为逻辑电平1或之上时，第一电路结构的FET Q3、Q4才把V₁传导到第二电路结构。

当输入A或输入B为逻辑电平1或之下时，具有其P沟道耗尽型FET Q5、Q6的第二电路结构用作允许把V₁传送到输出C。由于FET并联连接，所以从任何输入(A,B,n…)中逻辑电平1或之上的任何输入，允许从第一N沟道耗尽型电路结构把V₁传送到输出C。

第二V₁电路结构具有一组P沟道耗尽型FET Q5、Q6，它们与1.75伏的阈值电压V_GSoff(产生4.25伏的绝对栅阈值电压)并联连接。如果输入A或输入B为逻辑1或之下，第二电路结构的至少一个FET将置于其传导方式，以便第一电路结构的输出传送到输出C。如果输入A和输入B两者都为逻辑电平2，第二电路结构中没有FET置于其传导方式，并且第一电路结构无输出传送到输出C。这样，对于输入A和B两者都为逻辑电平2，第二电路结构防止了V₁传送到输出C。于是对于输入A和B两者都在逻辑电平2，CGAND电路的电路响应仅由与V₀关联的串联电路传递。

当输入A和B两者都为逻辑电平2时，与V₁连接的第一电路结构将把V₁传导到串联连接的N沟道耗尽型FET Q3、Q4的终端。虽然对于输入A和B两者都在2，电路应该仅在输出C以V₀作出响应，但是如果保留未受制止，将出现异常情况，其中V₁和V₂两者都将传送到输出C。对于输入A和B两者都在2，为了制止V₁传送到输出C，并联P沟道耗尽型FET Q5、Q6的第二电路结构与第一电路结构串联连接。

当输入A或输入B为V₀时，CGAND电路的输出为V₂。V₂通过并联连接的P沟道增强型FET Q1、Q2与输出C连接，并且为了把V₂传送到输出C，仅有一个必须由其栅极输入置于传导方式。对各输入有一个对应的P沟道增强型FET，并且各输入的信号与对应的FET的栅极连接。所有FET的V_GSon为-3.25伏(产生1.75伏的绝对栅阈值电压)，以便为了把V₂信号传送到输出C，任一输入A或B必须为V₀。这种情况对应于当输入A或B为逻辑电平0时，输出C的真表值。当输入A和B两者都在逻辑电平0之上时，无V₂信号传送到输出C。

CGAND电路能扩展为处理任何输入数。一个这样的可能第三输入表示为输入“n”，具有图118中幻象所示的附加要求电路。该附加要求电路符合CGAND电路的总体电路，对两输入CGAND电路所提出的电路图形，例如对以上输入A和B所提出的电路图形进行扩展。

对于CGAND电路所要求的各附加输入，要求对各CGAND电路子结构有一个附加FET。为了传递V₀输出，一个附加N沟道增强型FET与对应于输入A和B以传递V₀输出的FET串联连接。为了传递V₁输出，对第一串联电路结构和第二并联电路结构两者都要求一个附加类似FET。一个附加N沟道耗尽型FET与第一电路结构的其他FET串联连接，并且一个附加P沟道耗尽型FET与第二电路结构的其他FET并联连接。为了传递V₂输出，一个附加P沟道增强型FET与原始并联连接的FET并联连接，并与输出C连接，该FET的源极在V₂，而其栅极与其对应的输入连接。即使对于附加更多输入，CGAND的响应特性也保持如图120的真表值一般所示那样相同。

应该注意CGAND电路怎样与一位功能电路的F210基-1补码器电路(图95)类似。通过移去与输入B关联的电路，CGAND电路变成F210基-1补码器电路。并且，应该注意电路的串并联性质。把V₀传送到输出C的CGAND电路的那部分为串联，传送V₂的部分为并联，而传送V₁的部分具有一个与并联部分串联的串联部分。在CGAND电路到CGOR电路中存在类似处。检查两个电路示意图(图118和图115)，表示了结构方面的不同，它导致两个电路的不同操作特性。

非补码逻辑电路也可通过SUS-LOC实现。由于目前可用开关的操作方式的原因，如上所示，考虑非逆向序列，单级电路的输出电压必须以电路的输入电压的相对方向移动。因此MPF的基本单级功能产生补码或转换输出，以便避免异常通路。为了获得一个逻辑功能，其输出不是其输入的补码或逆向序列，有必要附加基-1补码器或另外一位功能。为了产生不是功能的输入的补码或逆向的逻辑电平，这是大多数MPF的情况。

SUS-LOG的这个品质不取决于基，并且由于开关操作引起。如果这样的开关不易受到反向偏置，能省略防止这样的反向偏置的附加OPF。另外，SUS-LOC逻辑电路结构的这个固有特点指示组合电路的适当规划和设计是必要的，以保证具有最小元件、较低功率要求和较短传播延迟时间的最佳设计。

非补码逻辑的一例是图127和图128分别所示的二进制NAND与AND门的CMOS实现之间的不同。注意AND门实际上是加有反相器的NAND门。

为了形成非补码或非转换逻辑功能，简单地对基本逻辑功能加一个基-1补码器或另一个适当基的OPF，作为一个前调节器或后调节器。这样将产生希望的输出序列。图129至图131和图132至图134分别所示的GOR₃和GAND₃通过这个后调节法实现。在这些电路中，对基本GOR₃和GAND₃门的输出加以基-1补码器。

附加级

对SUS-LOC电路添加附加级的过程和结果电路提供对SUS-LOC的构造和设计的洞察。

图135表示两项三进制∑门的SUS-LOC实现。项SUS-MOS指的是SUS-LOC的一个实施例，它使用具有专用源电压的单向FET。例如用于SUS-LOC的那些FET对于P沟道和N沟道FET，分别从更正或负电压取得它们的源。

图136至图144表示∑门，对于输入逻辑电平的九个组合中的各个，分别用粗线表示预期通路，而用点线表示异常通路。并且，图136至图144表示卡诺图，幻象是未选择的输入和输出位置。另外，所有异常通路示于表R。

表R

SUS-LOC∑异常通路

图#	输入AB		输出	选择或希望的通路	按分支号的异常通路(B#)
图#	输入AB		输出	选择或希望的通路	按分支号的异常通路(B#)	1	0	0	0	9	1,2,3,5,6
2	1	0	1	5	1,2,9	1	0	0	0	9	1,2,3,5,6
2	1	0	1	5	1,2,9	3	2	0	2	2	5,9
4	0	1	1	6	1,3,9	3	2	0	2	2	5,9
4	0	1	1	6	1,3,9	5	1	1	2	1	5,6,9
6	2	1	0	8	4	5	1	1	2	1	5,6,9
6	2	1	0	8	4	7	0	2	2	3	6,9
8	1	2	0	7	3,4	7	0	2	2	3	6,9
8	1	2	0	7	3,4	9	2	2	1	4	7,8

因为SUS-LOC电路不考虑FET的源电极和漏电极由置于它们之上的电压的大小或极性确定，所以如果用目前可得到的FET实际实现，则发生不希望有的传导(或异常通路)。对于P沟道FET，源电极是两个电极中的更正；对于N沟道FET，源极更负。因此，输出电压或逻辑电平能交换用于形成分支的FET的源极和漏极。当SUS-LOC形成一种极好装置，利用它可以实现多值逻辑时，必须以另一种方式解决专用源FET的明显缺少。如下利用附加级所示，SUS-LOC提供这样的方式。

如果在SUS-MOS设计中使用目前可得到的FET，当发生源/漏极交换时，输入逻辑电平可能没有足够大小，以防止未选择的分支传导，并且产生异常通路。图136表示分支2为异常通路，并且用于以下说明源/漏交换的例子。

在A=0,B=0的输入逻辑电平下，选择的分支是分支9，它把逻辑0,V₀，零伏传导到输出端，如图136粗线所示。因为分支2也与输出端连接，所以由分支9传导的电压置于一个P沟道增强型晶体管QB的漏极。在栅电压为零下，因为QA起一个把QB的源极与V₂，5伏连接的非常大的电阻器作用，所以QB偏置传导。QB于是从输出端把V₀传导到QA。

因为QA是N沟道器件，并且由QB传导的电压(V₀)比V₂电源电压更负，所以QA的源电极现在是与QB连接的电极。在0伏的“新”源电压下，QA的输入或栅电压(A=O)不足够低，以断开QA，因为V₀(A=O)不是QB的V₀“源”之下的-1.75V。在QA的源/漏交换下，分支2把V₂传导到输出端。在分支9和分支2两者都传导下，从V₂到V₀通过分支2和9的FET，有非常高的电流。这个异常通路还引起V₂-V₀/2的错误输出电压。

同样，分支3、5和6如下产生通路。在A=0,B=0输入下，分支9把V₀传送到输出及与输出连接的所有分支(包括分支3,5和6)。

对于分支3,V₀输出传送到QD的漏极，QD是一个具有-1.75伏的栅阈值的N沟道耗尽型FET。由于它是一个N沟道FET，所以从置于其电极(那些在当前条件下起源极和漏极作用的电极)的更负电压取得它的源。由于V₀小于V₂，所以它成为QD的源，并且由于B=0(V₀)不是V₀之下的1.75伏，所以QD打开并传导。

对于QC，在QC的P沟道增强型FET(具有-3.25伏的栅阈值电压)上，A=0的输入打开QC，以便它把V₂传导到QD。当A=0和B=0时，由于QC和QD两者都打开，所以从分支3的V₂源到分支9的V₀源，有一个异常通路。

对于分支5,V₀输出传送到QG,QG是一个具有-0.75伏的栅阈值电压的P沟道增强型FET。由于QG是一个P沟道FET，它从作用在其非输入/非栅电极上的更正电压取得其源。由于QG的另一侧上的电压是V₁(直接传导或通过QE和/或QF的关闭FET条件下的高电阻)，所以QG从V₁取得其源电压。由于B=0(V₀)是V₁之下的-0.75伏，所以当A=0,B=0时，QG打开并把V₀传导QF。

QF是一个具有-1.75伏栅阈值电压的N沟道耗尽型FET。它从V₁或V₀中取得较小者，在本情况下为V₀，作为其N沟道FET的源。由于QF取得其源V₀，所以A=0的输入(V₀)不是V₀之下的1.75伏。因此，QF打开并从其源极到漏极传导。

QE是一个具有1.75伏栅阈值电压的P沟道耗尽型FET。由于QE是一个P沟道FET，所以它从V₁或V₀中取得较大者，在本情况下为V₀，作为其源。由于A=0(V₀)不是大于V₁的1.75伏。所以QE打开并把V₁从其源极传导到漏极。

由于所有三个FET(QE、QF和QG)都打开，所以分支5的电压源V₁传导到输出，同时分支9的源电压(V₀)也传到输出。如对于分支2类似地叙述，出现一个具有高电流和错误输出电压的异常通路。

关于分支6，当A=0,B=0时，发生类似情况。QJ是一个具有1.75伏的栅阈值电压的P沟道耗尽型FET。由于QJ是一个P沟道FET，所以它从其非输入/非栅电极中的任一更正取得其源。虽然QH和QI可以起非常大电阻器的作用，但是作为分支6的源的V₁将作用在QJ电极中的一个上，分支9的V₀输出作用在另一个上。QJ于是取得V₁和V₀中更正者，在本情况下为V₁，作为其源。在Q_J上的B=0的输入不是V₁之上的1.75伏，并且QJ接通，从而把V₀传导回QI。

QI是一个具有-1.75伏的栅阈值的N沟道耗尽型FET。V₁施加其非输入电极中的一个上，而V₀(通过QJ)施加在另一个电极上。由于QI是N沟道FET，所以它取V₁和V₀中更正者，在本情况下为V₀，作为其源。由于QI上的B=0的输入不是V₀之下的1.75伏，所以QI打开并把V₀传到QH。

QH是一个具有0.75伏的栅阈值的P沟道增强型FET。由于是一个P沟道FET，所以它从V₁或V₀中取更正者，在本情况下为V₁，作为其源。由于A=0的输入是小于V₁的0.75伏，所以QH接通，把V₁传送到(通过QI和QJ)输出，同时具有分支9的V₀输出。如分支2那样，出现一个具有对应的高电流和错误输出电压的异常通路。

如上所示，在SUS-LOC电路中会出现异常通路，这些SUS-LOC电路没有考虑N和P沟道FET的特性，以分别取施加在它们的电极上的更负或更正电压作为它们的源。随着单向FET的发展，SUS-LOC的SUS-MOS实施例认为是SUS-LOC的非常有用和有利的实施例。然而，关于这一点，这样的专用源(或单向)FET的明显不可用性要求对用于SUS-LOC电路中的晶体管或开关作出适应。图138至图144表示有关期望输出和异常通路以及卡相关诺图值。这些图认为是足够自说明性的，以便在评价FET传导时，上述评价过程能适用于这些电路结构。

按同样方式，可见在图136至图144和表R中，至少对于输入逻辑电平的一个组合，所有九个分支变成一个异常通路。因为异常通路引起非常高的电流和不适当的输出逻辑电平，所以必须采取措施，以防止异常通路发生。在SIGMA电路中能防止这样的异常通路的方法和设计，适用于所有SUS-LOC电路。

为了防止异常通路发生，要求一个附加单级OPF和/或晶体管替换，以保证各分支的各晶体管的适当接通和断开。这可以通过用两个晶体管OPF替换一个分支晶体管完成，使其输出驱动适当传导的晶体管的栅极。

被替换的分支晶体管的绝对阈值电压与它所传导的电源电压有关。绝对阈值电压与电源或源电压之间的不同是所述FET的栅阈值电压V_GS(TH)，因为绝对阈值电压等于源电压加栅阈值电压。用作替换的一部分的OPF的晶体管中一个的阈值电压，设定为被替换的晶体管的阈值的绝对电压。形成OPF的另一个晶体管的阈值是被替换的晶体管的对应补充阈值电压。替换传导晶体管的阈值应该低，以帮助保持输出的对称性。

图145至图152表示替换集，它们由单级OPF和传导晶体管组成，对于三进制逻辑门，具有5V的V_r-1，2.5V的LSV(逻辑步进电压)，和70％的OP，并且图编号与表S所示的被替换的传导晶体管有关。

表S

沟道	型号	阈值	传导	图#
沟道	型号	阈值	传导	图#	N	耗尽	-1.75	V1	145
N	耗尽	-1.75	V2	146	N	耗尽	-1.75	V1	145
N	耗尽	-1.75	V2	146	N	耗尽	-4.25	V2	147
P	耗尽	+1.75	V1	148	N	耗尽	-4.25	V2	147
P	耗尽	+1.75	V1	148	P	耗尽	+1.75	V0	149
P	耗尽	+4.25	V0	150	P	耗尽	+1.75	V0	149
P	耗尽	+4.25	V0	150	N	增强	+0.75	V1	151
N	增强	+0.75	V0	不需要	N	增强	+0.75	V1	151
N	增强	+0.75	V0	不需要	N	增强	+3.25	V0	不需要
P	增强	-0.75	V1	152	N	增强	+3.25	V0	不需要
P	增强	-0.75	V1	152	P	增强	-0.75	V2	不需要
P	增强	-3.25	V2	不需要	P	增强	-0.75	V2	不需要

在表示替换集的图中，被替换的晶体管的有关阈值电压转换为与V₀或V_r-1有关的电压，它等于被替换的晶体管的绝对阈值电压。通过如此选择这样的阈值电压，保存了电路的响应特性(即FET接通和断开的点)。例如，如果被替换的晶体管是P沟道耗尽型，它传导以+1.75的阈值电压传导V₁，该阈值电压等同于4.25伏的绝对电压，那么替换集OPF晶体管中的一个将具有一个等于4.25伏绝对电压的有关阈值电压。图148表示这样的替换集。在图145至图152中，用粗体表示被替换晶体管所传导的重新计算的有关阈值电压和电压，并且在表S中列出。在表S的图编号列中，不需要替换的晶体管具有文字“不需要”。

表T表示根据源电压(“传导”)和型号对表S的排序。

表T

沟道	型号	阈值	传导	图#
沟道	型号	阈值	传导	图#	P	耗尽	+4.25	V0	150
P	耗尽	+1.75	V0	149	P	耗尽	+4.25	V0	150
P	耗尽	+1.75	V0	149	P	耗尽	+1.75	V1	148
N	耗尽	-1.75	V1	145	P	耗尽	+1.75	V1	148
N	耗尽	-1.75	V1	145	N	耗尽	-1.75	V2	146
N	耗尽	-4.25	V2	147	N	耗尽	-1.75	V2	146
N	耗尽	-4.25	V2	147	N	增强	+0.75	V1	151
P	增强	-0.75	V1	152	N	增强	+0.75	V1	151
P	增强	-0.75	V1	152	N	增强	+0.75	V0	不需要
N	增强	+3.25	V0	不需要	N	增强	+0.75	V0	不需要
N	增强	+3.25	V0	不需要	P	增强	-0.75	V2	不需要
P	增强	-3.25	V2	不需要	P	增强	-0.75	V2	不需要

应该注意，对于任何基的任何逻辑功能的分支中的晶体管，能设计和制造这样的替换集。

为了表示替换级的使用是功能性的，图153表示用一个N沟道耗尽型晶体管的替换集，替换图136中的分支2的QA，该晶体管具有-1.75的阈值电压，并且传导V₂，逻辑2,5伏电压，如图146所示和表T所列。

使用如上例相同的输入条件，A=0,B=0，则分支9再次被选择，并且把V₀，逻辑0，0伏传导到输出端。QB的漏极与输出端连接并且传导，因为替换QA(QA_R)起一个非常大电阻器作用，并且QB的栅电压在其阈值电压之下。在QB接通下，输出电压(V₀)置于替换QA的漏极上。然而，和以上源/漏交换例子不同，通过分支2没有异常通路。

输入A把电压V₀，逻辑0,0伏传送到QOPF1和QOPF2的栅极。V₀输入超过QOPF1的阈值电压，并且QOPF1把V₂传导到替换QA的栅极。QA保持断开并且不传导，因为QA_R的输入V₂既不是V₂(存在于替换QA的一个电极上)之下的0.75伏，也不是V₀(存在于QA_R的另一个电极上)之下的0.75伏。由于QA_R是P型FET，所以作为最高电压的V₂源控制FET QA的源极。在QA断开下，没有通过分支2的异常通路。

用其对应的替换集(表T所示及图145至图152所示)替换经历源/漏交换(在一定的输入对输出条件下，引起分支成为异常通路)的各晶体管，保证异常通路不会发生。图154a和图154b表示两个输入三进制∑门，使所有经历源/漏交换的晶体管用对应的替换集替换。结果是一个没有异常通路的功能56晶体管两输入三进制∑门。因此，多值逻辑∑电路提供可以实现三进制加法的装置。

因为减少元件数总是希望的，所以对于能加以组合以减少元件数，以增加制造和电路响应效率的共元件，检查三进制∑。

首先值得注意的共元件是替换集的OPF，例如用于分支2的OPF，它和用于分支4的OPF相同，并且用于分支3的OPF和用于分支4的另一个OPF相同。阈值电压相同。于是对于A输入有两个同样的OPF，并且对于B输入有两个同样的OPF。因为分支2中的输入A OPF的输出和分支4中的输入A OPF的输出相同，所以仅要求一个OPF，以驱动两个分支的传导晶体管，并且相同情况对于输入B OPF保持为真。OPF的这个共性可以在几个分支中见到。

通过仅使用每个输入项的共OPF中的一个，并且把其输出与该共OPF驱动的适当晶体管连接，则要求较少的OPF。图155a和图155b表示分支2、3和4的输入A和输入B OPF的共OPF。

图156a和图156b表示在分支1、5和6的共OPF结合之后的∑门。

图157a和图157b表示在分支5、6和7的共OPF结合之后的∑门。并且图158表示在分支5、6和9的共OPF结合之后的∑门。

检查图158所示的电路，对于A或B输入所驱动的共OPF的阈值电压具有对称性。与产生A2和A3信号的阈值电压那样，产生A1和A4信号的阈值电压明显地相互互换。对于B输入的共OPF的阈值电压，也可见到这个相同图形。因为这种明显的对称性，给出一个表，表示逻辑0…r-1的A(B)输入值，和对于各输入值的四个OPF各自的输出值，以帮助发现可能存在的任何图形。这个表表示为表U。

表U

输入A(B)	输出A1(B1)	输出A2(B2)	输出A3(B3)	输出A4(B4)
输入A(B)	输出A1(B1)	输出A2(B2)	输出A3(B3)	输出A4(B4)	0	2	2	2	2
1	2	0	2	0	0	2	2	2	2
1	2	0	2	0	2	0	0	0	0

检查四个OPF输出序列，指示A1(B1)和A3(B3)输出序列相同，而且A2(B2)和A4(B4)输出序列也相同。对于012的输入序列，A1(B1)和A3(B3)输出序列是220，并且这样匹配三进制一位功能F220₃的输出序列。对于012的输入序列，A2(B2)和A4(B4)输出序列是200，并且这样匹配三进制一位功能F200₃的输出序列。

因为A1(B1)和A3(B3)输出序列匹配F220₃的输出序列，所以产生A1(B1)和A3(B3)信号的OPF能用一个单F220₃来替换，以产生与图158中标记为A1(B1)和A3(B3)的所有晶体管连接的A/220和B/220信号。类似地，产生A2(B2)和A4(B4)信号的两个OPF能用一个单F200₃来替换，以产生与图158中标记为A2(B2)和A4(B4)的所有晶体管连接的A/200和B/200信号。图159表示∑电路，分别用F220₃和F200₃ OPF替换A1(B1)和A3(B3)，以及A2(B2)和A4(B4)，并且现在对晶体管编号。因此，各输入至多需要两个OPF：一个F200和一个F220。在图159的SIGMA电路中有32个FET，它们全部是增强型。

在构造SIGMA电路时，某些附加最优化是可能的，包括：重新布置，将允许输出驱动器的FET用于替换OPF；减少手段，例如改变几个阈值电压，以对A和B输入消除OPF中的一个或两者；一种方式，用基-1补码器或另一个具有较低动态功率消耗的OPF替换OPF，或简单地减小电路的动态功率要求和元件数。

当A和B输入逻辑电平两者都为0，并且驱动它们的栅极的OPF的输出逻辑电平为逻辑2时，分支9的晶体管Q23和Q24才接通。因此，这两个晶体管的阈值电压能增加到+3.25伏，以当分支9接通或断开时，减小动态功率要求。类似地，当A/220或B/220信号为逻辑电平0时，分支2的Q5(由A/220信号驱动)和分支3的Q8(由B/220信号驱动)才接通。因此，Q5和Q7的阈值电压的大小能增加到-3.25伏，而且当分支2或3接通或断开时，减小动态功率要求。对于分支7和8的Q18和Q22，能见到这种相同情况。这些阈值电压也能增加到+3.25伏(图160)。

分支2和3的晶体管Q6和Q7分别由输入B和A直接驱动，并且当关联输入为逻辑电平0时，才接通，以传导V₂。仅当输入逻辑电平为0时，产生A/200和B/200信号的OPF的输出才为逻辑电平2或V₂，并且能用于替换这些分支晶体管，以对分支的另一个晶体管提供V₂。为了实行这一点，分支2的Q5和Q6需要重新安排，以便由B输入直接驱动的晶体管是从V₂的串联晶体管的第一个，好像分支3的Q7由A输入直接驱动，并且是从V₂的串联晶体管的第一个(图161)。

与直接由输入A和B驱动的分支2和3的晶体管类似，分支7和8的Q19和Q20由输入A和B直接驱动。Q19和Q20各有+3.25的阈值，并且仅当输入为逻辑电平2时才接通，并且传导V₀。因为仅当输入逻辑电平为2时，产生A/220和B/220信号的OPF的输出为逻辑电平0，所以这些输出能用于替换Q19和Q20，以对分支中的其他晶体管提供V₀。分支8要求重新布置，以便Q20是从V₀的串联中的第一个，如分支8中的Q19那样。这些情况也示于图161。

因为整个电路的输出与驱动输出的晶体管的栅极连接，所以在图161所示电路中增加了不希望有的振荡和噪声感受性的可能。并且，当OPF的输出用于替换分支晶体管时，那么为了提供较大输出，OPF晶体管的尺寸较大。

其他电路

通过SUS-LOC可以实现附加逻辑功能电路。一个等同发生器(EQ_r)在供给其输入端的逻辑电平等于和大于零时，产生一个不同于零的输出。图162至图164表示一个两位EQ的示意图、符号和卡诺图。

一个两位EQ₃具有两个基-1补码器，附加两个复合分支和一个后调节基-1补码器，或简单地一个如图10所示的CEQ₃，对其输出基-1补码。复合分支中的一个由Q9和Q11构成，而Q14和Q16形成另一个复合分支。当一个输入供给逻辑电平r-1，而另一个输入供给小于r-1的逻辑电平时，这两个附加分支产生零的适当输出逻辑电平。在三进制两位EQ的情况下，这样总计A=2和B=1的输入，反之亦然。如果一个输入是逻辑电平0，那么Q1和/或Q2将与两个附加复合分支中的一个并联传导。

利用两个具有互异优点的方法中的一个，完成EQ₃的扩展。第一方法在图162中用幻象元件表示。第二方法在以下组合逻辑叙述中讨论和表示。

MPF的λnn串产生一个双电平输出。当基大于二时，各λnn门产生一个双电平输出，它是两个逻辑电平的几个可能组合中的一个。图165表示λnn的编号方法的基本符号和说明。

主要关心的是λ01，其示意图、符号和卡诺图示于图166至图168。如图168卡诺图所示，当对所有输入提供逻辑电平零时，λ01产生1的输出逻辑电平，否则输出逻辑电平为0。

以下功能是没有具体地命名，但是在处理多值功能逻辑时用作有用目的的功能。

功能#15,309₃。这个MPF是无名的，在于它不对应于已知二进制功能。图169至图171表示它。这个门有用作数据控制门，并且其使用在以下组合逻辑叙述中表示和讨论。当B输入是逻辑0的时候，#15,3093门的输出是A输入的基-1补码。当B输入是逻辑1或2时，输出是逻辑0。图171的卡诺图表示这种情况。

功能#19,542₃。这个MPF目前是无名的，并且在图172至图174中表示。这个门有用作数据控制门。当B输入大于0的时候，#19,542₃门的输出是A输入的基-1补码。当B输入是0时，输出是逻辑2。图174的卡诺图表示这种情况。

功能#140₃。对#19,542的输出添加基-1补码器，构成一个#140₃门。图175至图177表示#140₃门。在以下锁存器和寄存器的叙述中，更详细地叙述它。当B输入大于0的时候，#140₃门的输出是A输入的等同。当B输入是0时，输出是逻辑0。图177的卡诺图表示这种情况。

功能#19,6773。图178至图180表示这个MPF。这个门也有用作数据控制门。见以下组合逻辑叙述。当B输入是逻辑2的时候，#19,677₃门的输出是A输入的基-1补码。当B输入是逻辑0或1时，输出是逻辑2。图180的卡诺图表示这点。

组合逻辑

以下叙述主要集中在三进制逻辑系统的功能上，连带参考几个五进制(基5)和二进制。另外，所提出的电路和讨论中的大部分取这样形式，它被用于合成二进制逻辑的CMOS或其他电路结构的领域内的普通技术人员所理解。因此，未来的增强是可能的和可预知的。

术语“组合逻辑”指示根据需要，使用选择的OPF和/或MPF，以实现基于输入逻辑状态的希望输出(存储器元件的使用除外)。一般地，逻辑功能为相同的基。如前那样，混合基电路是可能的，但是更精致。通过组合逻辑，可以希望和实现多于一个的逻辑功能、输出和/或输入逻辑状态。

用于数字系统的公用逻辑块中的大部分使用形成“n取1选择器”的组合逻辑电路。在这些公用逻辑电路中是多路器、多路分解器和地址解码器。其他组合逻辑电路包括输入或输出调节器，例如那些对求积分输入解码的电路。另外，r+1状态输出驱动器(由于二进制逻辑的统治，这些驱动器目前成为三态驱动器)认为是组合逻辑电路。并且，对于包括顺序和时钟顺序逻辑(包括存储元件)的更复杂逻辑功能，要求组合逻辑电路。存储元件的使用限定为“顺序”或“时钟顺序”逻辑。

几个组合电路使用以上一位和多位功能叙述中表示的逻辑功能。这里叙述的组合电路不应该解释为唯一可能的组合。由于能够设计和制造任何基的任何逻辑功能，所以数十亿的组合逻辑电路是可能的。

SUS-LOC允许创建电路，这些电路起n输出取1的选择器的作用。n取1选择器可能是最常用的组合逻辑电路，因为它是多路器、多路分解器、静态和动态存储器的一个整体部分，并且在CPU的“指令解码器/定序器”部分中发现。n取1选择器实际上到处存在，它在这里叙述。

n取1选择器从多于r个可能中选择1，它具有每个输出一个MPF，和足够的OPF，以对地址输入的每一位产生r个可能逻辑电平。二进制实现对每个输入位使用两个反相器。第一反相器用作输入缓冲器和输入的“下一个状态发生器”两者。第二反相器由第一反相器驱动，用作输入缓冲器的“下一个状态发生器”。这个方案使输入缓冲，以减小电路的负载影响，并且产生二进制输入的两个逻辑状态。

基大于二的类似电路能遵照相同方案。一个r值一位功能用作一个输入缓冲器，并且r值“下一个状态发生器”或“前一个状态发生器”对于地址输入的每一位，产生r个可能的逻辑电平。在二进制逻辑系统中，基-1补码、下一个状态和前一个状态相同(即逻辑1的1的补码是0，逻辑1的下一个状态是0，以及逻辑1的前一个状态是0)。

图181表示一个三位二进制8取1选择器，而图182表示一个使用相同方案的两位三进制地址解码器或9取1选择器。图181和图182电路的真值表分别示于表V和表W。

表V

输入			输出(当逻辑1时选择)
输入			输出(当逻辑1时选择)								B⁰	B¹	B²	Y⁰	Y¹	Y²	Y³	Y⁴	Y⁵	Y⁶	Y⁷
0	0	0	1	0	0	0	0	0	0	0	B⁰	B¹	B²	Y⁰	Y¹	Y²	Y³	Y⁴	Y⁵	Y⁶	Y⁷
0	0	0	1	0	0	0	0	0	0	0	1	0	0	0	1	0	0	0	0	0	0
0	1	0	0	0	1	0	0	0	0	0	1	0	0	0	1	0	0	0	0	0	0
0	1	0	0	0	1	0	0	0	0	0	1	1	0	0	0	0	1	0	0	0	0
0	0	1	0	0	0	0	1	0	0	0	1	1	0	0	0	0	1	0	0	0	0
0	0	1	0	0	0	0	1	0	0	0	1	0	1	0	0	0	0	0	1	0	0
0	1	1	0	0	0	0	0	0	1	0	1	0	1	0	0	0	0	0	1	0	0
0	1	1	0	0	0	0	0	0	1	0	1	1	1	0	0	0	0	0	0	0	1

表W

输入		输出(当逻辑0时选择)
输入		输出(当逻辑0时选择)									T⁰	T¹	Y⁰	Y¹	Y²	Y³	Y⁴	Y⁵	Y⁶	Y⁷	Y⁸
0	0	0	2	1	2	2	2	1	2	1	T⁰	T¹	Y⁰	Y¹	Y²	Y³	Y⁴	Y⁵	Y⁶	Y⁷	Y⁸
0	0	0	2	1	2	2	2	1	2	1	1	0	1	0	2	2	2	2	1	1	2
2	0	2	1	0	2	2	2	2	1	1	1	0	1	0	2	2	2	2	1	1	2
2	0	2	1	0	2	2	2	2	1	1	0	1	1	2	1	0	2	1	2	2	2
1	1	1	1	2	1	0	2	2	2	2	0	1	1	2	1	0	2	1	2	2	2
1	1	1	1	2	1	0	2	2	2	2	2	1	2	1	1	2	1	0	2	2	2
0	2	2	2	2	1	1	1	0	2	1	2	1	2	1	1	2	1	0	2	2	2
0	2	2	2	2	1	1	1	0	2	1	1	2	2	2	2	1	1	2	1	0	2
2	2	2	2	2	2	1	1	2	1	0	1	2	2	2	2	1	1	2	1	0	2

为了减少三进制9取1选择器所要求的元件数，GOR₃门能用λ01门替换。然而，逻辑电平0和1必须是唯一要求的输出逻辑电平。λ01的输出是逻辑1，以指示选择，和逻辑0，以指示非选择。如果使用λ01门，MPF的晶体管数减少50％。

SUS-LOC还提供具有等同功能的互异或的电路。一个逻辑功能是一个“等同互异”功能，当对其所有输入供给相同逻辑电平时，它产生一个零的输出逻辑电平，而当其输入不相同时，它产生一个不同于零的逻辑电平。基r的每个逻辑系统包含与二进制“异”门(XOR)类似的功能。

另外，通过SUS-LOC可得到等同互异“广义OR”电路。当基大于二时，二进制XOR的类似功能是“等同互异广义OR”(XGOR_r)。并且，当基大于二时，可能有一个XGOR_r的互换功能“等同互异广义OR”(XGOR_r)和几个其他功能。表X表示XGOR₃卡诺图。图183和图184分别表示二进制“异”门示意图和卡诺图。

表X

图185表示用和二进制“异”类似的组合结构装配的XGOR₃。这两个电路之间的主要不同是用EQ₃和F200₃电路代替GAND₃和基-1补码器(F210₃)，而不是基不同。这是因为该功能将是“等同互异”，并且因此具有不同的响应特性。图186和图187分别表示XGOR₃的符号和卡诺图。

通过SUS-LOC还可得到高阻抗输出状态(r+1状态)电路。一个电路是一个r+1态驱动器，它在启动时对输出端提供r个不同逻辑电平中的一个，而在禁止时提供高阻抗。这样的二进制器件的目前名字是“三态”。实现高阻抗状态的两个其他方法称为“断开集电极”和“断开漏极”，这两种方法各自要求一个外部负载电阻器。然而，当基大于二时，建议驱动器全有源，因为对r个不同逻辑电平中的一个使用外部电阻元件，添加到输出负载。

遵循如三态驱动器的相同方案，实现r+1态驱动器要求两个基r的OPF、一个GOR_r和一个GAND_r，用于“数据和启动/禁止”逻辑，和基r的任何单级(或两个级的最后级)OPF，作为输出驱动器。对于为输出驱动器而选择的OPF，形成它的晶体管的栅极与GOR_r和GAND_r的输出连接。连接为这样，以便当禁止时，GOR_r和GAND_r的输出逻辑电平使输出驱动器的所有FET断开。如果一个两级OPF用作输出驱动器，则仅第二级由MPF驱动。第一级置于MPF的输入的数据通路中。

在本专利中，标记信号的方法如下。该方法是对信号名字，例如“Enable”用激活逻辑电平的数字加下标。当信号是逻辑电平1时，如果“Enable”是激活的，那么信号标记为“Enable₁”。采用这种方法是因为当大于两个逻辑电平可用时，二进制逻辑使用的标记不足够(例如Enable, Enable，或Enable*)。并且，当基大于二时，能使用一个单输入，以控制或选择多功能，例如标记为“Read₂-Stand By₁-Write₀”三进制信号。

由SUS-LOC实现的三进制r+1态驱动电路的例子包括四态缓冲器和四态基-1补码器。图188和图189分别表示三进制r+1态缓冲器和基-1补码器方案。表Y表示具有零的输出启动电平的四态缓冲器的真值表。

表Y

EN	DATA	OUTPUT
EN	DATA	OUTPUT	＞0	X	高阻抗
0	0	逻辑0	＞0	X	高阻抗
0	0	逻辑0	0	1	逻辑1
0	2	逻辑2	0	1	逻辑1

X可以是任何逻辑电平

r+1态驱动器的符号是选择为输出驱动器的OPF的符号，输入接近其输出。它用启动输出的逻辑电平标记。图190表示三进制r+1态缓冲器的符号，它具有与表Y一致的零的输出启动电平。

启动电平能改变为r个不同逻辑电平中的任何一个，相邻逻辑电平的任何组，或逻辑电平的特定集。启动电平改变是通过改变图188和图189中标记为OEL的一位功能实现，并且通过改变使图190所示输出能够为适当值的逻辑电平标记而象征性地指示。

表Z表示逻辑电平，这些电平能用来启动一个四态驱动器的输出，该四态驱动器是用图188和图189所示GOR_r、GAND_r方案，以及图188和图189中标记为OEL的替换OPF而实现。

表Z

启动电平	OEL替换
启动电平	OEL替换	0	F002
1	F202	0	F002
1	F202	2	F220
0&1	F002	2	F220
0&1	F002	0&2	F020
1&2	F200	0&2	F020

随着基增加，能用于启动r+1态驱动器的可能离散逻辑电平数，相邻逻辑电平组数，或逻辑电平的特定集数也增加。检查图193所示的五进制六态基-1补码器，这种情况变得简明。

因为增加了信号冲突的可能性(包括功率浪涌)，所以应该避免在逻辑电平转变期间，两个或多个r+1态驱动器驱动相同负载。在逻辑电平转变期间，根本不同的源电压(即V₂和V₀)可能相互可用，引起电路中的功率浪涌。这样的转变认为包括从逻辑电平0到逻辑电平r-1的转变，因为这样的转变包括所有中间逻辑电平。

虽然前述r+1态驱动器是功能的，但是减少要求的晶体管数增强它们的实用性。减少四态缓冲器中所用元件数的一种方式是用CGOR₃和CGAND₃门替换GOR₃和GAND₃门，以消除基本MPF中的基-1补码器和数据通路中的基-1补码器。这样使晶体管数减少25％，从36到24。

如图191所示，GOR₃和GAND₃门的较好替换是三进制MPF#15,309(图169至图171)和#19,677(图178至图180)。使用#15,309和#19,677门使四态缓冲器的晶体管数减少66％，从36到16。

产生一个全有源r+1态输出的优选方法是使用每个分支一个附加晶体管。使用这种方法，结果得到图192所示的四态基-1补码起，并且使四态基-1补码器的晶体管数减少66％(从24到8)(图189)。

图162的EQ₃电路可以扩展提供更多的输入。对EQ₃扩展输入数的一种组合方法使用一个三输入或多输入CGOR₃，以驱动CEQ₃的一个输入。与CGOR₃具有相等输入数的CGAND₃的输出驱动CEQ₃的另一个输入。图194用卡诺图表示这种情况，以表示各门的输出逻辑电平。这种方法能用于扩展任何基的EQ门的输入数。对于三进制情况，这样要求每个输入项8个晶体管加基本的两个输入门。

基转换

这里叙述从一个基到另一个基转换数字值的两种方法。这两种方法命名为“基转换只读存储器”(RCROM)和“成对”门。两种方法都不是不接受输入状态，也不丢失输出码，这是与先前基转换器关联的问题。并且，两种方法都能结合逻辑电平改变，并且它们都基于SUS-LOC结构，使得它们全有源(即两种方法都不使用电阻器，也不使用电阻元件)。

RCROM从任何预定源基(S_r)到任何目的基(D_r)执行基转换。转换所需时间约为四个S_r门时间。成对门执行从S_r到D_r的基转换，D_r是S_r的偶数幂或根。通过成对门的转换在一个S_r门时间内完成。

用SUS-LOC可以实现其他基转换技术。一种选择技术包括使用双横向开关输出的折叠多路转换器。折叠多路转换器是一项已知技术，它解决了许多数学、定时和不普通计数序列问题。

当两个不同基的逻辑合成电路或系统要求交换数据时，从源基(S_r)到目的基(D_r)的转换变得有必要。有两种方法从一个基到另一个基转换值：硬件和软件(固件认为是软件)。

转换两个基的程序设计学或软件方法要求具有较大基的计算机来执行转换。这是由于这个事实，例如三进制(基3)计算机不能产生或操纵五进制(基5)信号。然而，五进制计算能够产生和操纵三进制信号。虽然有用并且在某些情况下是希望的，但是基转换的程序设计学方法要求几个机器循环执行，并且不保证适当的D_r逻辑电平电压。

先前硬件实现的基转换器使用取决于电阻元件，例如分压器和阶梯电阻器的模拟技术。虽然这些转换器在它们设计的规范之内是有作用的，但是它们具有比较高的功率要求，并且不提出不接受状态、失码和逻辑电平电压不同的问题。由于高功率要求和不寻址的面积，这些基转换器不适合两个不同r值系统所要求的多位转换。

图195表示基转换只读存储器(RCROM)的方框图，除行驱动器是微分驱动器/电平变换器外，它和已知二进制存储器类似。当所涉及的两个基的V_r-1电压极为不同时，仅要求电平改变。这里为了公开目的，二进制和三进制V_r-1电压都为5伏。

输入部分由两个S_rn取1选择器组成。从S_r到D_r转换的值提供给或施加到RCROM的输入S_r ⁰到S_r ⁿ，作为一个地址。这个地址由两个n取1选择器解码，以产生行(R#)和列(C#)选择信号。

各行选择信号R0至Rn与一个微分驱动器/电平变换器的输入连接。有两个原因使用微分驱动器/电平变换器：保证驱动存储器阵列的晶体管的适当电压电平，和保持全有源器件(即预充电和/或上拉/下拉电路不需要或不使用)。

各列选择信号C0至Cn与一个缓冲驱动器/电平变换器连接，以控制列选择传输晶体管(近零阈值FET)。

存储器阵列由每个行列交叉点一个FET组成。当选择一行时，与该行连接的所有晶体管接通，把与FET关联的列线与表示该特定行和列组合的D_r逻辑电平的电源电压连接。当选择一列时，与该列连接的所有传输晶体管接通，把该列线的D_r逻辑电平与输出端连接。

图196表示一个四位二进制地址解码器。如所示，行选择信号有一个4取1选择器产生。如图195那样，各行选择信号R0至R3与一个微分驱动器/电平变换器连接。各微分驱动器的输出Rxa和Rxb与形成存储器阵列的FET的适当栅极连接(图204)，当选择该行时，该存储器阵列应该接通。

同样如图195所示，有另一个4取1选择器产生列选择信号。各列选择信号C0至C4与一个缓冲器/电平变换器的输入连接。各缓冲器的输出与3个传输晶体管连接，对基3输出的各要求位一个(图204)。

同样可以实现存储器阵列。图199至图202表示要求形成二进制到三进制存储器阵列的FET。紧接各FET的栅极之后是其要求的阈值电压。图203表示用于表示存储器阵列中的FET的符号。符号中的标记是它所表示的FET的图号。如所示，该符号表示具有图201的-0.75伏阈值电压的P沟道增强行FET。

如图204所示，存储器阵列是由4×4×3组织的48个FET组成。这个组织基于S_r值的大小，在本情况下，该大小是16，并且等于4行乘4列。要求的4×4阵列的数基于D_r的要求位的数，它必须等于或超过S_r值的大小。在本情况下，要求三个三进制数，因为三个三进制数能够有27个逻辑状态，这个数足以对16的S_r大小寻址。两个三进制数不足，因为两个三进制数能够仅有9个逻辑状态。

当一行变成有源时，与该有源驱动器(Rxa和Rxb)连接的所有FET接通，使各FET把不同列线与表示该特定行和列组合的要求逻辑电平的电源电压连接。在选择适当列时，三个选择的列线(各位一个)将允许传导到输出端。

列选择4取1解码器和驱动器的一个输出控制三个传输晶体管的栅极，对输出词的各三进制数一个。这些晶体管各把一个不同的列线与各自输出端T⁰，T¹或T²中的一个连接。

当把二进制值提供给输入端时，输出值是输入值的三进值等效，如表AA所示。

表AA

十进制	二进制输入				三进制输出
	二进制输入				三进制输出			B³	B²	B¹	B⁰	T²	T¹	T⁰
	0	0	0	0	0	0	0	B³	B²	B¹	B⁰	T²	T¹	T⁰	0
1	0	0	0	0	0	0	0	0	0	0	1	0	0	1	0
1	2	0	0	1	0	0	0	0	0	0	1	0	0	1	2
3	2	0	0	1	0	0	0	0	0	1	1	0	1	0	2
3	4	0	1	0	0	0	1	0	0	1	1	0	1	0	1
5	4	0	1	0	0	0	1	0	1	0	1	0	1	2	1
5	6	0	1	1	0	0	2	0	1	0	1	0	1	2	0
7	6	0	1	1	0	0	2	0	1	1	1	0	2	1	0
7	8	1	0	0	0	0	2	0	1	1	1	0	2	1	2
9	8	1	0	0	0	0	2	1	0	0	1	1	0	0	2
9	10	1	0	1	0	1	0	1	0	0	1	1	0	0	1
11	10	1	0	1	0	1	0	1	0	1	1	1	0	2	1
11	12	1	1	0	0	1	1	1	0	1	1	1	0	2	0
13	12	1	1	0	0	1	1	1	1	0	1	1	1	1	0
13	14	1	1	1	0	1	1	1	1	0	1	1	1	1	2
15	14	1	1	1	0	1	1	1	1	1	1	1	2	0	2

能如下实现三进制到二进制基转换器。图205所示是一个三元三进制地址解码器。如所示，行选择信号有一个9取1选择器产生。各行选择信号R0至R8与一个微分驱动器/电平变换器的输入连接，如图206所示。各微分驱动器的输出Rxa和Rxb与形成存储器阵列的FET的栅极连接(图211a、图211b)，当选择该行时，该存储器阵列接通。

同样如图205所示，列选择信号由一个3取1选择器产生。如图207所示，各列选择信号C0至C2与一个缓冲器/电平变换器的输入连接。各缓冲器的输出与5个传输晶体管连接，对基2输出的各要求位使用一个传输晶体管(图211b)。

三进制到二进制存储器阵列可以如下创建。图208和图209表示形成三进制到二进制存储器阵列所要求的FET。紧接各FET的栅极是其要求的阈值电压V_GS(TH)。

图210表示用于表示存储器阵列中的FET的符号。符号中的标记是它所表示的FET的图号。如所示，该符号表示具有图209的-2.00伏阈值电压的P沟道增强行FET。如图211a、图211b所示，该存储器阵列是由9×3×5组织的135个FET组成。这个组织基于S_r值的大小，在本情况下，该大小是27，并且等于9行乘3列。要求的9×3阵列的数基于D_r的要求位的数，它必须等于或超过S_r值的大小。在本情况下，要求5位，因为5²是32，所以这个数足以提供27个不同的响应。

当一行变成有源时，与该有源驱动器(Rxa和Rxb)连接的所有FET接通。各有源FET把一个列线与表示该特定行和列组合的D_r逻辑电平的电源电压连接。

五个传输晶体管的栅极由列选择3取1解码器和驱动器控制，对输出字的各位使用一个传输晶体管。这些晶体管把列线与五个输出端B⁰,B¹,B²,B³或B⁴中的一个连接。

当把三进制值提供给或施加到输入端时，输出值是输入值的二进值等效，如表AB所示。

表AB

十进制	三进制输入			二进制输出
	三进制输入			二进制输出					T²	T¹	T⁰	B⁴	B³	B²	B¹	B⁰
	0	0	0	0	0	0	0	0	T²	T¹	T⁰	B⁴	B³	B²	B¹	B⁰	0
1	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0	1	0
1	2	0	0	2	0	0	0	1	0	0	1	0	0	0	0	1	0
3	2	0	0	2	0	0	0	1	0	1	0	0	0	0	1	1	0
3	4	0	1	1	0	0	1	0	0	1	0	0	0	0	1	1	0
5	4	0	1	1	0	0	1	0	0	1	2	0	0	1	0	1	0
5	6	0	2	0	0	0	1	1	0	1	2	0	0	1	0	1	0
7	6	0	2	0	0	0	1	1	0	2	1	0	0	1	1	1	0
7	8	0	2	2	0	1	0	0	0	2	1	0	0	1	1	1	0
9	8	0	2	2	0	1	0	0	1	0	0	0	1	0	0	1	0
9	10	1	0	1	0	1	0	1	1	0	0	0	1	0	0	1	0
11	10	1	0	1	0	1	0	1	1	0	2	0	1	0	1	1	0
11	12	1	1	0	0	1	1	0	1	0	2	0	1	0	1	1	0
13	12	1	1	0	0	1	1	0	1	1	1	0	1	1	0	1	0
13	14	1	1	2	0	1	1	1	1	1	1	0	1	1	0	1	0
15	14	1	1	2	0	1	1	1	1	2	0	0	1	1	1	1	0
15	16	1	2	1	1	0	0	0	1	2	0	0	1	1	1	1	0
17	16	1	2	1	1	0	0	0	1	2	2	1	0	0	0	1	0
17	18	2	0	0	1	0	0	1	1	2	2	1	0	0	0	1	0
19	18	2	0	0	1	0	0	1	2	0	1	1	0	0	1	1	0
19	20	2	0	2	1	0	1	0	2	0	1	1	0	0	1	1	0
21	20	2	0	2	1	0	1	0	2	1	0	1	0	1	0	1	0
21	22	2	1	1	1	0	1	1	2	1	0	1	0	1	0	1	0
23	22	2	1	1	1	0	1	1	2	1	2	1	0	1	1	1	0
23	24	2	2	0	1	1	0	0	2	1	2	1	0	1	1	1	0
25	24	2	2	0	1	1	0	0	2	2	1	1	1	0	0	1	0
25	26	2	2	2	1	1	0	1	2	2	1	1	1	0	0	1	0

一个有利变更是对行和列解码器添加“ENABLE”输入。除使RCROM“可选择”外，当RCROM没有启动时，它还使所示Dr输出取r+1态(对于三进制到二进制情况为三态)。

其他变更包括添加输入锁存器，这样允许源基数据总线用于其他计算。并且可以添加输出缓冲器或驱动器。虽然这样增加输出驱动器能力，但是它消除了“ENABLE”变更的r+1态能力，除非驱动器为r+1态类型。如果使用r+1态驱动器，那么“ENABLE”用于选择r+1驱动器，而不选择行和列解码器。可以添加预充电或偏置电路。虽然这样增加了转换速度，并且从存储器阵列中消去晶体管，但是它增加动态功率消耗。

因为这里的概念可扩展到任何两基的任何位数，所以现在使用本发明的SUS-LOC电路结构，能实现除所示以外基的RCROM的设计和制造。

基转换也能通过成对门完成。成对门转换S_r的值，它是D_r的偶数幂或根。从较低基的多位产生较高基的一位，或从较高基的一位产生较低基的多位。例如，一个2对8门从一个三位二进制值产生一个一位八进制值。

除从一个基到另一个基转换值外，一个基本对门具有固有的电平改变能力。虽然有些受到限制，但是在许多情况下，基本对门的电平改变能力足以排除附加电平改变电路。然而，如果必须超过基本对门的能力以外的电平改变，就必须在门侧出现较低基。例如，电平变换器必须置于3对9门的输入侧，和9对3门的输出侧。

为了公开目的，这里叙述两对门：二进制到四进制对门(2对4)和四进制到二进制对门(4对2门)。二进制系统具有3伏的V_r-1，而四进制系统使用6伏的V_r-1。表AC表示使用SUS-LOC结构，设计要求的对门所必需的参数。

表AC

逻辑系统	Vr-1	LSV	OP	V₀	V₁	V₂	V₃
逻辑系统	Vr-1	LSV	OP	V₀	V₁	V₂	V₃	二进制	3	3	N/A	0	3
四进制	6	2	60％	0	2	4	6	二进制	3	3	N/A	0	3

图212表示2对4门的示意图。图213和图214分别表示符号和卡诺图。基本2对4门的四进制输出值是输入二进制值的基-1补码。该卡诺图可能对那些不熟悉SUS-LOC结构的技术人员来说不熟悉，因为它包含除0和1外的值，包括大于1的值。表AD表示一个选择卡诺图。

表AD

两个卡诺图都正确。然而，图214所示图可能由于其较大的简单性而是优选的。

由于V_r-1电压之间的不同(表AC所示)，所以电平改变是必要的。因为基本2对4门具有限制的电平改变能力，并且因为要求的电压改变在基本2对4门的范围之内，所以在本情况下不要求附加电平改变。如所示，没有幻象所示的元件，2对4门作为一个基转换器和一个电平变换器执行。

如果必须超过基本门的能力改变电平，或希望正逻辑输出，那么应该使用基-1补码器(如图212幻象元件所示)。应该注意，如果基-1补码器改变二进制输入的电平，那么必须重新计算Q1到Q8的晶体管。

基本2对4门的四进制输出值是输入二进制值的基-1补码。当要求附加电平改变，或仅希望正逻辑输出时，使用如图212中幻象元件所示的基-1补码器。如果使用基-1补码器，建议如果需要它们也是电平变换器，因为这样将增加门的速度。

当要求正和补码逻辑输出两者时，对输出添加一个D_r基-1补码器(未示出)。并且，当要求超过基本门的能力改变电平及要求两个逻辑输出时，那么要求图212的幻象元件和D_r基-1补码器。

对于不同于正和补码的逻辑输出，对基本门的输出添加适当的D_rOPF。在256个可能的四进制OPF中，252个是有用的(即252个非连续)。

图215表示4对2门的示意图，图216和图217分别表示符号和卡诺图。此外，卡诺图可能表现不寻常，因为它具有一个不为0和1的值的输入，和两个仅为0和1的输出。一种选择是两个卡诺图，对每个输出一个。

由于V_r-1电压之间的不同(见表AC)，所以电平改变是必要的。基本4对2门具有限制的电平改变能力，并且要求的电压改变在其范围之内，因此，在本情况下不要求附加电平改变电路。没有幻象所示的元件，4对2门执行基转换器和电平改变两者。

如果必须超过基本门的能力改变电平，或希望正逻辑输出，那么应该添加图215幻象元件所示的基-1补码器(反相器)，并且重新计算晶体管Q1到Q8。

基本4对2门的二进制输出值是输入四进制值的基-1补码。当要求附加电平改变，或仅希望正逻辑输出时，使用如图215中幻象元件所示的基-1补码器。如果使用基-1补码器，建议如果需要它们也是电平变换器，因为这样将增加门的速度。

当要求正和补码逻辑输出两者，并且/或者要求超过基本门的能力改变电平时，那么使用幻象所示的图215的元件。

锁存器和寄存器

锁存器是存储元件，用于形成寄存器以及顺序和时钟顺序逻辑电路。目前，锁存器的限定是双稳电路，它能由适当的输入信号设置和复位。然而，当锁存器的基大于二时，锁存器不再双稳，因此要求新的工作限定。与基于SUS-LOC的锁存器关联的一种有用限定是“一种由适当输入信号置于多个状态中的一个的多稳态电路”。

当锁存器的基大于二时，三组锁存器是可能的。这三组是：补码、转换(对二进制不可能)和全同锁存器。各组包含双电平至r电平类型的锁存器。

第一组锁存器是补码锁存器。这些锁存器的输出逻辑电平等于数据输入逻辑电平的基-1补码。例如，五进制补码锁存器的主要输出等于数据输入的4的补码。

第二组锁存器是转换锁存器。这组锁存器产生既不是r-1补码，也不是数据输入逻辑电平的全同的输出逻辑电平。在这三组中，这组包含大多数双电平至r电平锁存器类型。当用任何逻辑结构实现基2或标准二进制(即不是r状态中的两个)时，这组不可能。

第三组由全同锁存器组成。这组的所有锁存器基本上是补码和转换组的锁存器，从电路中的一个不同点取得输出。全同锁存器的输出逻辑电平等于数据输入逻辑电平。

简单锁存器

如图218所示，简单r值锁存器由交叉耦合的两个r值OPF形成。r值锁存器与二进制锁存器之间的两点不同是，锁存器能够存储的逻辑电平数，及该锁存器可能是一个转换锁存器。即输出可能既不是输入数据的全同，也不是它的基-1补码。

图218中标记为TG的元件是传输门或近零阈值FET(图5)，并且用于控制锁存器的输入和反馈通路。当在它们的控制输入φA和φB设置逻辑电平0时，这些开关或传输门断开(不传导)，而当在它们的控制输入设置大于0的逻辑电平时，它们接通。

图218中标记为FA和FB的两个OPF是锁存器的有源元件。所使用的这对特定OPF确定所形成的锁存器的组和类型。除小于r电平锁存器外(这样需要特殊考虑)，所使用的两个OPF将形成r值缓冲器。通过简单地从具有双向数据输入/输出端，标记为“FB”的OPF的输出侧取得锁存器的输出(图219)，形成一个全同组锁存器。图219所示的全同锁存器的输出逻辑电平等于输入数据。补码和转换锁存器的输出逻辑电平是输入数据的功能FA。

各组和类型的三进制锁存器的OPF对在表AE列出，并且能从该表选择。具有多输出的锁存器可通过简单地添加产生希望输出逻辑电平的OPF实现，如图220所示。

表AE

*双电平类型的输入逻辑电平

图221所示是用于表示r值补码或转换锁存器的基本符号，标记DL_r用于指示基r的数据锁存器。输出端用Fnn标记，以指示用于产生输出的OPF。在单输出下，这个标记指示用于FA的OPF。如果锁存器来自三进制补码组，那么将使用F210₃作为输出端的标记。

图222所示是表示具有多输出的简单锁存器的符号。图223所示符号表示具有双向数据端的全同组锁存器。

如果简单锁存器具有专用于它的选通电路，那么用标记为“STB”(Strobe)的单输入替换两相输入(φA和φB)，如图224所示。紧接STB标记的阴影面积是用于指示选通输入的有源逻辑电平的位置。

时钟相位产生

有几种方法，产生操作锁存器所要求的φA和φB时钟信号。图225所示方法是最简单的方法。在所示OPF下，在Strobe₀输入从逻辑1到逻辑0转变期间，补码或转换锁存器成为透明的。

在这个透明期间，提供给数据输入的数据在输出端以输入数据的Fnnn可用。在Strobe₀输入从逻辑0到逻辑1转变期间，在数据输入存在的数据被锁定。具有双向数据端的全同锁存器的输出仅在锁定状态期间(即当Strobe₀输入不活动时)可用。

对于三进制情况，可以选择任何逻辑电平或逻辑电平对来操作简单锁存器。能用于起动简单锁存器的逻辑电平数取决于基，并且等于r-2。为了改变图225所示选通电路的有源逻辑电平，图225所示的选通电路的OPF用提供希望操作电平的OPF替换。表AF列出三进制情况的替换OPF和响应的逻辑电平。

表AF

电平	F022的替换
电平	F022的替换	0	F022
0&1	F002	0	F022
0&1	F002	1	F202
1&2	F200	1	F202
1&2	F200	2	F220
0&2	F020	2	F220

虽然可以选择r逻辑电平中的任意来操作r值简单锁存器，但是当选择不是0或r-1的逻辑电平来操作r值锁存器时应该小心。这是由于这个事实，即r值控制信号从逻辑电平0到大于1的逻辑电平的转变，或从大于1的逻辑电平到逻辑电平0的转变，通过所有可能影响锁存器操作的中间逻辑电平。在有些情况下具有中间逻辑电平的简单锁存器的操作可能是希望的，并且取决于特定应用。

主从锁存器

如图226所示，为了形成一个主从锁存器，串联两个简单锁存器，把第一锁存器(主)的输出与第二锁存器(从)的数据输入连接，并且倒置从锁存器中的控制信号φA和φB。

这种串联方法使主从锁存器对选通输入的边沿而不是其电平作出响应。在图225的选通电路中所示的OPF下(F022₃和F200₃)，在Strobe₀输入从逻辑1到逻辑0转变期间，在数据输入存在的数据被主锁存器锁定，而从锁存器变得透明，使得主锁存器锁定的数据在输出可用。在Strobe₀输入从逻辑0到逻辑1转变期间，从锁存器锁定主锁存器的输出，并且主锁存器变得透明，不影响从锁存器的输出。

用于表示主从锁存器的符号示于图227。紧接时钟输入(CLK)的阴影面积是为操作锁存器所要求的边沿描述符保留的位置。除标识MS_r外(与DS_r相对)，该符号几乎与数据锁存器的符号相同，并且时钟输入标记CLK具有2个或多个逻辑电平，用一个或多个箭头分开，指示用于操作的前沿、后沿或特别边沿对。

可以选择任何边沿，或前沿和/或后沿的特别对，以操作r值主从锁存器。可用的边沿数和变沿的组合随基增加而增加。通过改变选通电路的OPF，完成操作主从锁存器的边沿改变。对于三进制情况，操作主从锁存器的边沿和用于其符号的关联描述符列于表AG。

表AG

边沿	使用	描述符
边沿	使用	描述符	1到0	F022	1↓0
2到1	F002	2↓1	1到0	F022	1↓0
2到1	F002	2↓1	0到1,&2到1*	F202	0↑1-2↓1
0到1	F200	0↑1	0到1,&2到1*	F202	0↑1-2↓1
0到1	F200	0↑1	1到2	F220	1↑2
1到0,&1到2*	F020	1↓0-1↑2	1到2	F220	1↑2

*边沿的特别对

当选择用于操作主从锁存器的边沿时，必须小心，因为从逻辑0到大于1的电平的转变，和从大于1的电平到逻辑0的转变，包括所有中间电平，并且将具有几个前沿和后沿。中间逻辑电平转变的边沿可能引起主从锁存器的激活。

在某些情况下，具有中间逻辑电平转变的主从锁存器的操作可能是希望的，并且取决于特定应用。图228表示一个具有多输出的主从锁存器的示意图，它在Strobe₀输入的逻辑1到逻辑0边沿操作，并且其符号示于图229。

可复位锁存器

图230表示一个能被复位，更准确地说能被置零或清除的简单锁存器的示意图，图233表示它的符号。然而，当使CLR₀输入不活动时，如果Strobe₀输入活动，那么由140₃门注入的逻辑0可能取决于Strobe₀和数据输入的状态而被锁定。如果希望锁定逻辑0而不关心Strobe₀输入的状态，那么应该使用可复位主从锁存器。

图231和图232分别表示具有异步清除的主从锁存器及其符号，它具有选择CLK和CLR₀输入缓冲器。幻象表示多输出功能。如所示，当提供给逻辑电平0是，清除输入CLR₀是活动的。当CLR₀是活动的时，输出逻辑电平是0，并且保持这样，而不管Strobe₀输入的状态。

通过对逻辑电平1用3650₃门，或对逻辑电平2用3780₃门替换140₃门，能改变CLR_N输入为活动的逻辑电平。为了实现一个可用多逻辑电平清除的锁存器，用适当的MFP替换140₃，或可以添加OPF，以驱动140₃、3650₃或3780₃门的B输入。

如上所述，建议仅使用逻辑电平0或r-1，以激活清除功能，因为两个或多个逻辑电平的任何r值信号的转变包括所有中间逻辑电平。并且，利用0或r-1作为活动逻辑电平要求很少的元件，因为中间逻辑电平的不连续解码比逻辑电平0或r-1的不连续解码要求较多的元件。

通过使用适当的MPF替换140₃门，可能得到可设置为不是0的r个逻辑电平中任何一个的锁存器。可选择地，替换140₃门，能设计和使用一个组合逻辑电路，它结合所有希望的“设定”状态。

既然理解以上所述，对上述基本方案有许多变更，这些变更将会由利用和实施SUS-LOC结构的技术人员想到和开发。并且，上述关于锁存器的部分不应该认为是执行存储器的逻辑功能的电路的可能变更和/或组合的全部范围。

顺序和时钟顺序逻辑

术语“顺序逻辑”意指一个接一个或顺序地执行两个或多个逻辑功能，并且前步的结果必须顺序地存储为随后步所用。术语“时钟顺序逻辑”通常意指如上所述的顺序逻辑的使用，它与系统中别处电路所产生的信号同步地执行一个或多个逻辑功能。

在任一情况下，上述关于锁存器的部分公开了许多可能电路中的几个，这些电路提供了顺序和时钟顺序逻辑所要求的存储元件。

数字线性化电路

在模拟应用中使用SUS-LOC，通过改变阈值电压，能实现模拟-数字转换线性化电路。特定应用是一种在一次操作或级中数字化和线性化的电路，它被称为数字线性化电路。

用于感受各种现象的大多数变换器的输出电压或电流是非线性的。因为非线性输出，目前使用的数字化和线性化方法为两步过程。第一步把模拟信号转换成数字值。这个过程称为模拟-数字转换(A-D或A/D)。虽然有几种实现这个过程的方法(例如连续近似和双斜率)，但是它们全都具有取样率，并且要求许多循环来完成一次转换。而且，精确性越大，要求的时钟循环越多。第二步是用处理器和适当算法把数字值线性化。这个过程要求许多时钟循环来完成，精确性越大，要求的时钟循环越多。

一个SUS-LOC数字线性化电路在一次操作中执行上述两步，它连续地取样，并且几乎不要求时钟循环来完成。取决于时钟速度，要求的时间可能等于一个或两个时钟循环来调整，但是与目前A/D方法所要求的数百时钟循环比较，这个时间最小。

为了实现数字线性化电路，计算OPF的阈值电压，以便它们与变换器的放大输出曲线上的选择点配合。能选择的点数等于选择的OPF的开关点数。图234表示为了简化而使用一个三进制OPF的数字线性化电路的简单总体示意图，而图235表示变换器或传感元件的放大输出曲线。

图236表示三进制OPF的示意图，它具有与传感器放大输出曲线配合的改变的阈值电压。放大器目前用于A/D转换器，并且数字线性化电路符合这个现有标准。因为阈值电压配合曲线上的选择点，所以发生线性化，并且因为OPF的输出是数字的，所以发生数字化。在一个同时步中，并且在接收到信号时，进入数据既被数字化又被线性化。

图237表示图234的数字线性化电路的简单总体示意图，它扩展到三进制的几个位，加一个附加OPF，以用作一个缓冲器，以保证不发生亚稳性，并且产生非补码值。图237所示放大器具有不同的放大因子，以便对于添加的级数，放大器A的输出是整个伏特，放大器B的输出是A放大的三倍减去整个伏特，放大器C是A放大的9倍减去放大器B的输出，等等。

为了较大的精确性，并且为了产生取各别十进制的数字输出，用十进制OPF替换三进制OPF，改变阈值电压，使其与变换器的放大输出曲线上的十个选择点配合。当然，如果使用十进制OPF，与3的幂相对，放大因子将是10的幂。

其他SUS-LOC电路的例子

从以上所述，可见通过SUS-LOC，能实现具有任何输入数n的任何基r的逻辑功能。一旦选择了任何功能的卡诺图，SUS-LOC就提供实际和可实现的方式，由此能构造多值逻辑电路。对剩余附图给出简短叙述，因为根据以上所述，这些附图本身提供完全公开。

图238连同其卡诺图一起表示通过SUS-LOC的SUS-MOS实施例实现的五进制GOR₅电路。由于卡诺图的非逆向性质，在图238所示的SUS-MOS实施例中出现反向偏置。图239a、图239b是图238具有附加级，以防止这样的反向偏置的GOR₅电路。当然，可以对图121的CGOR₅电路补码，以获得提供相同的电路响应和卡诺图的电路，如图240所示。

虽然能通过SUS-LOC实现任何单基多值逻辑电路(而且认为还能实现任何多基多值逻辑电路)，但是通过适应由电路的关联卡诺图指示的某些组及其他方面，可以取得某些效率和优化。通过为希望的卡诺图建立等效SUS-MOS电路，并且添加必要的附加级，以防止反向偏置，能通过SUS-LOC实现任何单基多值逻辑电路。认为相同情况对多基多值逻辑电路为真。

图241连同其卡诺图一起表示通过SUS-LOC的SUS-MOS实施例实现的五进制GAND₅电路。由于卡诺图的非逆向性质，在图241所示的SUS-MOS实施例中出现反向偏置。图242a、图242b是图241具有附加级，以防止这样的反向偏置的GAND₅电路。当然，可以对图124的GAND₅电路补码，以获得提供相同的电路响应和卡诺图的电路，如图243所示。

图244表示图121的CGOR₅电路，括号是关于从源电压加相对栅阈值电压计算得到的绝对阈值电压。图244还表示了CGOR₅符号和卡诺图。

图245表示五进制CEQ₅电路的卡诺图分组的完全集(用周围划线表示)。这样的分组由选择决定，并且在这个程度上，自然是任意的。图246a、图246b表示与图245的卡诺图分组对应的复合电路分支。

图247表示CEQ₅电路的一个选择卡诺图分组方案。图248a、图248b表示与图247所示的卡诺图分组对应的复合电路分支。

图249表示CEQ₅电路的一个第二选择卡诺图分组。

图250表示补码三进制∑或CSIGMA₅电路的示意卡诺图和符号。

图251表示三进制∑或SIGMA₅电路的一个选择实施例的示意卡诺图和符号。

图252表示以德国多特蒙德大学的Dr.Claudio Moraga命名的电路的四进制实施例的示意图和卡诺图。CMORAGA电路是一个逆向电路，并且无需抗反向偏置附加级。卡诺图中出现的“转角”结构(B1/A0,B1/A1和B0/A1)给出串并联结构，负责逻辑电平2到输出的传输。认为中间分支的串并联结构由电路的对应卡诺图中的这样转角所反映。如CGOR和CGAND电路中的类似特点所反映，这样的转角可能为SUS-LOC中电路分支开发/确定提供一组。

关于卡诺图中的这样转角，认为当该组的输出电压大于或等于V_r-1/2(≥V_r-1)时，P沟道FET串联，而N沟道FET并联。当该组的输出电压小于V_r-1/2(＜V_r-1)时，那么认为N沟道FET形成串联部分，而P沟道FET并联。如果输出电压等于V_r-1/2(=V_r-1)，那么看来所有FET是耗尽型FET。如果输出电压大于V_r-1/2(＞V_r-1)，看来串联FET是P沟道增强型FET，而并联FET是N沟道耗尽型FET。当输出电压小于V_r-1/2(＜V_r-1)时，看来串联N沟道FET是增强型FET，而并联P沟道FET是耗尽型FET。

虽然本发明预期使用保持恒定阈值特性(V_GS(TH))的FET，但是使用具有动态阈值特性的电路元件也可以在SUS-LOC中得到良好和有利使用。例如，在包括FET的晶体管中已知的体负阻效应或体效应能改变阈值电压V_GS(TH)。通过体效应增加或降低阈值电压V_GS(TH)，能提供附加优点和实用性，以增强本发明。例如，通过启动和禁止易于反向偏置的FET，有可能通过体效应实行SUS-MOS所必需的单向FET。

虽然已经关于特定实施例叙述了本发明，但是认识到在不违反本发明概念下，可以发明本发明的各种附加变更。如上所述，光学或其他高速模拟电路元件可以有利地用于SUS-LOC电路中。另外，体效应或其他方式允许离散电路元件动态开关能力，它可以用于SUS-LOC。

本发明提供一种多值逻辑的电子电路结构。

本发明的一个目的是提供基本电路，它允许以任何可用数字系统(基r值数字系统)表示信息。

本发明的另一个目的是提供基于r值数字系统的电路，它能取任何变量数作为输入(n变量输入)。

本发明的另一个目的是提供基于任何数字系统的逻辑电路，该电路是全有源的，没有用于逻辑合成的无源元件。

本发明的一个目的是提供基于任何数字系统或数字系统组合的逻辑电路所要求的基本电路。

本发明的一个目的是提供基于任何数字系统的计算机所要求的逻辑电路。

本发明的一个目的是提供基于最优数字系统的计算机所要求的基本电路，该最优数字系统目前看作数字三。

本发明的一个目的是提供可预测和可实现的多值逻辑的电路。

参照所附说明书和附图，本发明的这些和其他目的、优点和工业实用性将是显而易见的。

Claims

1．一种用于多值逻辑的一位信号处理电路，包括：

一个输入和一个输出；

一个第一终端分支，把所述输入与所述输出耦合，所述第一终端分支对于第一组的唯一输入信号，传导第一输出信号；

一个第二终端分支，把所述输入与所述输出耦合，所述第二终端分支对于第二组的唯一输入信号，传导第二输出信号；和

一个中间分支，把所述输入与所述输出耦合，所述中间分支对于第三组的唯一输入信号，传导第三输出信号；从而

为多值逻辑信号处理提供一种一位逻辑功能。

2．权利要求1的用于多值逻辑的一位信号处理电路，还包括：

一个附加级，所述附加级防止该用于多值逻辑的一位信号处理电路的至少一个分支的反向偏置。

3．一种用于多值逻辑的多位信号处理电路，包括：

第一和第二输入；

一个输出；

一个第一复合分支，把所述第一和第二输入与所述输出耦合，所述第一复合分支对于第一组的唯一输入信号，传导第一输出信号；和

一个第二复合分支，把所述第一和第二输入与所述输出耦合，所述第二复合分支对于第二组的唯一输入信号，传导第二输出信号；从而

为多值逻辑信号处理提供一种多位逻辑功能。

4．权利要求3的用于多值逻辑的多位信号处理电路，其中所述第一复合分支还包括：

一个附加级，所述附加级防止所述第一复合分支的至少一个开关的反向偏置。

5．一种用于多值逻辑的信息信号处理电路，包括：

一个第一开关，所述第一开关与一个第一源电压耦合，并且具有一个第一开关输入和一个第一开关输出，当施加在所述第一开关输入上的输入信号电压与所述第一源电压足以相差第一阈值电压时，所述第一开关把所述第一源电压传送到所述第一开关输出；和

一个第二开关，所述第二开关与所述第一开关耦合，所述第二开关与一个第二源电压耦合，并且具有一个与所述第一开关输入耦合的第二开关输入和一个与所述第一开关输出耦合的第二开关输出，当施加在所述第二开关输入上的所述输入信号电压与所述第二源电压足以相差第二阈值电压时，所述第二开关把所述第二源电压传送到所述第二开关输出；从而

通过适当地选择所述第一开关，所述第一开关要求的所述第一阈值电压，所述第二开关，和所述第二开关要求的所述第二阈值电压，该信息信号处理电路响应所述输入信号电压，控制所述第一源电压或所述第二源电压的传送，从而实现一种多值逻辑电路。

6．权利要求5的用于多值逻辑的信息信号处理电路，还包括：

所述第一源电压加所述第一阈值电压，叠加所述第二源电压加所述第二阈值电压，以提供连续输出。

7．权利要求5的用于多值逻辑的信息信号处理电路，其中所述第一开关包括N沟道FET。

8．权利要求5的用于多值逻辑的信息信号处理电路，其中所述第二开关包括P沟道FET。

9．一种用于多值逻辑的信息信号处理电路，包括：

一个第一N沟道FET开关，所述第一开关与一个第一源电压耦合，并且具有一个第一开关输入和一个第一开关输出，当施加在所述第一开关输入上的输入信号电压与所述第一源电压足以相差第一阈值电压时，所述第一开关把所述第一源电压传送到所述第一开关输出；

一个第二P沟道FET开关，所述第二开关与一个第二源电压耦合，并且具有一个与所述第一开关输入耦合的第二开关输入，和一个与所述第一开关输出耦合的第二开关输出，当施加在所述第二开关输入上的所述输入信号电压与所述第二源电压足以相差第二阈值电压时，所述第二开关把所述第二源电压传送到所述第二开关输出；和

所述第一源电压加所述第一阈值电压，叠加所述第二源电压加所述第二阈值电压，以提供连续输出；从而

10．一种用于处理具有三个或多个电平的信号的多值逻辑信号处理电路，包括：

一个第一输入；

一个输出；

一个第一终端分支，与所述第一输入和所述输出耦合，所述第一终端分支响应所述第一输入传送的第一逻辑电平的输入信号，传送第一输出信号；

一个第二终端分支，与所述第一输入和所述输出耦合，所述第二终端分支响应所述第一输入传送的第二逻辑电平的输入信号，传送第二输出信号；

当所述第一输入传送所述第二逻辑电平信号时，所述第一终端分支不传送所述第一输出信号；以及

当所述第一输入传送所述第一逻辑电平信号时，所述第二终端分支不传送所述第二输出信号；从而

该信号处理电路对输入信号执行逻辑操作，所述输入信号控制所述输出信号。

11．权利要求10的多值逻辑信号处理电路，还包括：

一个第一中间分支，与所述第一输入和所述输出耦合，所述第一中间分支响应所述第一输入传送的第三逻辑电平的输入信号，传送第三输出信号；

12．权利要求11的多值逻辑信号处理电路，其中所述第一终端分支包括P沟道耗尽型FET，从而所述第一终端分支响应所述第一逻辑电平信号，传送所述第一输出信号，所述第一逻辑电平低于所述第一输出信号加一个栅阈值。

13．权利要求11的多值逻辑信号处理电路，其中所述第一终端分支包括P沟道增强型FET，从而所述第一终端分支响应所述第一逻辑电平信号，传送所述第一输出信号，所述第一逻辑电平低于所述第一输出信号减一个栅阈值。

14．权利要求11的多值逻辑信号处理电路，其中所述第二终端分支包括N沟道耗尽型FET，从而所述第二终端分支响应所述第二逻辑电平信号，传送所述第二输出信号，所述第二逻辑电平高于所述第二输出信号减一个栅阈值。

15．权利要求11的多值逻辑信号处理电路，其中所述第二终端分支包括N沟道增强型FET，从而所述第二终端分支响应所述第二逻辑电平信号，传送所述第二输出信号，所述第二逻辑电平高于所述第二输出信号加一个栅阈值。

16．权利要求11的多值逻辑信号处理电路，其中所述第一中间分支包括：

一个第一中间FET，与所述第一输入和所述输出耦合；和

一个第二中间FET，与所述第一输入和所述输出耦合。

17．权利要求16的多值逻辑信号处理电路，还包括：

所述第一中间FET具有栅极、源极和漏极，并且限定一个上限值，在这个值之上所述第一中间分支不传送所述第三输出信号；

所述第二中间FET具有栅极、源极和漏极，并且限定一个下限值，在这个值之下所述第一中间分支不传送所述第三输出信号；

所述第一中间FET栅极与所述第一输入和所述第二中间FET的所述栅极耦合；

所述第一中间FET漏极与所述第二中间IGFET的所述源极耦合；以及

所述第二中间FET漏极与所述输出耦合。

18．权利要求17的多值逻辑信号处理电路，其中：

所述第一中间FET是P沟道耗尽型IGFET；以及

所述第二中间FET是N沟道增强型IGFET。

19．权利要求17的多值逻辑信号处理电路，其中：

所述第一中间FET是P沟道增强型IGFET；以及

所述第二中间FET是N沟道耗尽型IGFET。

20．权利要求17的多值逻辑信号处理电路，其中：

所述第一中间FET是P沟道耗尽型IGFET；以及

所述第二中间FET是N沟道耗尽型IGFET。

21．权利要求11的多值逻辑信号处理电路，其中所述第一终端分支包括一个单FET。

22．权利要求11的多值逻辑信号处理电路，其中所述第二终端分支包括一个单FET。

23．权利要求11的多值逻辑信号处理电路，还包括：

一个第二输出；

一个第三终端分支，与所述第二输入和所述输出耦合，所述第三终端分支响应所述第二输入传送的逻辑电平信号，传送第四输出信号；

一个第四终端分支，与所述第二输入和所述输出耦合，所述第四终端分支响应所述第二输入传送的逻辑电平信号，传送第五输出信号；从而

对所述第一和第二输入传送的输入信号执行多值逻辑操作。

24．权利要求23的多值逻辑信号处理电路，还包括：

一个第二中间分支，与所述第二输入和所述输出耦合，所述第二中间分支响应所述第二输入传送的逻辑电平信号，传送第六输出信号。

25．权利要求24的多值逻辑信号处理电路，其中所述第二中间分支包括多个IGFET对，各IGFET对限定一个输入信号的唯一带宽，对于该唯一带宽各所述IGFET对传送信号。

26．权利要求25的多值逻辑信号处理电路，还包括：

一个附加级，所述附加级防止该多值逻辑信号处理电路的至少一个分支的反向偏置。

27．一种用于处理具有三个或多个电平的信号的多值逻辑信号处理电路，包括：

一个第一输入；

一个第二输入

一个输出；

一个第三终端分支，与所述第二输入和所述输出耦合，所述第三终端分支响应所述第二输入传送的第三逻辑电平的输入信号，传送第三输出信号；

一个第四终端分支，与所述第二输入和所述输出耦合，所述第四终端分支响应所述第二输入传送的第四逻辑电平的输入信号，传送第四输出信号；

所述第一和第三终端分支形成一个第一复合分支，它能够传送第一复合输出信号；

所述第二和第四终端分支形成一个第二复合分支，它能够传输第二复合输出信号；

当所述第一和第二输入分别传送所述第一和第三逻辑电平信号时，所述第一复合分支仅传送所述第一复合输出信号；

当所述第一和第二输入分别传送所述第二和第四逻辑电平信号时，所述第二复合分支仅传送所述第二复合输出信号；从而

提供一种多位多值逻辑电路，它响应唯一的第一和第二输入逻辑信号，提供唯一的输出逻辑信号。

28．权利要求27的用于处理具有三个或多个电平的多值逻辑信号处理电路，其中从CGOR,CGAND,CEQ,CSIGMA,GOR,GAND,EQ,SIGMA和XGOR所组成的组中，选择该多值逻辑信号处理电路。