CN1753308A - 编码装置和解码装置 - Google Patents

Abstract

公布了一种编码装置，它将输入数字信号和输入时钟转换为三位六态转换编码输出并且输出它们。所述编码装置有第一状态转换控制部分、第二状态转换控制部分和输出选择部分。第一状态转换控制部分在输入时钟的正沿处改变第一数据的状态。第二状态转换控制部分在输入时钟的负沿处改变第二数据的状态。输出选择部分交替选择第一状态转换控制部分和第二状态转换控制部分的状态。

Description

编码装置和解码装置

相关申请的比较：

本发明包含主题涉及在2004年9月22日向日本专利局提交的日本专利申请JP2004-275454，该申请在此全文并入以作参考。

发明领域：

本发明涉及编码装置和解码装置适用于通过三根传输线传输代表六种状态转换的数字数据。

发明背景：

一般说来，当数据在计算机设备和外围设备间传输，数据在微处理器间传输，传输数字视频信号时，将数字数据转换为串行数据以减少传输线的数量。这个系统广泛地用作串行传输。当使用串行传输系统时，接收侧使用表示由“0”和“1”代表信息位的传输定时的时钟，使得接收侧能正确地再生经由传输线传输的信息位。

当数据和时钟通过串行传输传输时，可把它们分开传输。代替地，它们可被按时间顺序多路复用并传输。当分开传输数据和时钟时，至少需要四根传输线。相反地，当按时间顺序多路复用并传输数据和时钟时，只需使用两根或三根传输线。这样，后一种方法优于前一种把数据和时钟分开传输的方法。

按时间顺序多路复用并经由两根传输线传输数据和时钟的系统(在下文中，此系统称为双线系统)已投入实际应用，例如一个根据称为曼彻斯特的编码系统将时钟与数据一起编码并且经由一根通用传输线传输多路复用信号的系统。在相关领域的双线系统中，使用锁相环(PLL)再生时钟。这样，解码部份的硬件变得复杂。此外，如果期望更快的通信速度，那么该PLL不能跟上时钟频率，从而阻止了该时钟的再生。

在使用三根传输线的系统中(在下文中，此系统称为三线系统)，数据和时钟由三位信号表示，该三位信号由一个或两个“0”和一个或两个“1”组成。在此三线系统中，使用经由所述三根传输线的三种信号的状态转换检测数据和时钟。因为解调方不使用PLL，所以该三线系统允许数据在高于双线系统的速率下通信。

另一方面，因为三线系统传输线内的信号是不平衡的，所以存在问题的可能性更高，诸如在信号改变点发生的电磁干扰(EMI)。当经由三根传输线传输的三位信号从“100”变为“011”时，容易发生诸如EMI此类的问题。为解决这一问题，将信号编码使得经由三根传输线传输信号的电压总和在信号改变前后皆为常数。不能通过两个信号状态“0”和“1”达到上述要求。这样，就需提供三种电压。在下文中，这些信号称为三值三差分逻辑信号。

专利文件1描述用三值三差分逻辑信号传输数据的数据传输方法和传输设备。专利文件1中，在传输侧，调制器采样输入串行数字信号，将它们转换成三位二进制逻辑信号，将它们转换成三值三差分逻辑信号，并且将它们输出至三根传输线。相反地，接收侧将经由三根传输线传输的三值三差分逻辑信号转换成三位二进制逻辑信号。解调器将三位二进制逻辑信号恢复为原始串行数据。

[专利文件1]日本专利No.3360861

图1示出专利文件1的调制器结构的一个实例。图2和图3示出在调制器中使用的调制逻辑电路102的状态转换表。调制器由三个D类触发器101u、101v和101w以及调制逻辑电路102组成。三个D类触发器101u、101v和101w的每一个具有输入时钟Ci的时钟输入端。调制逻辑电路102接收串行数字数据Di并且锁存D类触发器101u、101v和101w的输出信号DFu、DFv和DFw。调制器具有从状态1至状态6的六种输出状态。如图2所示，当输入串行数字数据Di是逻辑“H”时，只要时钟Ci为高，状态号将减1。如图3所示，当输入串行数字数据Di是逻辑“L”时，只要时钟Ci为高，状态数将加1。调制逻辑电路102相应于根据状态号输出三位二进制逻辑信号。

图4示出专利文件1的解调器结构的一个实例。如图5所示，解调器相应于根据调制器100的调制操作执行解调操作并且恢复原始串行数字数据。在解调器中，时钟再生电路31包括时钟解调逻辑电路32、差分电路33和绝对值电路34。如图6所示，时钟解调逻辑电路32探测输入传输数据Iu、Iv、Iw的逻辑值是“H”还是“L”并且输出相应于当前状态号的逻辑值。差分电路33微分时钟解调逻辑电路32的输出并且获取时钟的改变。绝对值电路34获取差分电路33的差分输出的脉冲前沿作为时钟Co的再生。

时钟再生电路31将从传输数据Iu、Iv、Iw中恢复的再生时钟Co提供给触发器35u、35v、35w、36u、36v和36w时钟输入端并且将再生时钟Co输出至解调器外部。触发器35u、35v和35w执行与再生时钟Co同步的锁存操作使得当前传输数据Iu、Iv和Iw保持一个时钟周期。将触发器35u、35v和35w的锁存输出数据QMu、QMv和QMw输入至触发器36u、36v和36w的数据输入端并且提供给解调逻辑电路37。

触发器36u、36v和36w执行与再生时钟Co同步的锁存操作。触发器36u、36v和36w将触发器35u、35v和35w的锁存输出数据Qmu、QMv和QMw再保持一个周期。将触发器36u、36v和36w的锁存输出数据QLu、QLv和QLw提供给解调逻辑电路37。

解调逻辑电路37把触发器35u、35v和35w的锁存输出数据Qmu、QMv和QMw，即当前输入传输数据，与36u、36v和36w的锁存输出数据QLu、QLv和QLw，即一时钟周期前的输入传输数据，进行比较，用以恢复串行数字数据并且将其作为输出数据输出。

发明概述：

近年来，随着计算机设备例如中央处理器(CPU)的工作频率的增加，需要更高的内部总线及外部总线数据传输速率，所述内部总线连接计算机设备的每一部份，同时所述外部总线将数据从计算机设备传送至外部设备。

在专利文件1中描述的相关领域的调制器100，即编码装置，仅在时钟前沿采样输入数字数据。在此情况下，输入至编码装置的时钟需要有两倍于输入串行数字数据传输速率的频率。这样，逻辑电路和编码装置的锁存不能完全使用它们工作频率的上限。编码输出信号时钟频率的增加因此受限。

此外，专利文件1中描述的解调器器30，即解码装置，使用差分电路33用输入数据Iu、Iv和Iw再生时钟Co。这样，串行数字数据的传输带宽受到限制，所述传输带宽取决于差分电路33的时间常数。结果是，不能自由选取数据传输带宽。

此外，在相关领域的解调器30中，边沿触发的触发器用再生时钟Co的触发直接采样输入数据。这样，因为输入数据的最小反向期短，所以建立时间的余量和采样输入数据的触发器保持时间是短的。

以先前的观点看，期望提供编码装置和解码装置，当表示六种状态转换的数字数据经由三根传输线传输时，它们允许增加传输速率。

根据本发明的一个实施例，提供编码装置，它将输入数字数据和输入时钟转换为三位六态转换编码输出并且输出它们。该编码装置具有第一状态转换控制部份、第二状态转换控制部份和输出选择部份。第一状态转换控制部份在输入时钟的正沿时改变第一数据的状态。第二状态转换控制部份在输入时钟的负沿时改变第二数据的状态。输出选择部份交替地选择第一状态转换控制部份的状态和第二状态转换控制部份的状态。

根据本发明的一个实施例，提供编码装置，它将输入数字数据和输入时钟转换为三位六态转换编码输出。编码装置具有第一状态转换控制部份、第二状态转换控制部份、第三状态转换控制部份、第四状态转换控制部份和输出选择部份。第一状态转换控制部份相应于第一数据，在第一输入时钟正沿添加至输入数据时改变内部状态；第二状态转换控制部份相应于第二数据，在第二输入时钟正沿时改变内部状态，第二输入时钟的相位比第一输入时钟的相位延迟约90度。第三状态转换控制部份相应于第三数据，在第一输入时钟负沿时改变内部状态。第四状态转换控制部份相应于第四数据，在第二输入时钟负沿时改变内部状态。输出选择部份依次改变第一、第二、第三和第四状态转换控制部份的输出并且将它们输出至编码输出。

根据本发明的一个实施例，提供解码装置，它将相应于六态一位状态转换的已编码数据和时钟信号分为数据和时钟，并且恢复它们，所述已编码的数据和时钟信号是由三位表示的并且是经由三根传输线传输的。解码装置有时钟再生部份、数据保持部份、状态转换确定部份和解码输出部份。时钟再生部份转化三位输入数据的状态并且输出恢复的时钟。数据保持部份只要输入数据状态改变多于一次，就保持紧接在前的一个状态。状态转换确定部份将多个状态与由数据保持部份保持的过往状态相比较，并且根据比较结果确定输入数据的状态转换。解码输出部份轮流输出第一和第二数据更新，只要状态转换两次相应于状态转换确定部份的确定结果。

根据本发明的一个实施例，提供解码装置，它将相应于六态一位状态转换的已编码数据和时钟信号分为数据和时钟，并且恢复它们，所述已编码的数据和时钟信号是由三位表示的并且是经由三根传输线传输的。解码装置有时钟再生部份、数据保持部份和状态转换确定部份。时钟再生部份转化三位输入数据的状态并且输出第一再生时钟和第二再生时钟，只要三位输入数据的状态改变两次就转换它们的值。数据保持部份只要输入数据状态改变多于一次，就保持紧接在前的一个状态。状态转换确定部份将多个状态与由数据保持部份保持的过往状态相比较，并且根据比较结果确定输入数据的状态转换。多个解码输出相应于状态转换确定部份的确定结果以第一再生时钟和第二再生时钟采样。

根据本发明的一个实施例，因为在时钟的正沿和负沿都采样输入数据，即使逻辑电路与锁存电路的最大工作频率相同，也可以更高速度传输数据。

此外，因为三位锁存电路在所用的三态中是稳定的，所以可以省略初始化电路。此外，可以避免由噪声等引起的非正常状态转换。

此外，由于两系统的数据输入是独立的，则可以增加锁存的定时余量。

根据本发明的一个实施例，在第一时钟和第二时钟的正沿和负沿都采样输入数据。使用相同的逻辑电路，该逻辑电路可在更高的速率下运行。因为可使用低速逻辑电路，所以降低了功耗和成本。

此外，因为在第一时钟和第二时钟的正沿和负沿都采样输入数据，采样信号之前及之后的信号不变期变长。这样，能够获取更宽的定时余量。

根据本发明的一个实施例，因为解码装置可仅由普通数字电路组成，不必使用再生时钟的差分电路和其他电路。这样，解码传输速率变宽。

此外，因为编码数据在被采样前就输入至数据保持电路，所以信号的最小采样转换间隔变长。结果是，定时余量增加。当逻辑电路、锁存电路及其他电路的运行速率相同时，最大传输带宽变宽。当最大传输带宽相同时，解码器可由低速运行的逻辑电路组成。结果降低了解码器的功耗和成本。

此外，因为配备了中间的锁存电路，所述电路锁存了数据保持电路的输出，该数据保持电路用时钟保持输出数据，所以内部定时余量增加。结果是，不管确定状态转换的组合电路的延迟是大还是小，都可稳定执行解码操作。

此外，保持三种状态稳定的三位三稳态锁存电路被用于输入数据的数据保持电路，则可以避免由噪声等引起的非正常状态转换。

因为保持输入数据的数据保持电路的输入和输出、组合逻辑电路的输入和输出以及锁存电路的输入和输出是差分的，所以可最小化由逻辑电路和锁存电路内部不对称(例如，时钟引导时间和拖尾时间的不对称，时钟超前驱动性能和拖尾驱动性能的不对称)引起的同步余量的降低。

根据第四实施例和第四实施例的修改，解码器22和解码器22’仅由普通数字电路组成。这样，不必使用再生时钟的差分电路和其他电路。结果是解码传输速率的范围变宽。

此外，因为编码数据在被采样前就输入至数据保持电路，所以信号的最小采样转换间隔变长。结果是，同步余量增加。当逻辑电路、锁存电路及其他电路的运行速率相同时，最大传输带宽变宽。当最大传输带宽相同时，解码器可由低速运行的逻辑电路组成。结果降低了解码器的功耗和成本。

此外，因为配备了中间的锁存电路，所述电路锁存了数据保持电路的输出，该数据保持电路用时钟保持输入数据，所以内部定时余量增加。结果是，不管确定状态转换的组合电路的延迟是大还是小，都可稳定执行解码操作。

此外，因为保持三种状态稳定的三位三稳态锁存电路被用于保持输入数据的数据保持电路，则可以避免由噪声等引起的非正常状态转换。

因为保持输入数据的数据保持电路的输入和输出、组合逻辑电路的输入和输出以及锁存电路的输入和输出是差分的，所以可最小化由逻辑电路和锁存电路内部不对称(例如，时钟引导时间和拖尾时间的不对称，时钟超前驱动性能和拖尾驱动性能的不对称)引起的定时余量的降低。

本发明的这些和其他对象、特征和优点将根据以下对最佳实施例结合附图的描述而变得显而易见。

附图说明：

由以下的详细描述连同附图能够更完全地理解本发明，其中相似参考数字表示相似元件，其中：

图1是根据相关领域示出的该调制器结构的一个实例的电路图；

图2是根据相关领域示出的在该调制器中使用的调制逻辑电路状态转换表的示意图；

图3是根据相关领域示出的在调制器中使用的调制逻辑电路状态转换表的示意图；

图4是根据相关领域示出的解调器结构的一个实例的电路图；

图5是根据相关领域示出的解调器的状态转换表的示意图；

图6是根据相关领域示出的解调器的状态转换表的示意图；

图7是根据本发明的一个实施例示出的系统结构的一个实例的框图；

图8是根据本发明的第一个实施例示出的用于验证编码器运行的仿真模型的概要框图；

图9是示出状态号转换电路真值表的一个实例的示意图；

图10是根据本发明的第一个实施例示出的三位六态转换表示意图；

图11是根据本发明的第一个实施例示出的编码器电路的一个实例的示意图；

图12是示出由NAND门组成的第一三稳态序列逻辑电路的真值表的示意图；

图13是示出由NOR门组成的第二三稳态序列逻辑电路的真值表的示意图；

图14是描述编码器操作实例的时序图；

图15是根据本发明的第一个实施例的修改示出的另一个仿真模型的概要框图；

图16是在根据本发明的第一个实施例的修改示出的另一个仿真模型的情况下描述编码器操作实例的时序图；

图17是根据本发明的第二个实施例的用于验证编码器操作的一个仿真模型的概要框图；

图18是示出状态号转换电路真值表的一个实例的示意图；

图19是根据本发明的第二个实施例示出的三位和六态的输入和输出实例的状态转换图；

图20是根据本发明的第二个实施例示出的编码器电路实例的电路图；

图21是根据本发明的第二个实施例描述对应于编码器内时钟和数据输入的状态转换操作实例的时序图；

图22是根据本发明的第二个实施例描述编码器输出选择操作实例的时序图；

图23是根据本发明的第二个实施例示出的用于验证编码器操作的仿真模型的概要框图；

图24是在根据本发明的第二个实施例的修改描述的对应于编码器内时钟信号和数据输入的状态转换操作实例的时序图；

图25是根据本发明的第二个实施例的修改描述编码器输出选择操作实例的时序图；

图26是示出差分驱动电路的结构实例的电路图；

图27是示出差分驱动电路输入和输出真值表的示意图；

图28是根据本发明的第三个实施例示出的系统结构的一个实例的框图；

图29是根据本发明的第三个实施例示出用于验证解码器操作的仿真模型的概要框图；

图30A和图30B是示出了状态号转换电路的真值表实例的示意图以及示出了将作为解码器内部状态的保持输出转换为状态号的真值表示意图；

图31是根据本发明的第三个实施例示出的解码器状态转换实例的示意图；

图32是根据本发明的第三个实施例示出的解码器电路实例的电路图；

图33是示出第二组合逻辑电路真值表实例的示意图；

图34是根据本发明的第三个实施例描述解码器时钟再生操作和数据保持操作实例的时序图；

图35是根据本发明的第三个实施例描述解码器数据再生操作实例的时序图；

图36是在本发明的第三个实施例的修改中使用的仿真模型的框图；

图37是根据本发明的第三个实施例的修改示出的解码器电路实例的电路图；

图38是根据本发明的第三个实施例的修改示出的解码器操作实例的时序图；

图39是根据本发明的第三个实施例的另一个修改示出的解码器电路实例的电路图；

图40是根据本发明的第三个实施例其中的另一个修改示出的解码器操作实例的时序图；

图41是示出差分接收设备结构实例的电路图；

图42是示出差分接收设备输入和输出真值表的示意图；

图43是根据本发明的第四个实施例示出的系统结构实例的框图；

图44是根据本发明的第四个实施例示出用于验证解码器操作的仿真模型的概要框图；

图45A和图45B是示出了状态号转换电路的真值表实例的示意图；

图46是根据本发明的第四个实施例示出的解码器状态转换实例的示意图；

图47是根据本发明的第四个实施例示出的解码器电路实例的电路图；

图48是根据本发明的第四个实施例描述解码器时钟再生操作和数据保持操作实例的时序图；

图49是根据本发明的第四个实施例描述解码器数据再生操作实例的时序图；

图50是根据本发明的第四个实施例示出的解码器操作的导致长时间范围的解码仿真时序图；

图51是根据本发明的第四个实施例的修改示出的用于验证解码器操作的仿真模型的概要框图；

图52是根据本发明的第四个实施例的修改示出的解码器状态转换实例的示意图；

图53是根据本发明的第四个实施例的修改示出的解码器电路实例的电路图；

图54是根据本发明的第四个实施例的修改描述解码器操作实例的时序图。

具体实施方式：

接下来，将会以如下顺序描述本发明的实施例。

1.根据本发明实施例的系统概况

2-1.本发明的第一个实施例

    2-1-1.仿真模型

    2-1-2.编码器结构

    2-1-3.编码器操作

2-2.本发明的第一个实施例的修改

    3.1.第二个实施例

    3-1-1.仿真模型

    3-1-2.编码器结构

    3-1-3.编码器操作

3-2.本发明的第二个实施例的修改

3-3.对第一个实施例和第二个实施例的补充

4.1.本发明的第三个实施例

    4-1-1.仿真模型

    4-1-2.解码器结构

    4-1-3.解码器操作

4-2.本发明的第三个实施例的修改

    4-2-1.解码器结构

    4-2-2.解码器操作

4-3.本发明的第三个实施例的另一个修改

4-4.对本发明第三个实施例的补充

5.1.本发明的第四个实施例

    5-1-1.仿真模型

    5-1-2.解码器结构

    5-1-3.解码器操作

5-2.本发明的第四个实施例的修改

    5-2-1.仿真模型

    5-2-2.解码器结构

    5-2-3.解码器操作

5-3.对本发明第四个实施例的补充

1.根据本发明实施例的系统概况

首先，关于图7，描述了根据本发明的一个实施例示出的系统结构的一个实例。有数据宽度例如为1位的串行数字信号3输入至传输设备1。本发明的第一个实施例、第一个实施例的修改和第二个实施例中的传输设备1的编码器6把串行数字信号3分为三组二进制逻辑信号。这样的话，编码器6将串行数字信号3转换为由三组二进制逻辑信号组成的三位信号，所述三组二进制逻辑信号是一个或两个“0”和一个或两个“1”，使得三个数位不会在同时变为相同的值。

编码器6的输出供给驱动器7。驱动器7将提供的三组二进制逻辑信号转换为三值三差分逻辑信号。三值三差分逻辑信号是经由三根传输线传输的具有低电平、中间电平和高电平三种电平的三类信号。只要输入信号状态改变，就替换三个电平的两个。

由驱动器7输出的三值三差分逻辑信号经由三根传输线组成的传输路径4传输至接收设备2。接收设备2接收已传输信号并且将该接收传输信号提供给接收器8。接收器8从收到信号中移除已可变地添加至传输路径4的共模电压。接收器8执行驱动器7的反向操作。此外，接收器8从收到的三值三差分逻辑信号中提取时钟，将三值三差分逻辑信号转换为三组二进制逻辑信号，并且输出它们。本发明的第三实施例、第三实施例的第一和第二修改、第四实施例和第四实施例的修改中的接收器8的输出提供给解码器9。解码器9解码对所提供的三组二进制逻辑信号解码，获取具有一位数据带宽的原始串行数字信号5并且输出原始串行数字信号5.

2-1.本发明的第一个实施例

接下来，将描述本发明的第一实施例。根据第一实施例，如图7所示对应于编码器6的编码器10在时钟的前沿和尾沿都采样两相串行数字数据并且经由三根传输线传输表示六种状态转换的数据。

2-1-1.仿真模型

图8根据本发明的第一个实施例示出的用于验证编码器10操作的仿真模型的概图。测试单元500生成操作编码器10的时钟信号N080。此外，测试单元500生成对应于伪随机数的数据信号N092和N093。交替采样伪随机数并且以时钟N080反向沿同步传输数据信号N092和N093。将时钟N080加入编码器10的时钟输入N100。将数据信号N092和N093各自加入编码器10的数据输入N112和N113。

因为将编码器10的输出N187至N189输入至可生成操作描述状态号的状态号转换电路510，所以可获取状态号转换电路510的状态号输出N187S。在以下描述中，状态号是范围在“1”到“6”之间的整数。只要状态转换，状态号加1或者减1。如果状态号是“6”，当它加“1”时，状态号变为“1”。如果状态号是“1”，当它减“1”时，状态号变为“6”。

图9示出了状态号转换电路510的真值表的一个实例。当代表六种状态的三位(x，x，x)输入至状态号转换电路510时，它将输入的六种状态转换为“1”至“6”的状态号并且输出它们。在此实例中，当三位是(0，0，1)时，它们表示状态号“1”。当三位是(0，1，1)时，它们表示状态号“2”。当三位是(0，1，0)时，它们表示状态号“3”。当三位是(1，1，0)时，它们表示状态号“4”。当三位是(1，0，0)时，它们表示状态号“5”。当三位是(1，0，1)时，它们表示状态号“6”。在图9中，当状态号为“0”时，三位是(0，0，0)。当状态号为“7”时，三位是(1，1，1)。然而，不使用三位具有相同值的状态。

在本发明实施例的描述中，使用状态号和状态号转换电路描述仿真结果的波形。对应于转换成状态号的原始三位的每个编码器和每个解码器的操作被实现。

图10根据本发明的第一个实施例示出了表示三位六态的状态转换图。当时钟输入N100变高(在图10中由“0”→“1”代表，并且将这一表述应用到其他状态转换图)并且采样数据输入N112，输出的状态号从奇数变为偶数。当数据输入N112是“1”，状态号从状态号N187S＝3增加为N187S＝4。当数据输入N112是“0”，状态号从状态号N187S＝3减少为N187S＝2以及从状态号N187S＝5减为N187S＝4。

当时钟输入N100变低(在图10中由“1”→“0”代表，并且将这一表述应用到其他状态转换图)并且采样数据输入N113，输出的状态号从偶数变为奇数。当数据输入N113是“1”，状态号从状态号N187S＝2增加为N187S＝3以及从状态号N187S＝4加为N187S＝5。当数据输入N113是“0”，状态号从状态号N187S＝4减少为N187S＝3。

2-1-2.编码器结构

图11根据本发明的第一个实施例示出的编码器电路的一个实例。编码器10输入数据输入N112和N113以及一位时钟输入N100，所述编码器10使用正沿和负沿并且为它们执行编码过程。编码结果作为编码器N187、N188和N189的三位数据输出。

编码器10包括第一三位2输入1输出多路复用器、第一三位锁存、第二三位2输入1输出多路复用器、第二三位锁存和第三三位2输入1输出多路复用器。第一三位锁存和第二三位锁存在时钟输入N100的前沿和尾沿的定时处交替变为保持态。

第一三位2输入1输出多路复用器和该第一三位锁存组成第一状态转换部份。第一状态转换部份在时钟输入N100的前沿处改变状态。第一状态转换部份按对应于数据输入112的值的方向改变三位信号N154至N156的状态，保持对应于该时钟的状态，翻转该结果，并且输出该翻转结果至第一锁存的输出N134至N136。

第一三位2输入1输出多路复用器是第一组合逻辑电路，由AND门A121至A126和OR门A127至A129组成。因为数据输入N112和N113是可选输入，并且其中之一总为“1”，它们具有多路复用器的功能。这样，输入和输出的组合可变。将第一三位2输入1输出多路复用器的输出提供给第一三位锁存。

第一三位锁存是三位三稳态NAND型透明锁存并且由OR门A131至A133和NAND门A134至A136组成。通过将由OR门A131至A133组成的保持电路添加至由三个NAND门A134至A136组成的第一三稳态时序逻辑电路组成了第一三位锁存。图12示出由NAND门A134至A136组成的第一三稳态时序逻辑电路的真值表。真值表示出了当提供给OR门A131至A133的时钟N102是“0”(使能)时，数据N127至N129的当前输入状态(t)和直接前一输入状态(t-1)与数据输出N147至N149的输出状态之间的关系。

当使能时钟N102并且数据N127至N129中任意两个为“0”时，第一三稳态时序逻辑电路输出输入的翻转信号作为数据输出N147至N149。当数据N127至N129两个“0”中的一个从“0”变为“1”并且数据N127至N129值中的“0”数目从“2”变为“1”时，第一三稳态时序逻辑电路保持前一状态。相反地，当数据N127至N129值中的“0”数目从“1”变为“2”时，第一三稳态时序逻辑电路输出翻转的输入信号至数据输出N147至N149。这样，第一三稳态时序逻辑电路能够获取三个稳定状态(0，1，1)，(1，0，1)和(1，1，0)作为如真值表示出的输出状态。

当提供给OR门A131至A133的时钟N102从“0”变为“1”时，第一三稳态时序逻辑电路保持稳定状态。当第一三稳态时序逻辑电路保持稳定状态时，它保持三个稳定状态的一个，其中三个稳定状态的数据输出N147至N149三个输出仅有一个是“0”而其他两个是“1”。当使能时钟N102时，根据图12所示真值表进行第一三稳态时序逻辑电路操作。当数据输入N127至N129仅有一位是“0”而其他两个是“1”时，第一三稳态时序逻辑电路翻转数据输入N127至N129的值并且将其各自作为数据输出N134至N136进行输出。

第一三位锁存的输出供给第二三位2输入1输出多路复用器和第三三位2输入1输出多路复用器。

第二三位2输入1输出多路复用器和第二三位锁存组成第二状态转换部份。第二状态转换部份在时钟输入N100的前沿改变状态。第二状态转换部份按对应于数据输入113的方向改变三位信号N134至N136的状态，在时钟沿处保持此结果，翻转此结果，并且输出翻转结果至第一锁存输出N154至N156。

第二三位2输入1输出多路复用器是第二组合逻辑电路并且由AND门A141至A146和OR门A147至A149组成。因为数据输入N112和N113是可选输入，并且其中仅有一个总为“1”，所以第二三位2输入1输出多路复用器行使多路复用器职责并且改变输入和输出的组合。将第二三位2输入1输出多路复用器的输出提供给第二三位锁存。

第二三位锁存是三位三稳态NOR型透明锁存并且由AND门A151至A153和NOR门A154至A156组成。通过将由AND门A151至A153组成的保持电路添加至由三个NOR门A154至A156组成的第二三稳态时序逻辑电路中组成了第二(原文第一)三位锁存。第二三位获取第一三位锁存逻辑翻转的输出。图13示出由NOR门A154至A156组成的第二三稳态时序逻辑电路的真值表。真值表示出了当提供给AND门A151至A153的时钟N102是“0”(使能)时，AND门A151至A153的当前输入状态(t)和前一输入状态(t-1)与数据输出N154至N156的输出状态之间的关系。

当使能时钟N102并且数据N147至N149中任意两个为“1”时，第二三稳态时序逻辑电路对应于N154至N156的数据输出，输出翻转的输入信号。当数据N147至N149两个“1”中的一个从“0”变为“1”并且数据N147至N149值中的“1”数目从“2”变为“1”时，第二三稳态时序逻辑电路保持前一状态。相反地，当数据N147至N149值中的“0”数目从“1”变为“2”时，第二三稳态时序逻辑电路输出翻转的输入信号至数据输出N154至N156。第二三稳态时序逻辑电路能够获取三个稳定三态(0，0，1)，(0，1，0)和(1，0，0)作为如真值表示出的输出状态。

当提供给AND门A151至A153的时钟N102从“1”变为“0”时，第二三稳态时序逻辑电路保持稳定状态。当第二三稳态时序逻辑电路保持稳定状态时，它保持三个稳定状态的一个，其中三个稳定状态的数据输出N154至N156三个输出中一个是“1”而其他两个是“0”。当使能时钟N102时，根据图13所示真值表进行第二三稳态时序逻辑电路操作。当数据输入N147至N149仅有一位是“1”而其他两个是“0”时，第二三稳态时序逻辑电路翻转数据输入N147至N149的值并且将其作为数据输出N154至N156进行输出。

第二三位锁存的输出供给第三三位2输入1输出多路复用器和第一三位2输入1输出多路复用器。

第三三位2输入1输出多路复用器是第三组合逻辑电路并且由0R门A181至A186和AND门A187至A189组成。第三位2输入1输出多路复用器组成输出选择部份。第三三位2输入1输出多路复用器根据时钟N102和N103，只要第一三位锁存输出和第二三位锁存输出中任意一个中随后发生改变，就选择它并且将选择的输出提供给编码输出N187至N189作为编码器10的最后输出。

如图8所示，预定状态号转换电路将编码输出N187至N189转换至相应的状态号N187S。

2-1-3.编码器操作

接下来，参见如图14示出的时序图，将描述编码器操作的实例。图14中示出的时序图和本发明实施例中描述的其他时序图是通过仿真操作获取的，所述仿真操作的编码器10的每个电路使用软件B2Spice A/DRelease 4.26，Baige Bag Software及Xspice中所附的数字门模型。所附的数字门模型的延迟都是100ps。时序图标出了编码器10输入的时钟输入N100的电压v(n100)、数据输入N112的电压v(n112)、数据输入N113的电压v(n113)，对应于从编码器10中输出的数据输出N187至N189的状态号N187S和时间轴的相互关系。根据图9中状态转换表改变状态号N187S。

在时钟输入N100的前沿N100-212时刻，采样数据输入112。采样结果是逻辑“0”。这样，前一状态号N187S由“5”减“1”。在时钟输入N100的下一个尾沿N100-216时刻，采样数据输入113。采样结果是逻辑“1”。这样，前一状态号N187S由“4”加(原文“减”)“1”。结果是，状态号N187S变为“5”。

在时钟输入N100的下一个前沿N100-220时刻，采样数据输入112。采样结果是逻辑“1”。这样，前一状态号N187S由“5”加“1”。这样，状态号变为“6”。在时钟输入N100的下一个尾沿N100-22416时刻，采样数据输入113。采样结果是逻辑“0”。这样，前一状态号N187S由“6”减1。结果是，状态号N187S变为5。

编码器10重复采样和状态转换用以引起时序逻辑电路执行编码操作。

2-2.本发明的第一个实施例的修改

接下来，将描述本发明的第一个实施例的修改。此修改是在根据本发明的第一个实施例的编码器10中使用的另一个仿真模型的实例。图15根据本发明的第一个实施例的修改示出的另一个仿真模型的概要。其他仿真模型的结构元件与在图8示出的仿真元件的那些相同。第一实施例的修改的编码器与图11中示出的那个一样。在图15中示出的两个仿真模型中的另一个，在测试单元500中，将从中提取一位伪随机数的数据输出N090共同连接至编码器10的数据输出N112和N113。数据输出N090是在时钟N080的正沿和负沿处定时伪随机数被采样的时刻输出的。

图16是示出使用其他仿真模型和前述仿真软件的编码器10的操作仿真结果实例的时序图。像图14示出的时序图一样，图16中示出的时序图标出了编码器10输入的时钟输入N100的电压v(n100)、数据输入N112的电压v(n112)、数据输入N113的电压v(n113)，以及编码器、对应于从编码器10中输出的数据输出N187至N189的状态号N187S和时间轴。根据图9中状态转换表改变状态号N187S。

在图16中，在时钟输入N100的前沿N100-212处，采样数据输入N112。因为采样结果是逻辑“1”，所以状态号N187S由“5”加“1”。结果是，状态号N187S变为“6”。在时钟输入N100的下一个尾沿N100-216时刻，采样数据输入113通常与数据输入N112一起被采样。采样结果是逻辑“1”。这样，状态号N187S由“6”加“1”。结果是，状态号N187S变为“1”。

在时钟输入N100的下一个前沿N100-220时刻，采样数据输入112。因为采样结果是逻辑“0”，所以状态号N187S由“1”减“1”。这样，状态号变为“6”。在时钟输入N100的下一个尾沿N100-22416时刻，采样数据输入113。因为采样结果是逻辑“0”，所以状态号N187S由“6”加“1”。结果是，状态号N187S变为“1”。

编码器10重复采样和状态转换用以引起第一和第二三稳态时序逻辑电路执行编码操作。

根据本发明的第一个实施例和第一个实施例的修改，由于在时钟正沿和负沿处采样输入数据，即使逻辑电路和锁存电路的最大工作频率相同，数据也可以更高的速率传输。

此外，因为三位锁存电路在所用的三态中是稳定的，所以没有使用初始化电路的必要。此外，可以避免由噪声等引起的非正常状态转换。

此外，由于两系统的数据输入是独立的，则可以增加锁存的定时余量。

3.1.第二个实施例

接下来，将描述本发明的第二个实施例。根据本发明的第二个实施例，对应于如图7所示编码器6的编码器11(见图17)在两个相位差为90度的时钟的前沿和尾沿都采样数据并且经由三根传输线传输表示六种状态转换的数据。

3-1-1.仿真模型

图17根据本发明的第二个实施例示出的用于验证编码器11运行的仿真模型的概图。测试单元501生成相位差为90度的时钟信号N081和N082用以操作编码器11。此外，测试单元501生成对应于伪随机数的数据信号N096、N097、N098和N099。将时钟信号N081和N92加入编码器11的时钟输入N200和N201。将数据信号N096、N097、N098和N099加入编码器11的数据输入N216、N217、N218和N219。

当将编码器11的输出N397、N398和N399输入至可生成操作描述状态号的状态号转换电路511时，可获取状态号转换电路511的状态号输出N397S。将在随后描述状态号。状态号是范围在“1”到“6”之间的整数。只要状态转换，状态号加1或者减1。如果状态号是“6”，当它加“1”时，状态号变为“1”。如果状态号是“1”，当它减“1”时，状态号变为“6”。

图18示出了状态号转换电路511的真值表的一个实例。状态号转换电路511与第一个实施例的状态号转换电路510执行相同的转换。换句话说，当代表六种状态的三位(x，x，x)输入至状态号转换电路511时，它将输入的六种状态转换为“1”至“6”的状态号并且输出它们。在此实例中，当三位是(0，0，1)时，它们表示状态号“1”。当三位是(0，1，1)时，它们表示状态号“2”。当三位是(0，1，0)时，它们表示状态号“3”。当三位是(1，1，0)时，它们表示状态号“4”。当三位是(1，0，0)时，它们表示状态号“5”。当三位是(1，0，1)时，它们表示状态号“6”。在图18中，当状态号为“0”时，三位是(0，0，0)。当状态号为“7”时，三位是(1，1，1)。然而，不使用三位具有相同值的状态。

图19根据本发明的第二个实施例示出了表示三位六态的状态转换图的实例。状态号N397S代表了编码器11的输出的状态号。当时钟输入N200变低(在图19中由“N200→0”代表)，将对应于数据输入N216的状态号N337S的内部状态的状态转换结果输入至状态号N277S。当数据输入N216是“1”时，状态号是增加的，例如从状态号N337S＝“4”至状态号N277S＝“5”。相反地，当数据输入N216是“0”，状态号是减少的，例如从状态号N337S＝“4”至状态号N277S＝“3”。在此种情况下，所得的状态号是奇数。当状态号改变时，决定状态号N337S的三位作为编码结果输出。

当时钟输入N201变低(在图19中由“N201→0”代表)，将对应于数据输入N217的状态号N277S的内部状态的状态转换结果输入至状态号N297S。当数据输入N217是“1”，状态号是增加的，例如从状态号N277S＝“5”至状态号N277S＝“6”。当数据输入N217是“0”，状态号是减少的，例如从状态号N277S＝“5”至状态号N277S＝“4”。在此种情况下，所得的状态号是偶数。当状态号改变时，决定状态号N277S的三位作为编码结果输出。

当时钟输入N200变高(在图19中由“N200→0”代表)，将对应于数据输入N218的状态号N297S的内部状态的状态转换结果输入至状态号N317S。当数据输入N218是“1”，状态号是增加的，例如从状态号N297S＝“4”至状态号N317S＝“5”。当数据输入N218是“0”，状态号是减少的，例如从状态号N297S＝“4”至状态号N317S＝“3(原文为“5”)”。在此种情况下，所得的状态号是奇数。当状态号改变时，决定状态号N297S的三位作为编码结果输出。

当时钟输入N201变高(在图19中由“N201→0”代表)，将对应于数据输入N219的状态号N317S的内部状态的状态转换结果输入至状态号N337S。当数据输入N219是“1”，状态号是增加的，例如从状态号N317S＝“3”至状态号N337S＝“4”。当数据输入N219是“0”，状态号是减少的，例如从状态号N317S＝“3”至状态号N337S＝“2”。在此种情况下，所得的状态号是偶数。当状态号改变时，决定状态号N317S的三位作为编码结果输出。

编码器11重复前述四种状态转换用以编码输入数据并且输出它们。

3-1-2.编码器结构

图20根据本发明的第二个实施例示出的编码器11电路的一个实例。编码器11输入四位数据输入N216至N219以及在正沿和负沿处的两位时钟输入N200和N201，编码四位输入N216至N219，并且将编码结果作为三位数据输出至编码器输出N397、N398和N399。

编码器11由第一至第四三位2输入1输出多路复用器、第一至第四三位三稳态锁存(三位锁存)和第一至第三三位4输入1输出多路复用器、第二三位锁存和第三三位2输入1输出多路复用器组成。

第一三位2输入1输出多路复用器由OR门261至266和AND门267至267组成。第一三位2输入1输出多路复用器决定对应于第四三位三稳态锁存的输出和数据输入N216的下一状态号。当数据输入N216为“1”时，第一三位2输入1输出多路复用器输出的状态号加“1”。当数据输入N216为“0”时，第一三位2输入1输出多路复用器输出的状态号减“1”。将第一三位2输入1输出多路复用器的输出提供给第一三位三稳态锁存。

第一三位三稳态锁存是与具有前述的图12中的真值表所示本发明第一个实施例的三位三态NAND型透明锁存相同的电路。通过将由NAND门A271至A273组成的保持电路添加至由NAND门A274、A275和A276组成的三稳态时序逻辑电路组成了第一三位三稳态锁存。当时钟输入N200为“0”并且时钟输入N201为“1”时，使能三位三稳态锁存。在其他状态中，第一三位三稳态锁存运行在保持状态中。将第一三位三稳态锁存的输出翻转并且提供给三位的4输入1输出多路复用器。

第一三位2输入1输出多路复用器和第一三位三稳态锁存组成了第一状态转换转换控制部份。

第二三位2输入1输出多路复用器由OR门A281至A286和AND门A287至A289组成。第二三位2输入1输出多路复用器决定对应于第一三位三稳态锁存的输出和数据输入输入N217的下一状态号。当数据输入N217为“1”时，第二三位2输入1输出多路复用器输出的状态号加“1”。当数据输入N217为“0”时，第二三位2输入1输出多路复用器输出的状态号减“1”。将第二三位2输入1输出多路复用器的输出提供给第二三位三稳态锁存。

通过将由NAND门A291至A293组成的保持电路添加至由NAND门A294、A295和A296组成的三稳态时序逻辑电路组成了第二三位三稳态锁存。当时钟输入N200为“0”并且时钟输入N201为“0”时，使能第二三位三稳态锁存。在其他状态中，第二三位三稳态锁存运行在保持状态中。

第二三位2输入1输出多路复用器和第二三位三稳态锁存组成了第二状态转换转换控制部份。

第三三位2输入1输出多路复用器由OR门A301至A306和AND门A307至A309组成。第三三位2输入1输出多路复用器决定对应于第二三位三稳态锁存的输出和数据输入N218的下一状态号。当数据输入N218为“1”时，第三三位2输入1输出多路复用器输出的状态号加“1”。当数据输入N218为“0”时，第三三位2输入1输出多路复用器输出的状态号减“1”。

通过将由NAND门A311至A313组成的保持电路添加至由NAND门A314、A315和A316组成的三稳态时序逻辑电路组成了第三三位三稳态锁存。当时钟输入N200为“1”并且时钟输入N201为“0”时，使能第三三位三稳态锁存。在其他状态中，第三三位三稳态锁存运行在保持状态中。

第三三位2输入1输出多路复用器和第三三位三稳态锁存组成了第三状态转换转换控制部份。

第四三位2输入1输出多路复用器由0R门A321至A326和AND门A327至A329组成。第四三位2输入1输出多路复用器决定对应于第三三位三稳态锁存的输出和数据输入输入N219的下一状态号。当数据输入N219为“1”时，第四三位2输入1输出多路复用器输出的状态号加“1”。当数据输入N219(原文为“N218”)为“0”时，第四三位2输入1输出多路复用器输出的状态号减“1”。

通过将由NAND门A331至A333组成的保持电路添加至由NAND门A334、A335和A336组成的三稳态时序逻辑电路组成了第四三位三稳态锁存。当时钟输入N200为“1”并且时钟输入N201为“1”时，使能第四三位三稳态锁存。在其他状态中，第四三位三稳态锁存运行在保持状态中。

第四三位2输入1输出多路复用器和第四三位三稳态锁存组成了第四状态转换转换控制部份。

输出选择部份由第一至第三三位4输入1输出多路复用器组成。第一三位4输入1输出多路复用器由三输入NAND门A365、A366、A367和A368以及四输入NAND门A369组成。第二三位4输入1输出多路复用器由三输入NAND门A375、A376、A377和A378以及四输入NAND门A379组成。第三三位4输入1输出多路复用器由三输入NAND门A385、A386、A387和A388以及四输入NAND门A389组成。第一到第三三位4输入1输出多路复用器接收第一至第四三位三稳态锁存的输出。第一至第三三位4输入1输出多路复用器从对应于时钟输入N200和N201的第一至第四三位三稳态锁存的输出中选出一组并且输出选出的一组至编码输出N397、N398和N399。

换句话说，当时钟输入N200为“0”并且时钟输入N201为“0”时，输出选择部份选择第一三位三稳态锁存的输出N277至N279。当时钟输入N200为“1”并且时钟输入N201为“0”时，输出选择部份选择第二三位三稳态锁存的翻转输出N297至N299。当时钟输入N200为“1”并且时钟输入N201为“1”时，输出选择部份选择第三三位三稳态锁存的输出N317至N319。当时钟输入N200为“0”并且时钟输入N201为“1”时，输出选择部份选择第四三位三稳态锁存的翻转输出N337至N339。

如图18所示，预定状态号转换电路将编码输出N397至N399转换至相应的状态号N397S。

3-1-3.编码器操作

接下来，参见图21和图22中所示，将描述使用前述仿真软件的编码器11操作的仿真结果的实例。时序图标出了编码器11输入的时钟输入N200和N201的电压v(n200)和v(N201)、数据输入N216、N217、N218和N219的电压v(n216)、v(n217)、v(n218)和v(n219)和时间轴的相互关系。与它们相应的是，时序图标出了在编码器11内作为三位值的状态号N277S、N297S、N317S和N337S与时间轴的相互关系。此外，时序图标出了从来自编码器11输出的由三位值代表的状态号N397S与时间轴的相互关系。

除了参考数字等等，图21和图22的时序图是相同的。

接下来，参见图21，将描述对应于时钟输入和数据输入的状态转换。在时钟输入N200的尾沿N200-204处，采样数据输入N216的状态转换的结果。在图21示出的实例中，紧接在尾沿N200-204之前的状态号N337S是“2”。在尾沿N200-204采样的数据输入N216的值是“0”。这样，在图19中示出的状态转换图中状态号减少。结果是，在尾沿N200-204采样的状态号N277S变为“1”。

在下一个时钟输入N201的尾沿N201-208处，采样数据输入N217的状态转换结果。因为在尾沿N201-208之前的状态号N277S是“1”并且数据输入N217的值是“0”，该状态号减少。结果是，在尾沿N201-208采样的状态号N297S变为“6”。

在时钟输入N200的前沿N200-212处，采样数据输入N218的状态转换结果。因为前一值N297S是“6”并且数据输入N218的值是“0”，所以状态号减少。结果是，在尾沿N200-212采样的状态号N317S变为“5”。

另外，在时钟输入N201的下一个前沿N201-216处，采样数据输入219的状态转换结果。因为前一状态号N317S是“5”并且数据输入N219的值是“0”，所以状态号减少。结果是，在前沿N201-216采样的状态号N337S变为“4”。

结果是，第一至第四状态转换转换控制部份的操作被完成。状态号采样作为第一至第四状态转换转换控制部份的结果被至少保持到相应的时钟输入改变。

在图21中，在一个周期后，在时钟输入N200的前沿N200-220处，采样数据输入N216的状态转换结果。因为前一值N337S是“4”并且数据输入N216的值是“1”，所以状态号增加。结果是，在前沿N200-220采样的状态号N277S变为“5”。另外，时序逻辑电路重复采样和状态转换用以执行编码操作。

接下来，参见图22的时序图，将描述编码器11的输出选择操作。输出选择操作由三位4输入1输出多路复用器执行，它组成了前述的输出选择部分。

当时钟输入N200是“0”并且时钟输入N201是“1”时，选择并输出内部状态号N337S的三位内部状态。结果是，输出状态号N397S变为与内部状态号N337S相同的值(图22所示实例中的“2”)。

当时钟输入N200是“0”并且时钟输入N201是“0”时，选择并输出内部状态号N277S的三位内部状态号。结果是，输出状态号N397S变为与内部状态号N277S相同的值(图22所示实例中的“2”)。

当时钟输入N200是“1”并且时钟输入N201是“0”时，选择并输出内部状态号N297S的三位内部状态号。结果是，输出状态号N397S变为与内部状态号N297S相同的值(图22所示实例中的“2”)。

当时钟输入N200是“1”并且时钟输入N201是“1”时，选择并输出内部状态号N317S的三位内部状态号。结果是，输出状态号N397S变为与内部状态号N317S相同的值(图22所示实例中的“2”)。

通过重复前述操作，三位4输入1输出多路复用器依次选择四种内部状态并且输出对应与输出状态号N397S的三位组合。

3-2.本发明的第二个实施例的修改

接下来，将描述本发明的第二个实施例的修改。图23根据本发明的第二个实施例示出的用于验证编码器11操作的仿真模型的概要框图。测试单元502生成相位差90度的时钟信号N081和N082用以操作编码器11。此外，测试单元502生成对应于伪随机数的数据信号N092和N093。这样，测试单元502在时钟信号N082的正沿和负沿处都采样数据信号N092以及在时钟信号N083的正沿和负沿处都采样数据信号N093的时序上输出伪随机数的值。

根据本发明的第二个实施例的修改，编码器11输入四相数据输入的数据信号N092，此数据来自测试单元502作为数据输入N216和N218连接。另外，编码器11输入四相数据输入的数据信号N093，此数据来自测试单元502作为被连接的数据输入N218和N219。编码器11可与图20示出的第二个实施例的编码器具有相同的电路结构。

接下来，参考图24和图25中所示时序图，将描述根据本发明的第二个实施例的修改使用前述仿真软件的编码器11操作的仿真结果的实例。时序图标出了编码器11输入的时钟输入N200和N201的电压v(n200)和v(N201)、数据输入N216、N217、N218和N219的电压v(n216)、v(n217)、v(n218)和v(n219)和时间轴的相互关系。与它们相应的是，时序图标出了在编码器11内作为三位值的状态号N277S、N297S、N317S和N337S与时间轴的相互关系。此外，时序图标出了来自编码器11输出的由三位值代表的状态号N397S与时间轴的相互关系。

除了参考数字等等，图24和图25的时序图是相同的。

接下来，参见图24，将描述对应于时钟输入和数据输入的状态转换。图24中示出的对应于时钟信号和数据输入的状态转换与图21所示情况相同，除了两对数据输入以及数据输入和时钟定时的关系。

在时钟输入N200的尾沿N200-204处，数据输入N216的状态转换结果被采样。在图24示出的实例中，紧接在尾沿N200-204之前的状态号N337S是“2”。在尾沿N200-204采样的数据输入N216的值是“0”。这样，状态号减少。结果是，在尾沿N200-204采样的状态号N277S变为“1”。

在下一个时钟输入N201的尾沿N201-208处，数据输入N217的状态转换结果被采样。因为紧接在尾沿N201-208之前的状态号N277S是“1”并且数据输入N217的值是“0”，所以状态号减少。结果是，在尾沿N201-208采样的状态号N297S变为“6”。

在时钟输入N200的前沿N200-212处，数据输入N218的状态转换结果被采样。因为紧接在前沿N200-212的状态号N297S是“6”并且数据输入N218的值是“0”，所以状态号减少。结果是，在前沿N200-212采样的状态号N317S变为“5”。

另外，在下一个时钟输入N201的前沿N201-216定时处，采样数据输入N219的状态转换结果。因为紧接在前沿N201-216之前的状态号N317S是“5”并且数据输入N219的值是“1”，所以状态号增加。结果是，在时钟输入201的前沿N201-216采样的状态号N337S变为“6”。

结果是，第一至第四状态转换转换控制部份的操作被完成。状态号采样作为第一至第四状态转换转换控制部份的结果被至少保持到相应的时钟输入改变。

在图24中，在一个周期后，在时钟输入N200的前沿N200-220处，采样数据输入N216的状态转换结果。因为前一值N337S是“6”并且数据输入N216的值是“1”，所以状态号增加。结果是，在前沿N200-220采样的状态号N277S变为“1”。另外，时序逻辑电路重复采样和状态转换用以执行编码操作。

接下来，参见图25的时序图，将描述编码器11的输出选择操作。像图22所示操作一样，输出选择操作由三位4输入1输出多路复用器执行，它组成了图20所示的输出选择部分。除了参考数字等等，图25中示出的时序图与图24中的是相同的。

当时钟输入N200是“0”并且时钟输入N201是“1”时，选择并输出内部状态号N337S的三位内部状态号。结果是，输出状态号N397S变为与内部状态号N337S相同的值(图25所示实例中的“2”)。

当时钟输入N200是“0”并且时钟输入N201是“0”时，选择并输出内部状态号N277S的三位内部状态号。结果是，输出状态号N397S变为与内部状态号N277S相同的值(图25所示实例中的“1”)。

当时钟输入N200是“1”并且时钟输入N201是“0”时，选择并输出内部状态号N297S的三位内部状态号。结果是，输出状态号N397S变为与内部状态号N297S相同的值(图25所示实例中的“6”)。

当时钟输入N200是“1”并且时钟输入N201是“1”时，选择并输出内部状态号N317S的三位内部状态号。结果是，输出状态号N397S变为与内部状态号N317S相同的值(图25所示实例中的“5”)。

根据本发明的第二个实施例和第二个实施例的修改，由于使用四相时钟，当使用相同速度的逻辑电路时，它们可以在更高速率下运行。此外，为达到相同的传输速度，可以使用较低速度的逻辑电路。这样，可以减少功耗和成本。

因为使用了四相时钟，采样前后的信号不变时间变长，这样，可获得更宽的定时余量。

3-3.对第一个实施例和第二个实施例的补充

第一个实施例、第一个实施例的修改、第二个实施例(和第二个实施例的修改)中的编码器10、10’和11通过添加三位的2输入1输出多路复用器、AND门和OR门而实现。然而，这些实施例和修改不仅限于这些实例。例如，编码器10、10’和11也可通过添加三位的2输入1输出多路复用器、传输门电路和三态缓冲门电路而实现。

此外，第一个实施例、第一个实施例的修改、第二个实施例(和第二个实施例的修改)中的编码器10、10’和11使用三位锁存器，该三位锁存器是三稳态时序逻辑电路。但是，这些实施例和修改的编码器10、10’和11不仅限于这些例子。例如，可以使用常规透明锁存器和它们的翻转输出。在此情况下，需要添加合适的初始化电路或陷阱电路至透明锁存器。

当在先于本发明的的专利申请，日本专利No.3360861中公开的差分驱动电路等等连接至第一个实施例、第一个实施例的修改、第二个实施例(和第二个实施例的修改)中的编码器10、10’的编码输出N187至N189或编码器11的编码输出N397至N399时，可以执行三值三差分传输。

图26示出了在日本专利No.3360861中公开的差分驱动电路的结构。图27示出差分驱动电路输入和输出真值表。指定参考数字50的差分驱动电路具有三差分线驱动器51A、51B和51C、六个电阻器52A、52B和52C及电阻器53A、53B和53C。差分驱动器51A、51B和51C的正向驱动输出端和它们的负向驱动输出端经由各自的电阻器连接至输出端。差分线驱动器51A的正向驱动输出端经由电阻器R53A连接至输出端。差分线驱动器51B的负向驱动输出端经由电阻器R52B连接至输出端。这些关系应用于输出端Os和输出端Ot。当图27所示真值表的驱动器输入是输入端Ou、Ov和Ow的输入时，驱动器输出在输出端Or、Os和Ot处发生。

4.1.本发明的第三个实施例

接下来，将描述本发明的第三个实施例。第三个实施例是解码装置，它解码表示六种状态转换的并且经由三根传输线传输的三位三差分逻辑信号同时获取两相串行数字信号。

图28根据本发明的第三个实施例示出了系统结构的一个实例。编码器601将两相串行数字信号N112和N113转换为三位六态信号N187至N189。驱动器603转换信号N187至N189的电压电平。此外，驱动器603将单端信号转换为差分信号。驱动器603将转换信号提供给三根传输线。由接收器604接收经由传输线的信号N187至N189。接收器604转换信号N187至N189的电压电平。此外，接收器604将差分信号转换为单端信号。接收器604将作为三位六态的已转换信号从数据输出N691至N693输出至解码器21的数据输入N901至N903。第三个实施例的解码器21将输入的三位六态转换信号分为数据和时钟信号。所得的时钟信号从时钟输出N930输出。将相位不同的两相数据输出至数据输出N938和N939。

测试单元600生成测试信号。此外，测试单元600生成操作编码器602的时钟，从时钟输出N089输出时钟，并且从数据输出N092至N093处输出对应于伪随机数生成的两相数据信号。

4-1-1.仿真模型

图28根据本发明的第三个实施例示出的用于验证解码器21运行的仿真模型的概图。在仿真模型中，验证解码器21的输入和输出的关系。这样，可以省略传输侧的驱动器和接收侧的接收器。通过直接连接编码器601和解码器21执行仿真。编码器601可以是分别根据第一个实施例的编码器10或者根据第二个实施例的编码器11。只要能将两相串行数字信号转换为表示六种状态转换的并且经由三根传输线传输的三值三差分逻辑信号，也可使用另外的编码器。。

测试单元600输出时钟信号N808和两相串行数字信号N092和N093。两相串行数字信号N092和N093是对应于伪随机数生成的。将时钟信号N808和两相串行数字信号N092和N093输入编码器601。编码器601将输入的两相串行数字信号转换为根据时钟信号的代表六种状态转换的三位三差分逻辑信号并且将它们作为数据输出N187、N188和N189输出至三根传输线。

编码器601的三个输出作为数据输入N901、N902和N903输入到解码器21。此外，将编码器601的三个输出输入至生成操作描述状态号的状态号转换电路602。状态号转换电路602获取对应于输入信号的状态号输出N901S。该状态号将在随后描述状态号。状态号是范围在“1”到“6”之间的整数。只要状态转换，状态号加“1”或者减“1”。如果状态号是“6”，当它加“1”时，状态号变为“1”。如果状态号是“1”，当它减“1”时，状态号变为“6”。

图30A示出了状态号转换电路602的真值表的一个实例。当代表六种状态的三位(x，x，x)输入至状态号转换电路602时，它将输入的六种状态转换为“1”至“6”的状态号并且输出它们。在此实例中，当三位是(0，0，1)时，它们表示状态号“1”。当三位是(0，1，1)时，它们表示状态号“2”。当三位是(0，1，0)时，它们表示状态号“3”。当三位是(1，1，0)时，它们表示状态号“4”。当三位是(1，0，0)时，它们表示状态号“5”。当三位是(1，0，1)时，它们表示状态号“6”。在图30A中，当状态号为“0”时，三位是(0，0，0)。当状态号为“7”时，三位是(1，1，1)。然而，不使用三位具有相同值的状态。

此外，图30A示出了将作为解码器21内部状态的保持输出N924、N922和N926转换为状态号N922S的真值表的一个实例。图30B示出了翻转内部状态位N921、N925和N923并且将其转换成状态号N921S的真值表。

使用诸如状态号转换电路602的转换电路和状态号来描述仿真结果的波形。解码器21的实际操作是由原始三位数据输入执行的。

图31根据本发明的第三个实施例示出的解码器21状态转换的一个实例。在解码器21中，时钟N983对应于当前值翻转同时由状态号N901S代表的输入数据的被改变的值对应于图30A所示真值表以该输入的三个位发生转换。这样，交替更新数据输出N938和N939。

4-1-2.解码器结构

图32根据本发明的第三个实施例示出的解码器21电路的一个实例的原理图。解码器21输入双值三位六态转换信号至解码器输入N901、N902和N903并且输出时钟和翻转时钟至时钟输出N982和N983。此外，解码器21输出与解码输出N938和N938相位不同的输出数据。

把解码器输入N901、N902和N903提供给由门电路A904至A909组成的输入缓冲电路。输入缓冲电路生成输入信号和它的翻转信号。当把三位编码输入和它的翻转信号输入解码器21时，可省略输入缓冲电路。

第一组合换逻辑电路由EXOR门A983和A982组成。电路A983和A982探测输入的“1”的数目是奇数还是偶数。将解码输入N901、N902和N903的输入信号输入至EXOR门A983。另一方面，将解码输入N901、N902和N903的翻转信号输入至EXOR门A984。

在三值三差分逻辑信号中，如图9和图10所示在第一个实施例及图18和图19在第二个实施例中描述的，当状态号加“1”时，编码器10或11的三个输出的“1”或“0”的数目在偶数和奇数间变化。这样，EXOR门A983和EXOR门A984输出时钟输出N982和相位反向的翻转时钟输出N983。

第一数据保持电路由NAND门A921、A923和A925组成。随后描述的第一数据保持电路和第二数据保持电路等效于在图12所示的第一个实施例的真值表描述的三稳态时序逻辑电路。当数据输入N901至N903的状态号从偶数变为奇数时，第一数据保持电路保持预改变状态被翻转的信号。图30B示出了第一数据保持电路的输出和相应的状态号。在图30B中，第一数据保持电路的输出是以NAND门A921、A925和A923的顺序安排的。

第二数据保持电路由NAND门A922、A924和A926组成。当数据输入N901至N903的状态号从偶数变为奇数时，第二数据保持电路保持预改变状态被翻转的信号。图28A示出了第二数据保持电路的输出和相应的状态号。在图30A中，第二数据保持电路的输出是以NAND门A924、A92424和A926的顺序安排的。第一数据保持电路和第二数据保持电路的输出具有状态号倒置的关系。

第二组合逻辑电路由OR门A931、A933和A935以及NAND门A937组成。配对每个第一和第二数据保持电路的三个输出并将其输入至OR门A931、A933和A935。将OR门A931、A933和A935的输出输入至三输入NAND门。第二组合逻辑电路比较在保持状态运行的第一和第二数据保持电路之一的前一状态与其他数据保持电路输出的当前状态并且确定状态转换方向。

图33示出第二组合逻辑电路真值表的一个实例。第二组合逻辑电路比较保持着奇数状态号状态的第一数据保持电路和保持着偶数状态号状态的第二数据保持电路。当奇数状态号大于偶数状态号时，从NAND门A937中输出“1”(即，第二组合逻辑电路)。当偶数状态号大于奇数状态号时，从NAND门A937中输出“0”。当将状态号“6”与状态号“1”相比时，将确定的是状态号“6”小于状态号“1”。

当奇数状态号变为偶数状态号时，如果NAND门A937中输出为“1”，要确定的是状态号减小。如果NAND门A937中输出为“0”，将确定的是状态号增加。另一方面，当偶数状态号变为奇数状态号时，如果NAND门A937中输出为“1”，将确定的是状态号增加。如果NAND门A937中输出为“0”，要确定的是状态号减小。

第一和第二输出锁存电路分别由锁存电路A938和A939组成。将第二组合逻辑电路的输出提供给第一和第二锁存电路的每一个锁存输入，同时从第一逻辑组合电路输出的并且相位相反的时钟N982和N983作为使能信号输入至第一和第二锁存电路。这些第一和第二锁存电路交替锁存已确定的状态转换并且将它们作为解码输出N938和N939的输出。依据时钟的相位，在第二组合逻辑电路中发生的结果变得相反。这样，第二锁存电路A939使用翻转输出N939作为解码输出。

4-1-3.解码器操作

接下来，参见图34和图35中所示时序图，将描述根据第三个实施例的解码器21操作一个实例。在图34和图35中示出的时序图中显示了使用前述仿真软件的解码器21操作仿真结果的一个实例。时序图标出了数据输出信号电压N938和N939、由解码器21恢复的时钟信号N983、用于仿真的参考编码器的数据输入v(n112)和v(n113)和时间轴的相互关系。与它们相应的是，时序图标出了解码器21的状态号N921和N922与时间轴的相互关系。此外，时序图标出了代表解码器21输入信号的状态号N901与时间轴的相互关系。

除了参考数字等等，图34和图35的时序图是相同的。

首先，参考图34所示时序图，将描述解码器21的时钟再生操作和数据保持操作。当执行时钟再生操作时，如果解码输入N901、N902和N903的状态号是奇数，那么将“1”输入至时钟输出N983。如果解码输入N901、N902和N903的状态号是偶数，那么将“0”输入至时钟输出N983。换句话说，参见图30，当状态号是偶数时，输入信号“1”的数目是2。当状态号是奇数时，输入信号“1”的数目是1。参见图31，因为状态号在偶数和奇数间改变。这样，用EXOR门N938的输出，就能再生时钟。

数据保持操作由第一数据保持电路和第二数据保持电路执行。第一数据保持电路保持最后状态的奇数状态号作为内部状态N921S。第二数据保持电路保持最后状态的偶数状态号作为内部状态N922S。

在如图34所示时序图中，在状态转换N901S-204处，输入状态信号N901由“1”变为“6”。结果是，输入状态号N901S是偶数并且时钟N983变为“0”级。此外，因为最后偶数状态号是“6”，作为内部状态N922S被保持的状态号是“6”。

接下来，在状态转换N901S-208处，输入状态值N901S由“6”变为“5”。结果是，输入状态号N901S是偶数。时钟N983变为“1”级。此外，因为最后奇数状态号是“5”，作为内部状态N922S被保持的状态号是“5”。

同样地，在状态转换N901S-212处，输入状态值N901S由“5”变为“4”。结果是，输入状态号N901S是偶数。时钟N983变为“0”级。此外，因为最后偶数(原文为“奇数”)状态号是“4”，作为内部状态N922S被保持的状态号是“4”。

同样地，在状态转换N901S-216处，输入状态值N901S由“4”变为“5”。结果是，输入状态号N901S是奇数。时钟N983变为“1”级。此外，因为最后奇数状态号是“5”，作为内部状态N922S被保持的状态号没有从“5”变化。

只要输入信号状态改变，重复时钟再生操作和状态号保持操作。

参见图35，将描述解码器21的数据再生操作。因为已在图34中描述了时钟N983的再生，将描述对应于时钟N983的解码操作以及在第一和第二数据保持电路中保持的内部状态N921S和N922S。

第一和第二锁存电路采样第二组合逻辑电路的输出，即在时钟N983的尾沿N983-204处，内部状态N921S和N922S的比较结果。在时钟N983的尾沿N983-204处，状态号从奇数(“1”)变为偶数(“6”)。因为内部状态N921S是“1”而内部状态N922S是“6”，所以状态号减小。这样，将逻辑值“0”输出至数据输出N938。

同样地，在时钟N983的前沿N983-208处，采样内部状态N921S和N922S的比较结果。在时钟N983的前沿处，状态号从偶数(“6”)变为奇数(“5”)。因为内部状态N921S是“5”而内部状态N922S是“6”，所以确定状态号减小。这样，将逻辑值“0”输出至数据输出N939。

同样地，在时钟N983的尾沿N983-212处，采样内部状态N921S和N922S的比较结果。在时钟N983的尾沿处，状态号从奇数(“5”)变为偶数(“4”)。因为内部状态N921S的状态号是“5”而且内部状态N922S的状态号是“4”，所以确定了状态号的减小。这样，将逻辑值“0”输出至数据输出N938。

同样地，在时钟N983的前沿N983-216之前，状态号从偶数“4”变为奇数“5”。内部状态N921S是“5”与前一定时的相同。此外，内部状态N922S是“4”。这样确定了状态号的增加。结果是，将逻辑值“1”输出至数据输出N939。

在时序图上，看上去是时钟N983和内部状态N921S和N922S在几乎同一时间改变。实际上，当定时在预先允许的范围内，由于门电路的延迟，可以操作解码器21。

模拟器的编码结果包括一定范围的毛刺。编码结果几乎与编码器数据输入v(n112)和v(n113)的延迟波形匹配。这样，可以确认模拟器的正常运行。

4-2.本发明的第三个实施例的修改

接下来，将描述本发明的第三个实施例的修改。第三个实施例的修改不同于第三个实施例。图36示出了在本发明的第三个实施例的修改中使用的仿真模型。指定为参考数字21’的解码器是根据本发明第三个实施例的修改的解码器装置。根据第三个实施例的修改，因为测试单元600、编码器601、状态号转换电路602和状态号转换电路602的真值表是与第三个实施例相同的，所以省略它们的详细描述。

编码器601的三个输出是作为解码器输入N901、N902和N903输入的。解码器21’的输出由解码输出N996和N997提供。再生时钟信号由时钟输出N983提供。翻转时钟由翻转时钟输出N982(未示出)提供。

4-2-1.解码器结构

图37根据本发明的第三个实施例的修改示出的解码器21’电路的一个实例。如上所述，解码器21’输入双值三位六态转换信号至解码输出N901、N902和N903并且输出时钟和翻转时钟分别至时钟输出N982和N983。此外，解码器21’输出互相相位不同的输出数据至解码输出N996和N997。

解码输入N901、N902和N903提供给由门电路A904至A909组成的输入缓冲电路。输入缓冲电路生成输入信号和它们的翻转信号。将从输入缓冲电路输出的输入信号和翻转信号输入至第一组合逻辑电路的EXOR门A983和A982。第一组合逻辑电路探测每个非翻转输入信号和翻转输入信号的“1”的数目是奇数还是偶数并且输出时钟输出N982和翻转时钟输出N982，它们是经由EXOR门A983和A982相互反向的时钟输出。

将由输入缓冲电路输出的非翻转输入信号输入至由NAND门A921、A923和A925组成的第一数据保持电路。第一数据保持电路是三稳态时序逻辑电路。与前述的第三个实施例一样，当数据输入N901至N903的非翻转信号的状态号由奇数变为偶数时，第一数据保持电路保持预改变状态翻转的信号。将由输入缓冲电路输出的翻转输入信号输入至由NAND门A922、A924和A926组成的三稳态时序逻辑电路的第二数据保持电路。当数据输入N901至N903的翻转信号的状态号由偶数变为奇数时，第二数据保持电路保持预改变状态信号。

将第一和第二数据保持电路的输出分别提供给第一和第二中间锁存电路。第一和第二中间锁存电路在由EXOR门A982和A983提供的时钟输出的前沿和尾沿处交替重复保持操作。

第一锁存电路是三位边沿触发D触发器并且是由锁存电路A941、A943和A945组成的中间锁存电路。当时钟N982从“1”变为“0”时，第一锁存电路采样第一数据保持电路的输出N921、N923和N925(NAND门A921、A923和A925的输出)。第一中间锁存电路的输出提供给第二组合逻辑电路。

第二组合逻辑电路等效于根据前述的第三个实施例的第二组合逻辑电路。第二组合逻辑电路由OR门A942、A944和A946以及NAND门A947组成。将组成第一中间锁存电路的锁存电路A941、A943和A945的输出输入至OR门A942、A944和A946的第一输入端。将第二数据保持电路的三个输出输入至OR门A942、A944和A946的其他输入端。第二组合逻辑电路比较第一锁存电路的输出和第二保持电路的输出并且确定状态转换方向。当状态号增加，第二组合逻辑电路输出“1”。当状态号减小，第二组合逻辑电路输出“0”。

将第二组合逻辑电路输出提供给第三锁存电路A996。第三锁存电路A996是输出锁存电路并且是一位边沿触发D触发器。第三锁存电路A996采样NAND门A947的输出作为时钟N983改变并且获取解码输出N996的结果。

第二锁存电路是三位边沿触发D触发器并且是由锁存电路A952、A954和A956组成的中间锁存电路。当时钟N983从“1”变为“0”时，第二锁存电路采样第二数据保持电路的输出N922、N924和N926(NAND门A922、A924和A926的输出)。第二中间锁存电路的输出提供给第三组合逻辑电路。

第三组合逻辑电路等效于第二组合逻辑电路。第三组合逻辑电路由OR门A951、A953和A955以及NAND门A957组成。将组成第二中间锁存电路的锁存电路A952、A954和A956的输出输入至OR门A953、A955和A951的第一输入端。将第一数据保持电路的三个输出输入至OR门A953、A955和A957的其他输入端。第三组合逻辑电路比较第二锁存电路的输出和第一保持电路的输出并且确定状态转换方向。当状态号增加，第三组合逻辑电路输出“1”。当状态号减小，第三组合逻辑电路输出“0”。

将第三组合逻辑电路输出提供给第四锁存电路A997。第四锁存电路A997是输出锁存电路并且是一位边沿触发D触发器。第四锁存电路A997采样NAND门A957的输出作为时钟N982改变并且获取解码输出N996作为结果。

4-2-2.解码器操作

接下来，参见图38中所示时序图，将描述根据第三个实施例的修改解码器21’的操作。在图38中示出的时序图显示了使用前述仿真软件的解码器21’操作仿真结果的一个实例。时序图标出了数据输出信号电压N992和N993、由解码器21’恢复的时钟信号N983、用于仿真的参考编码器的时钟v(n100)、数据输入v(n112)和v(N113)和时间轴的相互关系。与它们相应的是，时序图标出了解码器21的状态号N921和N922与时间轴的相互关系。此外，时序图标出了代表解码器21的输入信号的状态号N901与时间轴的相互关系。

因为根据第三个实施例的修改的时钟再生操作和数据保持操作与图34中示出的前述第三个实施例的相同，所以省略它们的描述。在下文中，将描述跟随数据再生操作的中间锁存操作。

第一中间锁存电路的输出N941S(锁存电路A941、A943和A945的输出N941、N943和N945)是采样并延迟半个周期的第一数据保持电路的输出N921S(NAND门A921、A923和A925的输出A921、A923和A925)的信号。第二中间锁存电路的输出N952S(锁存电路A952、A954和A956的输出N952、N954和N954)是采样并延迟半个周期的第二数据保持电路的输出N922S(NAND门A922、A924和A926的输出N922、N924和N922)的信号。

在图38中，在时钟N983的尾沿N983-204处，第三组合逻辑电路的输出，即内部状态N952S和N921S的比较结果被采样。在时钟N983的尾沿N983-204处，状态号从“2”变为“1”。这样，可以确定状态号减小。将逻辑值“0”输出至数据输出N996。

在时钟N983的前沿N983-208处，第二组合逻辑电路的输出，即内部状态N941S和N922S的比较结果被采样。在时钟N983的前沿N983-208处，状态号从“6”变为“1”。这样，可以确定状态号减小。将逻辑值“0”输出至数据输出N997。

在时钟N983的尾沿N983-212处，内部状态N952S和N921S的比较结果被采样。在时钟N983的尾沿N983-212处，状态号从“6”变为“5”。这样，可以确定状态号减小。将逻辑值“0”输出至数据输出N996。

在时钟N983的前沿N983-216处，内部状态N952S和N921S的比较结果被采样。在时钟N983的前沿N983-216处，状态号从“5”变为“4”。这样，可以确定状态号减小。将逻辑值“0”输出至数据输出N997。

在时钟N983的尾沿N983-220处，内部状态N952S和N921S的比较结果被采样。在时钟N983的尾沿N983-220处，状态号从“4”变为“5”。这样，可以确定状态号增加。将逻辑值“1”输出至数据输出N996。

在第三个实施例的修改中，由第三和第四锁存电路A996和A997采样的信号在半个时钟周期内不变。这样，第三个实施例的修改的采样的定时余量大于前述的第三个实施例的定时余量。另一方面，第三个实施例的修改的数据输出的定时比前述第三个实施例的定时延迟了半个时钟周期。

在图38中，当在第三个实施例的修改中把参考编码器的输入v(n112)与解码器的输出N996(在图38中的v(n996))相比较时，可以清楚的了解到输入编码器的信号不包含毛刺并且输入编码器的信号与前述第三个实施例(见图34和图35)相比几乎被完全如实的解码。这应用到参考编码器输入v(n113)和解码器输出v(n997)的对比结果中。

4-3.本发明的第三个实施例的另一个修改

图39根据本发明的示出的解码器21”电路的一个实例。第三个实施例的另一个修改(称作第二修改)的仿真模型与前述第三个实施例以及第三个实施例的修改(称作第一修改)相同。解码信号从解码输出N992和N993获得。

在根据第三个实施例的第二修改的解码器21”中，根据第三个实施例的第一修改的解码器21’中使用的边沿触发D触发器由透明锁存器代替。换句话说，参见图37，边沿触发D触发器的锁存电路A941、A943和A945，它们根据第三个实施例的第一修改组成了第一中间锁存电路，将由透明锁存器的锁存电路A961、A963和A965代替。同样地，边沿触发D触发器的锁存电路A952、A954和A956，它们在图37中组成了第二中间锁存电路，将由透明锁存器的锁存电路A972、A974和A976代替。此外，边沿触发D触发器的锁存电路A996和A997，它们在图37中组成了第三和第四中间锁存电路，将由透明锁存器的锁存电路A992和A993代替。解码输出从锁存电路A992和A993获得。

如图39所示连接结构等等与图37中所示结构相同。这样，可以省略结构的详细描述。

在根据本发明的第三个实施例的第二修改中，因为第一和第二锁存电路以及第三和第四锁存电路的边沿触发D触发器的锁存电路由透明锁存器代替，所以用于第一和第二中间锁存器保持数据的保持时间是短的。这样，第三个实施例的第二修改的数据输出定时变得与第三个实施例的定时相同。

图40根据使用前述仿真软件的第三个实施例第二修改示出解码器21”操作的仿真结果的一个实例。当将图40所示的时序图与图34所示根据第三个实施例的解码器21的时序图相比时，可以清楚的了解到如图40所示的解码输出v(n992)和v(n993)与图34所示的解码输出v(n938)和v(n939)是几乎相同的。

根据第三个实施例、第三个实施例第一修改和第三个实施例第二修改，解码器21、21’和21”仅由普通数字电路组成。这样，没有必要使用再生时钟的差分电路和其他电路。结果是，解码的速度范围变宽。

此外，因为在解码数据被采样前就被输入至数据保持电路，采样信号的最小仿真间隔变长。结果是，定时余量增加。当逻辑电路、锁存电路等等的运行速度相同时，最大传输带宽变宽。当最大传输带宽相同时，可由逻辑电路组成的解码器可以在更低的速率下运行。结果降低了功耗和成本。

此外，因为去除了锁存输出用时钟保持输入数据的数据保持电路的中间锁存电路，所以内部定时余量增加。结果是，不考虑确定状态转换所必须的组合逻辑电路的延迟是大还是小，都可稳定执行解码操作。

此外，因为维持三个状态稳定的三位三稳态锁存电路是用于保持输入数据的数据保持电路，所以可以避免由噪声等引起的不适当的状态转换。

此外，因为保持输入数据的数据保持电路的输入和输出、组合逻辑电路的输入和输出以及锁存电路的输入和输出是差分的，所以使由逻辑电路和锁存电路内部不对称引起的定时余量的降低能够被最小化。在此实例中，内部不对称代表了时钟引导时间和拖尾时间的不对称或时钟超前驱动性能和拖尾驱动性能的不对称。

4-4.对本发明第三个实施例的补充

根据第三个实施例、第三个实施例第一修改和第三个实施例第二修改，在第一和第二数据保持电路中，使用NAND型数据保持电路。代替NAND型数据保持电路，可使用NOR型数据保持电路。在此情况下，当逻辑输入和输出翻转时，可以执行与NAND型数据保持电路相同的操作。

当正逻辑解码输入连接至NAND型数据保持电路，负逻辑解码输入连接至NOR型数据保持电路以及数据保持输出是差分输出时，可以执行与第一数据保持电路相同的操作。同样地，当负逻辑解码输入连接至AND型数据保持电路，负逻辑解码输入连接至NOR型数据保持电路以及数据保持输出是差分输出时，可以执行与第二数据保持电路相同的操作。

当第一组合逻辑电路和第二组合逻辑电路具有差分输入并且差分第一和第二数据保持输出被连接时，可以执行与第一组合逻辑电路和第二组合逻辑电路相同的操作。

在状态转换图上，不考虑第一和第二组合逻辑电路探测到状态号的增加，还是状态号的减小还是状态号既增加又减小，都可执行相同操作。

此外，当同时具有正向输入和负向输入的锁存器或读出放大器作为第一锁存电路和第二锁存电路使用并且将它们连接至组合逻辑电路的差分输出时，也可执行相同操作。

在前面的描述中，第一锁存电路和第二锁存由透明锁存器组成。代替地，当第一锁存电路和第二锁存由三态锁存电路组成，也可执行相同操作。

代替地，当省略第三锁存电路和第四锁存电路时，把解码输出输入至其他模块，并且该模块用时钟采样解码数据，也可执行相同操作。此外，当第三锁存电路和第四锁存电路被边沿触发D触发器电路等等代替时，可也执行相同的操作。

当由本发明申请人公开的如日本专利No.3360861中的差分接收器电路根据第三个实施例、第三个实施例第一修改和第三个实施例第二修改连接至解码器输入N901至N903时，三值三差分输入可以被执行。

图41示出了在日本专利NO.3360861中公开的差分接收器设备的的结构。使用参考号70指明差分接收器。图42示出了差分接收器设备70的输入和输出真值表。差分接收器设备70有三个输入端70r、70s和70t连接至三根传输线，其上传输三值三差分逻辑信号。差分接收器设备70具有三个终端电阻72rs、72st和72tr各自三角形(Δdelta)连接至输入端70r、70s和70t并且各自阻抗匹配三根传输线和三个电压比较器71u、71v和71w，其中电压比较器71u、71v和71w分别输入终端电阻72rs、72st和72tr的端电压。电压比较器71u、71v和71w比较由例如差分放大电路输入到正和负输入端的电压信号。当图42真值表的传输线输入被输入至输入端70r、70s和70t时，输出诸如接收器的输出在输出端Ou、Ov和Ow处各自地发生。

在第三个实施例、第三个实施例第一修改和第三个实施例第二修改的仿真中，使用了在第一个实施例和第一个实施例的修改中使用的编码器。但是，不仅限于那种编码器。换句话说，根据第三个实施例、第三个实施例第一修改和第三个实施例第二修改的解码器可由图1示出的相关领域的编码器装置的输出或者由第二个实施例的修改中描述的其他编码器装置的输出所驱动。

5.本发明的第四个实施例

接下来，将描述本发明的第四个实施例。本发明的第四个实施例是解码装置，它解码表示六种状态转换的并且经由三根传输线传输的三位三差分逻辑信号同时获取四相串行数字信号。

图43根据本发明的第四个实施例示出了系统结构的一个实例。编码器602使用时钟输入N200和N201将四相串行数字信号N216至N219转换到三位六态转换以作为信号N397至N399。驱动器603转换信号N397至N399的电压电平并且将它的单端信号转换为差分信号然后将转换信号提供给三根传输线。经由传输线通过接收器604接收信号N397至N399。接收器604转换电压并且将差分信号转换为单端信号。结果是，三位六态的已转换信号从数据输出N691至N693输出并输入到解码器22的数据输入N801至N803。对应于如图7所示的解码器9的解码器22将输入的三位六态转换信号分为数据信号和时钟信号。所得的时钟信号从时钟输出N882和N883处输出。此外，将相位不同的四相数据输出至数据输出N896和N899。

测试单元605生成测试信号。测试单元605生成时钟用以操作状态号转换电路602，从时钟输出N081和N082处输出时钟，并且从数据输出N096至N099处输出对应于伪随机数生成的四相数据信号。

5-1-1.仿真模型

图44根据本发明的第四个实施例示出的用于验证解码器22运行的仿真模型的概图。因为仿真模型用于验证解码器22的输入和输出的关系，所以可以省略传输侧的驱动器603和接收侧的接收器604。直接连接编码器602和解码器22用以仿真解码器22。编码器602的输出信号N397至N399输入到解码器22，并且分流至生成操作描述状态号的状态号转换电路606的输入N801至N803。状态号改变电路606将输入信号转换为状态号并且获取状态号输出N801S。如上所述，状态号是范围在“1”到“6”之间的整数。只要状态转换，状态号加“1”或者减“1”。状态号是周期值。当状态号是“6”时，如果它加“1”，状态号变为“1”。当状态号是“1”时，如果它减“1”，状态号变为“6”。

图45A示出了状态号转换表606的真值表的一个实例。状态号转换表606将输入的六种状态转换为“1”至“6”的状态号，并且输出转换的状态号。在此实例中，当三位是(0，0，1)时，它们表示状态号“1”。当三位是(0，1，1)时，它们表示状态号“2”。当三位是(0，1，0)时，它们表示状态号“3”。当三位是(1，1，0)时，它们表示状态号“4”。当三位是(1，0，0)时，它们表示状态号“5”。当三位是(1，0，1)时，它们表示状态号“6”。不使用状态号为“0”和“7”，因为所有三位是相同的。

图45A示出了一个真值表，其中第一数据保持电路(以后将描述)的保持输出N824、N822和N826(见图47)作为解码器22的内部状态被转换为状态号N822S。图45B示出了一个真值表，其中第二数据保持电路的保持输出N821、N825和N823针对第一数据保持电路被位翻转的并且被转换为状态号N821S。

使用诸如状态号转换电路606的转换电路和状态号来描述仿真结果的波形。为了将三位数据输入转换成状态号执行解码器22的实时操作。

图46根据本发明的第四个实施例示出的解码器22状态转换的一个实例。解码器22根据当前值交替翻转第一时钟输出N882和第二时钟输出N8831并且输入数据状态号N801S的改变值对应于图45A所示真值表发生转换并且持续更新数据输出N836至N839。

5-1-2.解码器结构

图47根据本发明的第四个实施例示出的解码器22电路的一个实例。解码双值三位六态转换信号输入至解码输入N801、N802和N803并且输出相位相差90度的时钟信号至时钟输出N882和N883。此外，将相位不同的输出数据输出至解码器输出N836至N839。

把解码器输入N801、N802和N803提供给由门电路A804至A809组成的输入缓冲电路。输入缓冲电路生成输入信号和它们的翻转信号。当把三位编码输入和它的翻转信号输入解码器22时，可省略输入缓冲电路。

将解码器输入N801的未翻转信号和翻转信号提供给由透明锁存器A811和A814组成的第一时序逻辑电路。透明锁存器A811和A814组成了T触发器。就锁存器的输出来讲，在解码器输入N801的前沿时刻翻转的输出和在解码器输入N801的尾沿时刻翻转的输出被获取。

将解码器输入N802的未翻转信号和翻转信号提供给由透明锁存器A815和A812组成的第二时序逻辑电路。透明锁存器A815和A812组成了T触发器。就锁存器的输出来讲，在解码器输入N802的前沿时刻翻转的输出和在解码器输入N802的尾沿时刻翻转的输出被获取。

同样地，将解码器输入N803的未翻转信号和翻转信号提供给由透明锁存器A813和A816组成的第三时序逻辑电路。透明锁存器A813和A816组成了T触发器。就锁存器的输出来讲，在解码器输入N803的前沿时刻翻转的输出和在解码器输入N803的尾沿时刻翻转的输出被获取。

将透明锁存器A814和A816的未翻转信号输出提供给由EX-NOR门A831和EX-OR门A833组成的第一组合逻辑电路。将透明锁存器A811、A813和A815(原文A915)的未翻转信号输出提供给由EX-NOR门A830和EX-OR门A832组成的第二组合逻辑电路。

换句话讲，第一和第二组合逻辑电路的每个都是由EX-NOR门及Ex-0R门组成的，这些电路有三个输入，这些输入在解码器输入N801至N803的任意前沿时刻翻转并且EX-OR门及EX-NOR门有三个输入，这些输入在解码器输入N801至N803的任意尾沿时刻翻转。第一组合逻辑电路生成第一时钟N883。第二组合逻辑电路生成第二时钟N882，它与第一时钟N883存在90度的相位差。

第一数据保持电路由NAND门A821、A823和A825组成。第一数据保持电路和第二数据保持电路(将在随后描述)的电路等效于根据图12所示的第一个实施例的真值表描述的三稳态时序逻辑电路。解码输入N801至N803的未翻转信号被输入至第一数据保持电路。当解码输入N801至N803中的任意状态号从奇数变为偶数时，第一数据保持电路保持预改变状态已翻转的信号。图45B示出了相应于第一数据保持电路输出的状态号。在图45B中，第一数据保持电路的输出是以NAND门A821、A825和A823的顺序安排的。

第二数据保持电路由NAND门A822、A824和A826组成。把解码器输入N801至N803的翻转信号输入第二数据保持电路。当数据输入N801至N803中的任意状态号从偶数变为奇数时，第二数据保持电路保持预改变数据。图45A示出了相应于第二数据保持电路输出的状态号。在图45A中，第二数据保持电路的输出是以NAND门A824、A822和A826的顺序安排的。第一数据保持电路和第二数据保持电路的输出具有状态号倒置的关系。

把第一数据保持电路的输出提供给第一中间锁存电路、第三中间锁存电路和第四组合逻辑电路、第六组合逻辑电路。把第二数据保持电路的输出提供给第二中间锁存电路、第四中间锁存电路、第三组合逻辑电路和第五组合逻辑电路。

第一中间锁存电路由透明锁存器A841、A843和A845组成。使用从EX-NOR门A830输出的时钟，第一中间锁存电路采样第一数据保持电路的输出。提供该采样输出至第三组合逻辑电路。

第三组合逻辑电路由OR门A842、A844和A846以及NAND门A847组成。第三组合逻辑电路把由第一中间锁存电路保持的前一状态和由第二数据保持电路输出的当前状态进行比较并且确定状态变换。提供第三组合逻辑电路的输出给触发器电路A897。

第二中间锁存电路由透明锁存器A852、A854和A856组成。使用从EX-NOR门A831输出的时钟，第二中间锁存电路采样第二数据保持电路的输出。提供该采样输出至第四组合逻辑电路。

第四组合逻辑电路由OR门A853、A855和A851(原文A857)以及NAND门A857组成。第四组合逻辑电路把由第二中间锁存电路保持的预先状态和由第一数据保持电路输出的当前状态进行比较并且确定状态变换。把第四组合逻辑电路的输出提供给触发器电路A898。

第三中间锁存电路由透明锁存器A861、A863和A865组成。使用从EX-NOR门A832输出的时钟，第三中间锁存电路采样第一数据保持电路的输出。提供该采样输出至第五组合逻辑电路。

第五组合逻辑电路由OR门A862、A864和A866以及NAND门A867组成。第五组合逻辑电路把由第三中间锁存电路保持的前一状态和由第二数据保持电路输出的当前状态进行比较并且确定状态变换。提供第五组合逻辑电路的输出给触发器电路A899。

第四中间锁存电路由透明锁存器A872、A874和A876组成。使用从Ex-NOR门A833输出的时钟，第四中间锁存电路采样第二数据保持电路的输出。提供该采样输出至第六组合逻辑电路。

第六组合逻辑电路由OR门A873、A875和A871(原文A877)以及NAND门A877组成。第六组合逻辑电路把由第四中间锁存电路保持的前一状态和由第一数据保持电路输出的当前状态进行比较并且确定状态变换。提供第六组合逻辑电路的输出给触发器电路A896。

触发器电路A896由第一锁存电路组成。使用从EX-OR门A832输出的时钟，触发器电路A896锁存第六组合逻辑电路确定结果的逻辑值并且将该逻辑值作为解码器的输出N896进行输出。

触发器电路A897由第二锁存电路组成。使用从EX-OR门A833输出的时钟，触发器电路A897锁存第三组合逻辑电路确定结果的逻辑值并且将该逻辑值作为解码器的输出N897进行输出。

触发器电路A898由第三锁存电路组成。使用从EX-OR门A830输出的时钟，触发器电路A898锁存第四组合逻辑电路确定结果的逻辑值并且将该逻辑值作为解码器的输出N898进行输出。

触发器电路A899由第四锁存电路组成。使用从EX-OR门A831输出的时钟，触发器电路A899锁存第五组合逻辑电路确定结果的逻辑值并且将该逻辑值作为解码器的输出N899进行输出。

5-1-3.解码器操作

接下来，参见图48和图49中所示时序图，将描述根据第四个实施例的解码器22操作一个实例。在图48和图49中示出的时序图示出了使用前述仿真软件的解码器22操作仿真结果的一个实例。时序图标出了数据输出信号电压N896至N899、由解码器22恢复的时钟信号N882和N883、用于仿真的参考编码器的数据输入v(n200)、v(n201)、v(n216)和v(N217)、时钟电压v(n200)和时间轴的相互关系。与它们相应的是，时序图标出了解码器22的状态号N821S、N822S、N841S、N852S、N861S和N872S和时间轴的相互关系。此外，时序图标出了代表解码器21输入信号的状态号N801与时间轴的相互关系。

除了参考数字等等之外，图48和图49的时序图是相同的。

首先，参考图48所示时序图，将描述解码器22的时钟再生操作和数据保持操作。在执行时钟再生操作中，只要解码输入N801至和N803的状态的状态号N801S从奇数变为偶数，就翻转时钟信号N882。只要解码输入N801至和N803的状态的状态号N801S从偶数变为奇数，就翻转时钟信号N883。结果是，再生了相位差为90度的两种时钟信号。

数据保持操作由第一数据保持电路和第二数据保持电路执行。当输入信号的状态号N801S变为偶数时，第一数据保持电路保持该状态作为内部状态N821S并且维持该状态直到状态号N801S再次变为偶数。当输入信号的状态号N801S变为奇数时，第二数据保持电路保持该状态作为内部状态N822S并且维持该状态直到状态号N801S再次变为奇数。把作为状态转换发生的状态号复制到四个内部状态N841S、N852S、N861S和N872S中的一个。在时钟改变至少三次的时段内维持该复制的状态号。

在如图48所示时序图中，在状态转换N801S-204处，输入状态值N801S由“3”变为“2”。结果是，输入状态号N801S变为偶数。时钟信号N882翻转并且变为“1”级。此外，因为最后偶数状态号是“2”，作为内部状态N822S保持下来的状态号是“2”。把内部状态N822S的状态号复制到内部状态N872S。在维持该内部状态N872S直到时钟改变三次。

接下来，在状态转换N801S-208处，输入状态值N801S由“2”变为“1”。结果是，输入状态号N801S变为奇数。时钟信号N883翻转并且变为“1”级。此外，因为最后奇数状态号是“1”，作为内部状态N821S保持下来的状态号是“2”。把内部状态N821S的状态号复制到内部状态N841S。在维持该内部状态N841S直到时钟改变三次。

同样地，在状态转换N801S-212处，输入状态值N801S由“1”变为“6”。结果是，输入状态号N801S变为偶数。时钟信号N882翻转并且变为“0”级。此外，因为最后奇数状态号是“6”，作为内部状态N822S保持下来的状态号是“6”。把内部状态N822S的状态号复制到内部状态N852S。在维持该内部状态N852S直到时钟改变三次。

在状态转换N801S-216处，输入状态号N801S由“6”变为“5”。结果是，输入状态号N801S变为奇数。时钟信号N883翻转并且变为“0”，级。此外，因为最后奇数状态号是“5”，作为内部状态N821S保持下来的状态号是“5”。把内部状态N821S的状态号复制到内部状态N861S。维持该内部状态N861S直到时钟改变三次。

只要输入信号状态改变，重复时钟再生操作和状态号保持操作。

接下来，参见图49，将描述解码器22的数据再生操作。因为已在图48中描述了时钟N882和N883的再生，将描述对应于时钟N882和N883的解码操作、在第一和第二保持电路中保持的内部状态N821S和N822S，以及在第一至第四中间锁存电路中保持的内部状态N841S、N852S、N861S和N872S。

在时钟N883的前沿N883-208处，采样两个时钟周期前的内部状态N861S与前一内部状态N822S的比较结果。换句话说，在时钟N883的前沿N883-208处，第四锁存电路A899锁存第五组合逻辑电路的输出。因为内部状态N861S的状态号是“3”并且内部状态N822S的状态号是“2”，可以确定状态号减小。结果是，将逻辑值“0”输出至数据输出N899。

在时钟N882的尾沿N882-212处，采样两个时钟周期前的内部状态N872S与前一内部状态N821S的比较结果。换句话说，在时钟N882的尾沿N882-212处，第一锁存电路A896锁存第六组合逻辑电路的输出。因为内部状态N872S的状态号是“2”并且内部状态N821S的状态号是“1”，可以确定状态号减小。结果是，将逻辑值“0”输出至数据输出N896。

在时钟N883的尾沿N883-216处，采样两个时钟周期前的内部状态N841S与前一内部状态N822S的比较结果。换句话说，在时钟N883的尾沿N883-216处，第二锁存电路锁存第三组合逻辑电路的输出。因为内部状态N841S的状态号是“1”并且内部状态N822S的状态号是“6”，可以确定状态号减小。结果是，将逻辑值“0”输出至数据输出N897。

在时钟N882的前沿N882-220处，采样两个时钟周期前的内部状态N852S与前一内部状态N821S的比较结果。换句话说，在时钟N882的前沿N882-220处，第三锁存电路锁存第四组合逻辑电路的输出。因为内部状态N852S的状态号是“6”并且内部状态N822S的状态号是“5”，可以确定状态号减小。结果是，将逻辑值“0”输出至数据输出N898。

通过重复相同操作，作为解码结果获取的逻辑值继续输出至四个数据输出N896、N897、N898和N899。

图50示出了在长时间范围内解码器22操作的仿真结果的一个实例。在图50中，省略了状态号。除了锁存器和触发器在起始周期(0ns到25ns)中尚未初始化之外，可以清楚的得知输入至编码器602的数据输入N216、N217、N218和N219是被删除的解码器输出N896、N897、N898和N899，作为它们通过编码器602和解码器22的结果。

5-2.本发明的第四个实施例的修改

5-2-1.仿真模型

接下来，将描述本发明的第四个实施例的修改。图51示出了根据第四个实施例的修改使用于鉴别解码器22’操作的仿真模型概图。第四个实施例的修改的编码器602、状态号转换电路606、状态号转换电路606的真值表等等与前述第四个实施例的相同。测试单元605’输出来自时钟输出N081和N082的时钟信号来操作编码器602。此外，测试单元605’输出来自数据输出N092和N903的两相数据信号，这些信号由对应的伪随机数产生并且它们的相位不同。提供从数据输出N092输出的数据信号至编码器602的编码输入N216和N218。将从数据输出N093输出的数据信号输入至编码器602的编码输入N217和N219。

图52根据本发明第四个实施例的修改示出了解码器22’的状态号转换的实例。解码器22’对应于三位输入数据的当前值和改变值交替翻转第一时钟输出N882和第二时钟输出N883，该三位输入数据作为状态号N801S的代表并且根据图45中的真值表进行翻转。此外，对应于组合逻辑电路状态转换的确定结果，状态N847、N857、N867和N868持续更新。确定结果导致解码输出N893或N892在下一个时钟沿交替地更新。

5-2-2.解码器结构

图57根据本发明第四个实施例的修改示出了解码器22’的电路实例。解码器22’把双值三位六态转换信号输入至解码输入N801至N803，把时钟和翻转时钟输出至时钟输出N882和N883，并且把有相位差的输出数据输出至解码输出N892和N893。

解码器22’的结构与图47中示出的解码器22的结构在第一至第四输出锁存电路(触发器电路A896、A897、A898和A899)上是不同的。其他部份在解码器22’和解码器22内都是相同的。以下将省略对相同部份的描述。

透明锁存器A880组成第一输出锁存电路。第一输出锁存电路锁存状态转换逻辑值，该逻辑值由使用从EX-OR门A832输出的时钟的第六组合逻辑电路确定。提供第二输出锁存电路的输出给第一输出选择电路。

透明锁存器A881组成第二输出锁存电路。第二输出锁存电路锁存状态转换逻辑值，该逻辑值由使用从EX-OR门A833输出的时钟的第三组合逻辑电路确定。提供第一输出锁存电路的输出给第二输出选择电路。

透明锁存器A882组成第三输出锁存电路。第三输出锁存电路锁存状态转换逻辑值，该逻辑值由使用从EX-OR门A830输出的时钟的第四组合逻辑电路确定。提供第三输出锁存电路的输出给第一输出选择电路。

透明锁存器A883组成第四输出锁存电路。第四输出锁存电路锁存状态转换逻辑值，该逻辑值由使用从EX-OR门A831输出的时钟的第五组合逻辑电路确定。提供第四输出锁存电路的输出给第二输出选择电路。

第一输出选择电路是由AND门A884和A886以及OR门A893组成的1位2输入1输出多路复用器。第一输出选择电路通过时钟N882交替改变第一输出锁存电路的输出和第三输出锁存电路的输出并且将所选的输出作为解码输出N893进行输出。

第二输出选择电路是由AND门A885和A887以及OR门A892组成的1位2输入1输出多路复用器。第二输出选择电路通过时钟N883交替改变第二输出锁存电路的输出和第四输出锁存电路的输出并且将所选的输出作为解码输出N892进行输出。

5-2-3.解码器操作

参见图54中所示时序图，将描述根据第四个实施例的修改解码器22’的操作实例。在图54中示出的时序图示出了使用前述仿真软件的解码器22’操作仿真结果的一个实例。时序图标出了数据输出信号电压N892和N893、由解码器22’恢复的时钟信号N893、用于仿真的参考编码器的数据输入v(n212)和v(N213)、时钟电压v(n200)和时间轴的相互关系。与它们相应的是，时序图标出了解码器22’的内部状态号N821S、N822S、N841S、N852S、N861S和N872S和时间轴的相互关系。此外，时序图标出了代表解码器21输入信号的状态号N801与时间轴的相互关系。

因为根据第四个实施例的修改的时钟再生操作、数据保持操作、中间锁存电路保持数据的保持操作保持结果直到解码器22’的时钟改变三次，这些与根据前述第四个实施例的解码器22相同，所以省略它们的详细描述。在下文中，将指出解码器22’与解码器22的不同之处，也就是要描述数据再生操作、第一至第四输出锁存电路的操作以及第一和第二输出选择电路的操作。

在时钟N883的前沿N883-208处，采样内部状态N861S与内部状态N822S的比较结果。换句话说，在时钟N883的前沿N883-208处，第一输出锁存电路锁存第六组合逻辑电路的输出。因为内部状态N861S的状态号是“3”并且内部状态N822S的状态号是“2”，所以确定状态号减小。结果是，将逻辑值“0”输出至数据输出N892。

在时钟N882的尾沿N882-212处，采样内部状态N872S与内部状态N821S的比较结果。换句话说，在时钟N882的尾沿N882-212处，第四输出锁存电路锁存第五组合逻辑电路的输出。因为内部状态N872S的状态号是“2”并且内部状态N821S(原文N872S)的状态号是“1”，所以确定状态号减小。结果是，将逻辑值“0”输出至数据输出N893。

在时钟N883的尾沿N883-216处，采样内部状态N841S与内部状态N822S的比较结果。换句话说，在时钟N883的尾沿N883-216处，第二输出锁存电路锁存第三组合逻辑电路的输出。因为内部状态N841S的状态号是“1”并且内部状态N822S的状态号是“6”，所以确定状态号减小。结果是，将逻辑值“0”输出至数据输出N892。

在时钟N882的前沿N882-220处，采样内部状态N852S与内部状态N821S的比较结果。换句话说，在时钟N882的前沿N882-220处，第三输出锁存电路锁存第四组合逻辑电路的输出。因为内部状态N852S的状态号是“6”并且内部状态N821S的状态号是“5”，所以确定状态号减小。结果是，将逻辑值“0”输出至数据输出N893。

在时钟N883的前沿N883-224处，采样内部状态N861S与内部状态N822S的比较结果。换句话说，在时钟N883的前沿N883-224处，第四输出锁存电路锁存第五组合逻辑电路的输出。因为内部状态N861S的状态号是“5”并且内部状态N822S的状态号是“6”，所以确定状态号增加。结果是，将逻辑值“1”输出至数据输出N892。

通过重复状态转换确定操作，作为解码结果获取的逻辑值交替输出至数据输出N892和N893。

根据本发明的第四个实施例和第四个实施例的修改，第一和第二数据保持电路由NAND门组成。代替地，第一和第二数据保持电路可由NOR门组成。在此情况下，当输入和输出逻辑被翻转时，可以执行相同的操作。

根据本发明的第四个实施例和第四个实施例的修改，解码器22和解码器22’仅由普通数字电路组成。这样，没有必要使用能再生时钟的差分电路和其他电路。结果是，可解码传输速度范围变宽。

此外，因为编码数据在采样前就输入至数据保持电路，信号的最小翻转间隔变长。结果是，定时余量增加。当逻辑电路、锁存电路等等的操作速度相同时，逻辑电路组成的解码器可以在更低的速率下运行。结果降低了解码器的功耗和成本。

此外，因为去除了锁存输出用时钟保持输入数据的数据保持电路的中间锁存电路，所以内部定时余量增加。结果是，不考虑确定状态转换所必须的组合逻辑电路的延迟是大还是小，都可稳定执行解码操作。

此外，因为维持三个状态稳定的三位三稳态锁存电路被用于保持输入数据的数据保持电路，所以可以避免由噪声等引起的不适当的状态转换。

此外，因为保持输入数据的数据保持电路的输入和输出、组合逻辑电路的输入和输出以及锁存电路的输入和输出是差分的，所以使由逻辑电路和锁存电路内部不对称引起的定时余量的降低可被最小化。在此实例中，内部不对称代表了时钟引导时间和拖尾时间的不对称或时钟超前驱动性能和拖尾驱动性能的不对称。

5-3.对本发明第四个实施例的补充

根据第四个实施例、第四个实施例的修改，在第一和第二数据保持电路中，使用NAND型数据保持电路。代替NAND型数据保持电路，可使用NOR型电路。在此情况下，当翻转逻辑输入和输出时，可以执行与NAND型数据保持电路相同的操作。

当正逻辑解码输入连接至NAND型数据保持电路，负逻辑解码输入连接至NOR型数据保持电路以及数据保持输出是差分输出时，可以执行与第一和第二数据保持电路相同的操作。

当第三至第六组合逻辑电路具有差分输入并且差分第一和第二数据保持输出被连接时，可以执行与第三至第六组合逻辑电路相同的操作。

在状态转换图上，不考虑第三至第六组合逻辑电路探测到状态号的增加，还是状态号的减小还是状态号既增加又减小，都可执行相同操作。

此外，当同时具有正向输入和负向输入的锁存器或读出放大器被用作第一至第三时序逻辑电路，并且第一至第四锁存电路被使用和将它们连接至组合逻辑电路的差分输出时，也可执行相同操作。

第一锁存电路和第二锁存由透明锁存器组成。代替地，当第一和第二锁存电路和第二锁存由三态锁存电路组成，也可执行相同操作。

代替地，当省略第三锁存电路和第四锁存电路时，把解码输出输入至其他模块，并且该模块用时钟采样解码数据时，也可执行相同操作。此外，当第三锁存电路和第四锁存电路由边沿触发D触发器电路等等替换时，也可执行相同操作。

当由本发明申请人公开的如日本专利No.3360861中的差分接收器电路根据第四个实施例、第四个实施例的修改连接至解码器输入N801至N803时，可以执行三值三差分输入。

可以被本领域普通技术人员理解的是，这些根据设计需要和其他因素进行的修改、组合、子组合和替换，只要它们在所附的权利要求或其等效物的范围之内，都可能发生。

Claims (23)

1.一种编码装置，其特征在于，它将输入数字数据和输入时钟转换为三位六态转换编码输出并且输出它们，该编码装置包括：

第一状态转换控制装置，用于在输入时钟的正沿处改变第一数据的状态；

第二状态转换控制装置，用于在输入时钟的负沿处改变第二数据的状态；

输出选择装置，用于交替选择第一状态转换控制装置和第二状态转换控制装置的状态。

2.如权利要求1所述的的编码装置，其特征在于，

第一状态转换控制装置具有：

第一锁存电路，它在输入时钟变高后保持状态；

第二锁存电路，它在输入时钟变低后保持状态；以及

第一组合逻辑电路，它对应于第一锁存电路的输出、第二锁存电路的输出和第一输入数据决定第一锁存电路的输入数据，

其中第二状态转换控制装置具有：

第二组合逻辑电路，它对应于第二锁存电路的输出和输入数据决定第二锁存电路的输入数据，以及

其中输出选择装置对应于输入时钟的值选择第一状态转换控制装置的输出以及第二状态转换控制装置的输出之一，并生成编码输出。

3.如权利要求2所述的的编码装置，其特征在于，

第一组合逻辑电路包括第一三位2输入1输出多路复用器，它选择对应于第一数据的多个输入，

其中第一组合逻辑电路决定三位输出和第一三位2输入1输出多路复用器的输入间的关系，使得当第二锁存电路变为保持态时，状态对应于第一数据的值发生改变，

其中第二组合逻辑电路包括第二三位2输入1输出多路复用器，它选择对应于第二数据的多个输入，

其中第二组合逻辑电路决定三位输出和第二三位2输入1输出多路复用器的输入间的关系，使得当第一锁存电路变为保持态时，状态对应于第二数据的值发生改变。

4.如权利要求2所述的的编码装置，其特征在于，

第三组合逻辑电路包括第三三位2输入1输出多路复用器，它用输入时钟选择第一数据和第二数据之一，

其中第三组合逻辑电路用输入时钟的值交替选择第一锁存电路的三位输出和第二锁存电路的三位输出，以生成编码输出。

5.一种编码装置，其特征在于，它将输入数字数据和输入时钟转换为三位六态转换编码输出，它包括：

第一状态转换控制装置，用于在添加至输入数据的第一输入时钟的正沿处对应于第一数据改变内部状态；

第二状态转换控制装置，用于在比第一输入时钟相位延迟约90度的第二输入时钟的正沿处对应于第二数据改变内部状态；

第三状态转换控制装置，用于在第一输入时钟的负沿处对应于第三数据改变内部状态；

第四状态转换控制装置，用于在第二输入时钟的负沿处对应于第四数据改变内部状态；以及

输出选择装置，用于接连改变第一、第二、第三和第四状态转换控制装置的输出并且把它们输出至编码输出。

6.如权利要求5所述的编码装置，其特征在于，第一状态转换控制装置具有：

第一锁存电路，它在第一输入时钟变高后保持状态，

第四锁存电路，它在第二输入时钟变低后保持状态，

第一组合逻辑电路，它对应于第一锁存电路的输出、第四锁存电路和第一数据决定第一锁存电路的输入数据，

其中第二状态转换控制装置具有：

第二锁存电路，它在第二输入时钟变高后保持状态，以及

第二组合逻辑电路，它对应于第一锁存电路的输出和第二数据决定第二锁存电路的输入数据，

其中第三状态转换控制装置具有：

第三锁存电路，它在第一输入时钟变低后保持状态；以及

第三组合逻辑电路，它对应于第二锁存电路的输出和第三数据决定第三锁存电路的输入数据，以及

其中第四状态转换控制装置具有：

第四组合逻辑电路，它对应于第四锁存电路的输出、第三锁存电路的输出和第四数据决定第四锁存电路的输入数据。

7.如权利要求6述的编码装置，其特征在于，第一组合逻辑电路包括第一三位2输入1输出多路复用器，它选择对应于第一数据的多个输入，

其中第一组合逻辑电路决定三位输出和第一三位2输入1输出多路复用器输入间的关系，使得当第四锁存电路变为保持态时，状态对应于第一数据的值发生改变，

其中第二组合逻辑电路包括第二三位2输入1输出多路复用器，它选择对应于第二数据的多个输入，

其中第二组合逻辑电路决定三位输出和第二三位2输入1输出多路复用器输入间的关系，使得当第一锁存电路变为保持态时，状态对应于第二数据的值发生改变，

其中第三组合逻辑电路包括第三三位2输入1输出多路复用器，它选择对应于第三数据的多个输入，

其中第三组合逻辑电路决定三位输出和第三三位2输入1输出多路复用器输入间的关系，使得当第二锁存电路变为保持态时，状态对应于第三数据的值发生改变，

其中第四组合逻辑电路包括第四三位2输入1输出多路复用器，它选择对应于第四数据的多个输入，

其中第四组合逻辑电路决定三位输出和第四三位2输入1输出多路复用器输入间的关系，使得当第三锁存电路变为保持态时，状态对应于第四数据的值发生改变，

其中编码装置进一步包括：

第五组合逻辑电路包括三位4输入1输出多路复用器并且对应于第一和第二时钟的输入值的组合选择第一、第二、第三和第四数据之一，以及

其中第五组合逻辑电路使用第一和第二时钟的值的组合交替选择第一、第二、第三和第四锁存电路的三位输出之一。

8.如权利要求5所述的编码装置，其特征在于，第一数据和第三数据作为第一单一数据共同连接，并且第二数据和第四数据作为第二单一数据共同连接，

其中在第一时钟输入的正沿和负沿都采样第一单一信号并且在第二时钟输入的正沿和负沿都采样第二单一信号，并且

其中第一单一信号和第二单一信号用相位不同的第一时钟和第二时钟交替采样。

9.一种解码装置，其特征在于，它将信号分离成数据和时钟并且再生它们，所述信号的数据和时钟已经对应于由三位表示的并经三根传输线传输的六态的一位状态转换被编码，所述解码装置包括：

时钟再生装置，用于翻转三位输入数据的状态并且输出再生的时钟；

数据保持装置，只要输入数据的状态改变多于一次就保持前一状态；

状态转换确定装置，用于比较多个状态和由数据保持装置保持的过去状态，并且确定对应于比较结果的输入数据的状态转换；以及

解码输出装置，只要对应于状态转换确定装置的确定结果状态转换两次，就交替输出更新的第一和第二数据。

10.如权利要求9所述的解码装置，其特征在于，时钟再生装置包括第一组合逻辑电路，它在三位输入数据为“1”的位数是奇数时输出1至再生时钟，并且在在三位输入数据为“0”的位数是偶数时输出0至再生时钟。

11.如权利要求9所述的解码装置，其特征在于，数据保持装置具有：

第一数据保持电路，当三位输入数据“1”的数目从奇数变为偶数时保持前一三位输入数据；以及

第二数据保持电路，当三位输入数据“1”的数目从偶数变为奇数时保持前一三位输入数据；以及。

12.如权利要求9所述的解码装置，其特征在于，状态组合确定装置具有：

第三组合逻辑电路，在再生时钟的正沿处确定状态转换方向；

第四组合逻辑电路，在再生时钟的负沿处确定状态转换方向；

第一输出锁存电路，在再生时钟的边沿采样第三组合逻辑电路的输出；以及

第二输出锁存电路，在再生时钟的边沿采样第四组合逻辑电路的输出；以及

其中第一输出锁存电路输出第一解码输出，并且第二输出锁存电路输出第二解码输出。

13.如权利要求12所述的解码装置，其特征在于，

第三和第四组合逻辑电路检测状态号增加的状态转换和状态号减少的状态转换。

14.如权利要求9所述的解码装置，

其特征在于，数据保持装置具有：

第三数据保持电路，当三位输入数据“1”的数目从奇数变为偶数时保持前一三位输入数据的翻转值；以及

第四数据保持电路，当三位输入数据“0”的数目从偶数变为奇数时保持前一三位输入数据的翻转值。

15.一种解码装置，其特征在于，它将信号分成数据和时钟并且再生它们，所述信号的数据和时钟已经对应于由三位表示的并经三根传输线传输的六态的一位状态转换被编码，解码装置包括：

时钟再生装置，用于翻转三位输入信号的状态并且输出第一再生时钟和第二再生时钟，它们的值只要三位输入数据的状态改变两次就发生翻转；

数据保持装置，只要输入数据的状态改变多于一次就保持前一状态；以及

状态转换确定装置，用于比较多个状态和由数据保持装置保持的过去状态，并且确定对应于比较结果的输入数据的状态转换，

其中对应于状态转换确定装置的确定结果使用第一再生时钟和第二再生时钟采样多个解码输出。

16.如权利要求15所述的解码装置，其特征在于，时钟再生装置具有：

第一时序逻辑电路，它获取在三位输入数据第一位的前沿定时处翻转的第一输出和在三位输入数据第一位的尾沿定时处翻转的第二输出；

第二时序逻辑电路，它获取在三位输入数据第二位的前沿定时处翻转的第三输出和在三位输入数据第二位的尾沿定时处翻转的第四输出；

第三时序逻辑电路，它获取在三位输入数据第三位的前沿定时处翻转的第五输出和在三位输入数据第三位的尾沿定时处翻转的第六输出；

第一组合逻辑电路，它输出对应于第一、第三和第五输出的“1”或“0”的数目发生翻转的信号作为第一再生时钟；以及

第二组合逻辑电路，它输出对应于第二、第四和第六输出的“1”或“0”的数目发生翻转的信号作为第二再生时钟。

17.如权利要求15所述的解码装置，其特征在于，数据保持装置具有：

第一数据保持电路，当三位输入数据“1”的数目从奇数变为偶数时保持前一三位输入数据；以及

第二数据保持电路，当三位输入数据“1”的数目从偶数变为奇数时保持前一三位输入数据。

18.如权利要求17所述的解码装置，其特征在于，所述装置进一步包括：

第一中间锁存电路，它在第一再生时钟的尾沿定时处保持第一数据保持电路的输出值；

第二中间锁存电路，它在第二再生时钟的尾沿定时处保持第二数据保持电路的输出值；

第三中间锁存电路，它在第一再生时钟的前沿定时处保持第一数据保持电路的输出值；以及

第四中间锁存电路，它在第二再生时钟的前沿定时处保持第二数据保持电路的输出值。

19.如权利要求18所述的解码装置，其特征在于，状态转换确定装置具有：

第三组合逻辑电路，它通过比较第一中间锁存电路的保持状态和第二数据保持电路的保持状态确定状态转换；

第四组合逻辑电路，它通过比较第二中间锁存电路的保持状态和第一数据保持电路的保持状态确定状态转换；

第五组合逻辑电路，它通过比较第三中间锁存电路的保持状态和第二数据保持电路的保持状态确定状态转换；以及

第六组合逻辑电路，它通过比较第四中间锁存电路的保持状态和第一数据保持电路的保持状态确定状态转换。

20.一种编码装置，其特征在于，它将输入数字数据和输入时钟转换为三位六态转换编码输出并且输出它们，该装置包括：

第一状态转换控制部份，用于在输入时钟的正沿处改变第一数据的状态；

第二状态转换控制部份，用于在输入时钟的负沿处改变第二数据的状态；以及

输出选择部份，用于交替选择第一状态转换控制部份和第二状态转换控制部份的状态。

21.一种编码装置，其特征在于，它将输入数字数据和输入时钟转换为三位六态转换编码输出，该装置包括：

第一状态转换控制部份，它在添加至输入数据的第一输入时钟的正沿处对应于第一数据改变内部状态；

第二状态转换控制部份，它在比第一输入时钟相位延迟约90度的第二输入时钟的正沿处对应于第二数据改变内部状态；

第三状态转换控制部份，它在第一输入时钟的负沿处对应于第三数据改变内部状态；

第四状态转换控制部份，它在第二输入时钟的负沿处对应于第四数据改变内部状态；以及

输出选择部份，它连续地改变第一、第二、第三和第四状态转换控制部份的输出并且把它们输出至编码输出。

22.一种解码装置，其特征在于，它将信号分为数据和时钟并且再生它们，所述信号的数据和时钟已经对应于由三位表示的并经三根传输线传输的六态的一位状态转换被编码，该装置包括：

时钟再生部份，它翻转三位输入数据的状态并且输出再生时钟；

数据保持部份，只要输入数据状态改变多于一次就保持前一状态；

状态转换确定部份，它比较多个状态和由数据保持部份保持的过去状态并且确定对应于比较结果的输入数据的状态转换；以及

解码输出部份，只要对应于状态转换确定部份的确定结果状态转换两次，它就交替输出更新的第一和第二数据。

23.一种解码装置，其特征在于，它将信号分为数据和时钟并且再生它们，所述信号的数据和时钟已经对应于由三位表示的并经三根传输线传输的六态的一位状态转换被编码，该装置包括：

时钟再生部份，它翻转三位输入数据的状态并且输出第一再生时钟和第二再生时钟，只要三位输入数据的状态改变两次就翻转这两个时钟的值；

数据保持部份，只要输入数据状态改变多于一次就保持前一状态；以及

状态转换确定部份，它比较多个状态和由数据保持部份保持的过去状态并且确定对应于比较结果的输入数据的状态转换，

其中对应于状态转换确定部份的确定结果，以第一再生时钟和第二再生时钟对多个解码输出进行采样。

Images