CN1431778A - 触发器电路 - Google Patents

Abstract

为了获得减少S/H时间或T－Q延迟并抑制功耗的触发器电路，一个主锁存器由一个具有一个传输门(S1)和一个非门(INV1)的动态半锁存器构成，而一个从锁存器由一个具有传输门(S3，S4)和非门(INV3，INV4)的静态半锁存器构成。在从锁存器中，传输门(S4)的操作不仅被一个时钟信号(T)控制，而且还一个方式信号(MODE)控制。当方式信号(MODE)被转成低电平时，传输门(S4)进入一个非导通状态，使得从锁存器进行一个动态操作。

Description

触发器电路

本申请是申请日为1996年9月5日、申请号为96111181.X、发明名称为“触发器电路，扫描路径和存储电路”的发明专利申请的分案申请。

技术领域

本发明涉及一个触发器电路，更具体地讲，是涉及一个主-从触发器电路。

背景技术

图77A和77B说明了由一个主锁存器和一个从锁存器的串联构成的单边沿触发型触发器电路的常规结构及其操作，主锁存器和从锁存器是一对半锁存器。换句话说，图77A是说明一个静态主锁存器和一个静态从锁存器彼此串联的情况下的结构的电路图，而图77B是一个说明其操作的时序图。

一个输入终端与主锁存器相连，而一个输出终端与从锁存器相连。在提供给时钟端的时钟信号T的下降时序中，对一个提供给输入终端的D信号采样并把一个输出信号Q输出到输出终端。图77A和77B说明了一个负边沿触发型触发器电路。

在时钟信号T的下降沿有必要使被提供给数据输入终端的输入信号D稳定一段固定的时间。参照图77B，输入信号D在时钟信号T下降沿一段建立时间之前已具有值DATA1。而且输入信号D在时钟信号T下降沿和一段保持时间之间保持数据DATA1。上述固定时间是指建立时间和保持时间的总和，为了方便此后称作“S/H时间”。

当时钟信号T处于高电平时，非门INV5的输出变为低电平。此时由MOS晶体管N1，P1构成的传输门和由MOS晶体管N4，P4构成的传输门均被打开(导通)，而由MOS晶体管N2，P2构成的传输门和由MOS晶体管N3，P3构成的传输门均被关闭(断开)。输入信号D被传递到非门INV1的输入端而非门INV4的输出端被连到非门INV3的输入端，这样从锁存器进入数据保持状态。

当时钟信号T处于低电平时，由MOS晶体管N1，P1构成的传输门和由MOS晶体管N4，P4构成的传输门均被关闭(不导通)，而由MOS晶体管N2，P2构成的传输门和由MOS晶体管N3，P3构成的传输门均被打开(导通)。非门INV1的输入端被连到非门INV3的输入端，而非门INV1的输出端被连到非门INV2的输入端，这样主锁存器进入数据保持状态。

因此在时钟信号T的下降沿，即在时钟信号T从高电平变到低电平，进行在数据输入终端采样数据并把数据输出到数据输出终端的操作。然而在时钟信号T下降沿和输出信号Q在数据输出终端出现之间存在延迟。为了方便此后称作“T-Q延迟”。

在图77A中触发器电路的输出终端被连到非门INV3的输出端，可选地也可以把触发器电路的输出端连到非门INV4的输出端或非门INV3的输入端。在这种情况下，可获得从图77A中的电路的输出信号Q逻辑反转出来的输出信号。

图78A和78B说明了由一个主锁存器和一个从锁存器的串联构成的双相时钟型触发器电路的常规结构及其操作，主锁存器和从锁存器构成对锁存器。图78A是说明在彼此串联一个静态主锁存器和一个静态从锁存器的情况下的结构的电路图，而图78B是一个说明其操作的时序图。

一个输入终端与主锁存器相连，而一个输出终端与从锁存器相连。在时钟信号T的下降时序中在主锁存器对在输入终端输入的输入信号D采样，从而把输入信号Q的反转逻辑当作信号D3传递到从锁存器。在时钟信号T2处于低电平期间，非门INV52的输出变成高电平且从锁存器处于数据保持状态，而在时钟信号T2的上升时序中输出信号Q被输出到输出终端。时钟信号T1和T2不同时变成高电平。

类似于时钟信号T，在时钟信号T1的下降沿输入信号D必须在S/H时间内保持一个固定值。在时钟信号T2上升沿和输出信号Q因电路操作在数据输出终端出现之间存在延迟。为了方便在图77A和77B后把它称作“T2-Q延迟”。

在时钟信号T从高电平变成低电平的瞬间状态，在双相时钟型触发器电路的常规结构中MOS晶体管N1，P2，P3和N4同时导通。而且，在延迟非门INV5的延迟时间后MOS晶体管P1，N2，N3和P4同时在瞬间导通。

因此，输入信号D瞬间具有的值和在非门INV2输出端导出的数据在非门INV1的输入端彼此竞争，而相对于输入信号D的值来说S/H时间必须被设成较大的值。换句话说，主锁存器只能锁定其值在超过S/H时间的阶段内保持恒定的输入信号D。不利的是由于数据竞争使电流导通从而导致不必要的功率损耗。

在从锁存器中，在非门INV1的输出端得出的数据和在非门INV3的输入端已被提供给非门INV4的输出端的数据相互竞争，从而增加了T-Q延迟并延迟了电路操作。

类似地，在时钟信号T1从高电平变成低电平的过渡状态，在双相时钟型触发器电路的常规结构中输入信号D瞬时值和在非门INV2的输出端导出的数据在非门INV1的输入端彼此竞争。而且在钟信号T2从低电平变成高电平的过渡状态，信号D3瞬时值和在非门INV4的输出端导出的数据在非门INV3的输入端彼此竞争。

发明内容

根据本发明的第一方面，触发器电路由第一和第二半锁存器的串联构成并包括输入与输出终端，第一半锁存器是动态类型的，而第二半锁存器具有一个包括与输入端子和输出端相连的输入端，以便用一个时钟信号控制开启/关闭的第一开关，一个包括被连到第一开关的输出端的一个输入端和被连到输出终端的输出端的一个输出端的第一非门，一个第二非门，一个其开启/关闭于第一开关的开启/关闭相反的第二开关，和一个由方式信号控制其开启/关闭的第三开关，而第二非门，第二和第三开关在非门的输出与输入端之间彼此串联，并且第二非门在第二和第三开关接通时以反向并联的方式和第一非门相连。

根据本发明的第二方面，第一和第二半锁存器分别被用作主锁存器和从锁存器，第二半锁存器的第一开关的输入端通过第一半锁存器间接与输入终端相连，而第二半锁存器的第一非门的输出端通过第二非门间接或直接地与输出终端相连。

根据本发明的第三方面，第二半锁存器的第一开关包括一个第一NMOS和PMOS晶体管，第一半锁存器具有包括一个与输入终端相连的输入端和一个输出端的一个开关，以使其开启/关闭与第二半锁存器的第一开关的开启/关闭相反，与在第二半锁存器的第一非门的输入端和提供对应于二元逻辑之一的第一电位的第一电位点之间的第一PMOS晶体管串连的一个第二PMOS晶体管，和与在第二半锁存器的第一非门的输入端和提供对应于二元逻辑中另一个的第二电位的第二电位点之间的第一NMOS晶体管串联的一个第二NMOS晶体管，而第二NMOS和PMOS晶体管的各个门与第一半锁存器的开关的输出端相共连。

根据本发明的第四方面，第二和第一半锁存器分别被用作主锁存器和从锁存器，第二半锁存器的第一开关的输入端直接与输入终端相连，而第二半锁存器的第一非门的输出端通过第一半锁存器间接地与输出终端相连。

根据本发明的第五方面，一个触发器电路包括一个具有一对输入普通输入信号和扫描测试信号的输入端的选择器，一个输出其中一个信号的输出端，一个输出终端，和在选择器的输出端和输出终端之间彼此串联的第一和第二半锁存器，第一半锁存器属动态型，第二半锁存器通过一个方式信号在动态型和静态型之间切换，当第二半锁存器切换到动态型时选择器在方式信号的控制下输出普通输入信号，而当第二半锁存器切换到静态型时选择器输出扫描测试信号。

根据本发明的第六方面，第二半锁存器提供有包括一个与选择器的输出端相连的输入端和一个输出端的第一开关，以便用一个时钟信号控制开启/关闭的，一个包括被连到第一开关的输出端的一个输入端和被连到输出终端的输出端的一个输出端的第一非门，一个第二非门，一个进行时钟信号和方式信号逻辑操作的逻辑门，和一个其开启/关闭状态被逻辑门的一个输出控制的第二开关，其中第二非门和第二开关在第一非门的输入端与输出端之间彼此串联，第二非门在第二开关导通时以反向并联方式和第一非门相连，当方式信号具有把第二半锁存器切换到静态型的预定值时第二开关被打开/关闭与第一开关互逆，并且当方式信号具有把第二半锁存器切换到动态型的另一个值时第二开关不导通。

根据本发明的第七方面，触发器电路还包括输入保持信号，时钟源信号和方式源信号并且输出时钟信号和方式信号的一个逻辑电路，其中在保持信号具有第一个值时根据时钟源信号和方式源信号来决定时钟信号和方式信号，并且在保持信号具有与第一个值相反的第二个值时，无论时钟源信号和方式源信号如何，时钟信号和方式信号的值均是固定的。

根据本发明的第八方面，第一和第二半锁存器分别被用作主锁存器和从锁存器，第二半锁存器的第一开关的输入端通过第一半锁存器间接与选择器的输出端相连，而第二半锁存器的第一非门的输出端通过第二非门间接或直接地与输出终端相连。

根据本发明的第九方面，第二和第一半锁存器相应被用作主锁存器和从锁存器，第二半锁存器的第一开关的输入端直接与选择器的输出端相连，而第二半锁存器的第一非门的输出端通过第一半锁存器间接地与输出终端相连。

根据本发明的第十方面，第二半锁存器提供有包括一个与选择器的输出端相连的输入端和一个输出端的第一开关，以便用一个时钟信号控制开启/关闭，一个包括被连到第一开关的输出端的一个输入端和被连到输出终端的一个输出端的第一非门，一个第二非门，一个其开启/关闭被用来加强第一开关的开启/关闭的第二开关和一个其开启/关闭状态被方式信号控制的第三开关，其中第二非门和第二，第三开关在第一非门的输入端与输出端之间彼此串联，第二非门在第二，第三开关导通时以反向并联方式和第一非门相连，并且当方式信号把第二半锁存器切换到动态型时第三开关不导通。

根据本发明的第十一方面，触发器电路还包括输入保持信号，时钟源信号和方式源信号并且输出时钟信号和方式信号的一个逻辑电路，其中在保持信号具有第一个值时根据时钟源信号和方式源信号来决定时钟信号和方式信号，并且在保持信号具有与第一个值相反的第二个值时，无论时钟源信号和方式源信号如何，时钟信号和方式信号的值均是固定的。

根据本发明的第十二方面，第二非门包括一对构成第二非门的输出端的输出线路，一个NMOS晶体管包括一个与第一输出线路相连的漏极，一个与第二非门的输入端相连的栅极和一个提供有一个对应于从第二非门输出的二元逻辑之一的第一电位的源极，一个PMOS晶体管包括一个与第二输出线路相连的漏极，一个与第二非门的输入端相连的栅极和一个提供有一个对应于二元逻辑的另一个并且比第一电位要高的第二电位的源极，其中第二开关是一个使用NMOS和PMOS晶体管的传输门，第二开关的PMOS和NMOS晶体管的一个和另一个栅极接收时钟信号和与时钟信号相反的一个反转时钟信号，第二非门和第二开关的NMOS晶体管彼此串联，第二非门和第二开关的PMOS晶体管彼此串联。

根据本发明的第十三方面，第二开关是一个使用NMOS和PMOS晶体管的传输门，第二开关的PMOS和NMOS晶体管的一个和另一个栅极接收时钟信号和与时钟信号相反的一个反转时钟信号，第三非门是一个使用NMOS和PMOS晶体管的传输门，第三开关的PMOS和NMOS晶体管的一个和另一个栅极提供有方式信号和与方式信号相反的一个反转方式信号，第二和第三开关的NMOS晶体管彼此串联，第二和第三开关的PMOS晶体管彼此串联。

根据本发明的第十四方面，第一和第二半锁存器分别被用作主锁存器和从锁存器，第二半锁存器的第一开关的输入端通过第一半锁存器间接与选择器的输出端相连，而第二半锁存器的第一非门的输出端通过第二非门间接或直接地与输出终端相连。

根据本发明的第十五方面，第一半锁存器提供有包括一个与选择器的输出端相连的输入端和一个输出端的一个开关，以便使其开启/关闭与第二半锁存器的第一开关的开启/关闭相反，一个包括被连到第一半锁存器的开关的输出端的一个输入端和一个通过第二半锁存器与输出终端间接相连的输出端的非门，其中第一半锁存器的开关是一个使用NMOS和PMOS晶体管的传输门，选择器包括一个第一PMOS晶体管，一个第一NMOS晶体管，一个第二PMOS晶体管和一个第二NMOS晶体管，其中第一PMOS晶体管包括接收普通输入信号的一个第一电极，一个通过第一半锁存器的开关的PMOS晶体管与第一半锁存器的非门的输入端相连的第二电极和一个栅极，第一NMOS晶体管包括接收普通输入信号的一个第一电极，一个通过第一半锁存器的开关的NMOS晶体管与第一半锁存器的非门的输入端相连的第二电极和一个栅极，第二PMOS晶体管包括接收扫描测试信号的一个第一电极，一个与第一PMOS晶体管的第二电极相连的第二电极和一个与第一NMOS晶体管的栅极相连的栅极，而第二NMOS晶体管包括接收扫描测试信号的一个第一电极，一个与第一NMOS晶体管的第二电极相连的第二电极和一个与第一PMOS晶体管的栅极相连的栅极，第一NMOS和PMOS晶体管的一个和另一个栅极提供有方式信号和反转方式信号，半锁存器的开关的NMOS和PMOS晶体管的一个和另一个栅极提供有时钟信号和反转时钟信号。

根据本发明的第十六方面，第二和第一半锁存器分别被用作主锁存器和从锁存器，第二半锁存器的第一开关的输入端直接与选择器的输出端相连，而第二半锁存器的第一非门的输出端通过第一非门间接地与输出终端相连。

根据本发明的第十七方面，第二半锁存器的第一开关是一个使用NMOS和PMOS晶体管的传输门，选择器包括一个第一PMOS晶体管，一个第一NMOS晶体管，一个第二PMOS晶体管和一个第二NMOS晶体管，其中第一PMOS晶体管包括接收普通输入信号的一个第一电极，一个通过第二半锁存器的第一开关的PMOS晶体管与第一非门的输入端相连的第二电极和一个栅极，第一NMOS晶体管包括接收普通输入信号的一个第一电极，一个通过第二半锁存器的第一开关的NMOS晶体管与第一非门的输入端相连的第二电极和一个栅极，第二PMOS晶体管包括接收扫描测试信号的一个第一电极，一个与第一PMOS晶体管的第二电极相连的第二电极和一个与第一NMOS晶体管的栅极相连的栅极，而第二NMOS晶体管包括接收扫描测试信号的一个第一电极，一个与第一NMOS晶体管的第二电极相连的第二电极和一个与第一PMOS晶体管的栅极相连的栅极，第一NMOS和PMOS晶体管的一个和另一个栅极提供有方式信号和一个与方式信号相反的反转方式信号，第二半锁存器的第一开关的NMOS和PMOS晶体管的一个和另一个栅极提供有时钟信号和一个与时钟信号相反的反转时钟信号。

根据本发明的第十八方面，第二半锁存器还提供有逻辑检测装置，该装置提供有方式信号，一个比较信号和在方式信号和比较信号有效时为第一非门的输入端提供规定电位的普通输入信号。

根据本发明的第十九方面，一个扫描路径包括彼此串联的第一和第二触发器电路，第一触发器电路提供有一个选择器，一个输出端，一个输出终端，一个动态型第一半锁存器，和一个第二半锁存器，其中选择器包括一对接收一个第一普通输入信号和一个扫描测试信号的输入端，输出端根据一个方式信号输出两种信号中的一种信号，第一半锁存器处于选择器的输出端和输出终端之间，而第二半锁存器在选择器的输出端和输出终端之间与第一半锁存器串联以在方式信号具有第一和第二逻辑值的时在动态型和静态型之间切换。第二触发器电路提供有一个选择器，一个输出端，一个输出终端，一个动态型第一半锁存器，和一个第二半锁存器，其中选择器包括一对接收一个第二普通输入信号和一个被提供给第一触发器电路的输出终端的信号的输入端，输出端根据方式信号输出两种信号中的一种信号，第一半锁存器在第二触发器电路的选择器的输出端和第二触发器电路的输出终端的输出端之间，而第二半锁存器在第二触发器电路的选择器输出端和第二触发器电路的输出终端的输出端之间与第一半锁存器串联并当方式信号具有第一和第二逻辑值时，在动态型和静态型之间切换。第二触发器电路的选择器在方式信号分别具有第一和第二逻辑值时相应地输出第二普通输入信号和被提供给第一触发器电路的输出终端的信号。

根据本发明的第二十方面，一个扫描路径包括彼此串联的第一和第二触发器电路，第一触发器电路提供有一个选择器，一个输出端，一个输出终端，一个动态型第一半锁存器，和一个第二半锁存器，其中选择器包括一对接收一个普通输入信号和一个扫描测试信号的输入端，输出端根据一个方式信号输出两种信号中的一种信号，第一半锁存器处于选择器的输出端和输出终端之间，而第二半锁存器与在选择器的输出端和输出终端之间的第一半锁存器串联并在方式信号分别具有第一和第二逻辑值时，在动态型和静态型之间切换。第二触发器电路提供有一个输入终端，一个输出终端，一个动态型第一半锁存器，和一个第二半锁存器，其中输入终端与第一触发器电路的输出终端相连，第一半锁存器处于第二触发器电路输入终端和输出终端之间，而第二半锁存器与在第二触发器电路的输入终端和第二触发器电路的输出终端之间的第一半锁存器串联并在方式信号具有第一和第二逻辑值时在动态型和静态型之间切换，第一触发器电路的选择器在方式信号具有第一和第二逻辑值时，分别输出普通输入信号和扫描测试信号。

根据本发明的第二十一方面，一个触发器电路由第一和第二半锁存器的串联构成并包括输入与输出终端，第一半锁存器是动态类型的，而第二半锁存器包括一个具有与输入终端和输出端相连的输入端的第一开关，以便用一个时钟信号控制其开启/关闭，一个第一非门，第一到第三开关和第四到第六开关，其中第一开关包括一个与输入终端相连的输入端和一个输出端，第一非门包括一个与第一开关的输出端相连的输入端和一个与输出终端相连的输出端，第一到第三开关在提供对应于二元逻辑之一的第一电位的第一电位点和第一非门的输入端之间彼此串联，而第四到第六开关在提供对应于二元逻辑中另一个的第二电位的第二电位点和第一非门的输入端之间彼此串联，第一和第四开关的开启/关闭，第二开关的开启/关闭，第三开关的开启/关闭，第五开关的开启/关闭和第六开关的开启/关闭均由一个第一非门的输出，时钟信号，一个方式信号，一个与时钟信号相反的反转时钟信号和一个与方式信号相反的反转方式信号控制。

根据本发明的第二十二方面，第二和第一半锁存器分别被用作主锁存器和从锁存器，第二半锁存器的第一开关的输入端直接与输入终端相连，而第二半锁存器的第一非门的输出端通过第一半锁存器间接地与输出终端相连。

根据本发明的第二十三方面，第一和第二半锁存器分别被用作主锁存器和从锁存器，第二半锁存器的第一开关的输入端通过第一半锁存器间接与输入终端相连，而第二半锁存器的第一非门的输出端通过一个连接线间接或直接地与输出终端相连，而连接线连接一个路径，该路径使第一到第三开关彼此串联，其中不包括具有第一电位并直接连接一个路径的部分，这个路径串联第四到第六开关且不包括直接相连的具有第二电位的部分。

根据本发明的第二十四方面，一个存储电路包括一个第一开关，一个第一非门，一个输出端，一个第二非门，一个第二开关和一个第三开关，其中第一开关包括输入和输出端便于用一个时钟信号控制其开启/关闭，第一非门包括一个与第一开关的输出端相连的输入端，第二开关的开启/关闭与第一开关的开启/关闭相反，而第三开关的开启/关闭由一个方式信号控制，第二非门，第二和第三开关在第一非门的输出和输入端之间彼此串联，第二非门在第二和第三开关均导通时以反向并联方式与第一非门相连。

根据本发明的第二十五方面，第一非门是一个用一个CMOS门阵列基本单元来构成的CMOS非门电路，在CMOS非门电路中其中至少有一个是导通型的多个MOS晶体管以并联方式彼此相连。

根据本发明的第二十六方面，第二非门是一个使用一个CMOS门阵列基本单元来构成的CMOS非门电路，在CMOS非门电路中其中至少有一个是导通型的多个MOS晶体管以并联方式彼此相连。

根据本发明的第二十七方面，第二非门的一个输入端和第二开关，第三开关与第一非门的输入端分别与第一非门，第二非门，第二开关和第三开关的输出端相连，存储电路还包括一个与第三开关的输入端相连的输出终端。

根据本发明的第二十八方面，存储电路还包括一个半锁存器，这个半锁存器具有一个输入端和一个与第一开关的输入端相连的输出端，半锁存器的操作由处于半锁存器的输入和输出端之间的一个开关控制，该开关的开启/关闭与第一开关的开启/关闭相反。

根据本发明的第二十九方面，第二非门的一个输入端和第二开关，第三开关与第一非门的输入端分别与第一非门，第二非门，第二开关和第三开关的输出端相连，存储电路还包括一个第一驱动电路，该驱动电路具有一个与第三开关的输入端相连的输入端和一个输出端。

根据本发明的第三十方面，存储电路还包括一个半锁存器，这个半闩锁具有一个输入端和一个与第一开关的输入端相连的输出端，半锁存器的操作由处于半锁存器的输入和输出端之间的一个开关控制，该开关的开启/关闭与第一开关的开启/关闭相反。

根据本发明的第三十一方面，存储电路还包括多个输入终端和一个选择器，该选择器与处在多个输入终端和第一非门之间并由一个规定信号控制的第一开关串联。

根据本发明的第三十二方面，存储电路还包括第一和第二输入终端以及一个选择器，该选择器由均被一个规定信号控制的第一PMOS和第一NMOS晶体管构成，第一开关由第二PMOS和第二NMOS晶体管构成，第一和第二PMOS晶体管在第一输入终端和非门的输入端之间彼此串联，第一和第二NMOS晶体管在第二输入终端和非门的输入端之间彼此串联。

根据本发明的第三十三方面，存储电路由基于第三十二方面的多个存储电路构成，这多个存储电路彼此串联以构成一个扫描路径，存储电路还包括一个逻辑电路，该逻辑电路提供有一个复位信号，从而根据复位信号设定方式信号，时钟信号和规定信号的逻辑。

根据本发明的第三十四方面，方式信号被用作规定信号。

根据本发明的第三十五方面，方式信号被用作规定信号。

根据本发明的第三十六方面，存储电路还包括一个第四开关和一个第二驱动电路，其中第四开关具有一个与第一非门的输出端相连的输入端和一个输出端，第二驱动电路具有一个与第四开关的输出端相连的输入端和一个输出端，第一开关的开启/关闭与第四开关的开启/关闭相反。

根据本发明的第三十七方面，第二非门的一个输入端和第二开关，第三开关与第一非门的输入端分别与第一非门，第二非门，第二开关和第三开关的输出端相连，存储电路还包括一个第四开关，一个第一驱动电路，一个第五开关和一个第二驱动电路，其中第四开关具有一个与第一非门的输出端相连的输入端和一个输出端，第一驱动电路具有一个与第四开关的输出端相连的输入端和一个输出端，第五开关具有一个与第一非门的输出端相连的输入端和一个输出端，第二驱动电路具有一个与第五开关的输出端相连的输入端和一个输出端，第四和第五开关的开启/关闭与第一开关的开启/关闭相反，第一和第二驱动电路的输出具有相反的值。

根据本发明的第三十八方面，第三开关只在第二开关导通的时候导通。

根据本发明的第三十九方面，一个触发器电路包括多个输入终端，一个选择器，一个主锁存器，一个从锁存器，一个驱动电路和一个旁路开关，其中选择器根据一个方式信号在被提供给多个输入终端的信号中有选择地输出一对信号，主锁存器提供有一个接收选择器的一个输出的输入端和一个输出端，从锁存器提供有一个与主锁存器的输出端相连的输入端和一个输出端，驱动电路包括一个与开关的输出端相连的输入端和一个输出端，旁路开关具有一个与多个输入终端中的一个相连的输入端和一个与从锁存器的驱动电路的输入端相连并根据一个旁路信号被开启/关闭的输出端，主锁存器和从锁存器中至少有一个的操作根据方式信号在动态型和静态型之间切换。

根据本发明的第四十方面，多个输入终端中的一个是在被提供给多个输入终端的信号中的一个信号对。

根据本发明的第四十一方面，触发器电路还包括一个旁路非门，这个旁路非门具有一个与多个输入终端中的一个相连的输入端和一个与旁路开关的输入端相连的输出端。

根据本发明的第四十二方面，触发器电路还包括一个逻辑电路，这个逻辑电路输入构成控制主锁存器和从锁存器的操作的一个时钟信号的基础的旁路信号和时钟源信号，当旁路信号具有第一值时根据时钟源信号确定时钟信号，当旁路信号具有与第一值互补的第二值时在不考虑时钟源信号的情况下设定时钟信号的值。

根据本发明的第四十三方面，主锁存器还提供有一个开关和一个驱动电路，这个开关包括一个与主锁存器的输入端相连的输入端和一个输出端，驱动电路包括一个与主锁存器的开关的输出端相连的输入端和一个输出端，主锁存器的驱动电路在旁路开关导通时输出一个固定值，并在旁路开关不导通时根据主锁存器的开关发送的信号的改变输出被改变的信号。

根据本发明的第四十四方面，在多个输入终端中的一个处提供的一个信号不同于在被提供给多个输入终端的信号中的信号对里的任何一个。

根据本发明的第四十五方面，一个触发器电路还包括被用作主锁存器和从锁存器的半锁存器对的串联，通过一个方式信号的控制至少有一个半锁存器对在动态型和静态型之间切换，而主锁存器和从锁存器的操作由一对不同的时钟信号控制。

根据本发明的第四十六方面，触发器电路还包括一个根据方式信号从多个输入信号中选择一个输入信号并向主锁存器发送一个输入信号的选择器。

根据本发明的第四十七方面，触发器电路还包括一个输入一对时钟信号和一个构成另一对时钟信号的时钟源信号的逻辑电路，当时钟源信号值变换时有必要进行一对变换，而在时钟信号对中的一个无效时该对变换。

根据本发明的第四十八方面，一对和另一对时钟信号分别控制主锁存器和从锁存器，多个输入信号被结成对，而时钟源信号被用作方式信号。根据本发明的第四十九方面，一个触发器电路包括一个第一选择器，一个第一半锁存器，一个第二选择器和一个第二半锁存器，第一选择器输入多个第一输入且从中选择并输出一个，第一半锁存器接收第一选择器的一个输出并通过第一时钟信号进行操作以输出一个第一输出，第二选择器输入第一输出和至少一个第二输入且从中选择并输出一个，第二半锁存器接收第二选择器的一个输出并通过第二时钟信号进行操作以输出一个第二输出。

根据本发明的第五十方面，多个第一输入的数目为2，第二输入的数目为1，一个方式信号控制第一和第二选择器的操作。

根据本发明的第五十一方面，第一和第二半锁存器中至少有一个根据方式信号进行操作在动态型和静态型之间切换。

根据本发明的第五十二方面，一个触发器电路包括一个第一开关，一个第一非门，一个第二非门，一个第一半锁存器和一个第二半锁存器，其中第一开关具有输入和输出端，第一非门具有一个与第一开关的输出端相连的输入端和一个输出端，第二非门具有一个与第一非门的输出端相连的输入端和一个输出端，第一半锁存器与第一非门的输出端相连，第二半锁存器与第二非门的输出端相连，第一和第二半锁存器彼此同步操作，第一开关在第一和第二半锁存器处于发送状态时导通并在第一和第二半锁存器处于保持状态时不导通。

根据本发明的第五十三方面，一个触发器电路包括一个被插在第二非门的输出端和第一非门的输入端之间的第二开关，第二开关在第一和第二半锁存器处于发送信息状态时不导通，并在第一和第二半锁存器处于保持信息状态时导通。

根据本发明的第五十四方面，触发器电路包括一个与在第二非门的输出端和第一非门的输入端之间的第二开关串联的第三开关，第三开关独立于第一和第二开关以及第一和第二半锁存器之外被一个方式信号控制其开启/关闭。

根据本发明的第五十五方面，触发器电路还包括多个输入终端和一个可选地将提供给多个输入终端的信号提供给第一开关的输入端的选择器，这些信号被提供给多个输入终端，而选择器以和第三开关的开启/关闭同步的方式进行操作。

根据本发明的第五十六方面，一个存储电路包括一个核心部分，一个第一触发器，一个第二触发器，一个写控制部分和选择装置，其中核心部分根据地址写入并读取数据的，第一触发器输入一个写使能初始信号并在一个基于时钟信号的时序中输出一个同样的信号，第二触发器输入被写入的数据并在基于时钟信号的一个时序中输出同样的信号，写控制部分输入第一触发器的一个输出并在基于时钟信号的一个时序输出同样的信号给核心部分以用作一个写使能信号，选择装置具有一个提供有一个读地址的第一输入端，一个提供写地址的第二输入端和一个输出端，而在第一触发器的输出值对应于一个写操作时选择装置的输出端在基于时钟信号的一个时序中为核心部分提供写地址，并且在第一触发器的输出值对应于一个读操作时为核心部分提供读地址，核心部分通过激活写使能信号在对应于提供给选择装置输出端的一个信号的地址中写入第二触发器的输出。

根据本发明的第五十七方面，选择装置具有一个第三触发器和一个选择器，第三触发器与在基于时钟信号的一个时序中发送写信号的第二输入端相连，选择器包括一个与第一输入端相连的第一端，一个与第三触发器相连的第二端，一个与选择装置输出端相连的第三端和一个与第一触发器输出端相连的控制端，选择器根据一个被提供给控制端的值为第三端提供那些被提供给第一和第二端的信号中的一个信号。

根据本发明的第五十八方面，第三触发器是一个扫描触发器，选择装置也提供有一个测试信号，用于为其输出端提供一个信号，该信号至少在测试信号被激活或第一触发器的输出与写操作对应时被提供给其自己的第二端。

根据本发明的第五十九方面，选择装置还包括一个选择器，一个主锁存器，一个从锁存器和一个旁路开关，其中选择器根据一个方式信号有选择地输出写地址和一个扫描测试信号，主锁存器发送选择器的一个输出，从锁存器具有一个发送主锁存器的一个输出的开关，这个开关包括一个与主锁存器的一个输出端相连的输入端和一个输出端，而旁路开关具有一个提供有读地址的输入端和一个根据旁路信号的激活/无效而被开启/关闭的从锁存器的开关的输出端相连的输出端，旁路信号至少在测试信号被激活或第一触发器的输出对应于写操作时被无效，当旁路信号被激活时不论时钟信号怎样，从锁存器的开关均进入一个非导通状态。

根据本发明的第六十方面，主锁存器和从锁存器中的一个在方式信号控制选择器输出扫描测试信号时以静态型进行操作，并在方式信号控制选择器输出写地址时进行动态型操作，其它锁存器以动态型进行操作。

根据本发明的第六十一方面，第一和第二输入端共连并且均被提供写地址和读地址。

在基于本发明的第一，第二和第四方面的触发器电路中，可以控制方式信号使得第三开关被关闭并使得第二半锁存器在一个普通操作中进行一个动态操作，而在进行源极电流测试时第三开关则被打开，并且第二半锁存器进行一个静态操作。因此，电路在普通操作中以高速操作，同时可避免在进行源电流测试时不必要的电源消耗和故障误判。

在基于本发明的第五方面的触发器电路中，除了在动态型和静态型之间切换第二半锁存器的操作的功能之外，方式信号也具有一个控制选择器的功能，这样一个扫描型触发器可以获得第一方面的效果并可以节省导线数。

在基于本发明的第六，第八或第九方面的触发器电路中，一个逻辑门根据方式信号和时钟信号控制第二开关。

在基于本发明的第十方面的触发器电路中，第四开关控制第二半锁存器的操作在动态型和静态型之间切换。

在基于本发明的第三，第十二，第十三，第十四，第十五，第十六，第十七，第二十一，第二十二或第二十三方面的触发器电路中，可以避免线路冲突并减少布线区域。

在基于本发明的第十八方面的触发器电路中，可以检测并存储普通输入信号不具有规定值的情况。

在基于本发明的第十九，或第二十方面的扫描路径中，可以实现一个获得第一方面的效果的扫描路径并可以节省导线数。

在基于本发明的第七，第十一方面的触发器电路中，通过控制保持信号可以保持存储内容并避免因时钟信号变换造成的功率损耗。

在基于本发明的第二十四方面的存储电路中，可以控制方式信号使得第三开关被关闭并使得存储电路在一个普通操作中进行一个动态操作，而在进行源极电流测试时第三开关则被打开，并且存储电路进行一个静态操作。因而电路在普通操作中高速操作，并且在进行源极电流测试时可以避免不必要的电流损耗和故障误判。

在基于本发明的第二十五或第二十六方面的存储电路中，通过改进获得输出信号的非门的驱动能力可以提高输出信号的变换速度。

在基于本发明的第二十七方面的存储电路中，可以切换并呈现静态半锁存器的功能和动态半锁存器及三态缓冲的功能。

在基于本发明的第二十八方面的存储电路中，半锁存器被用作主锁存器。对于通过基于本发明第二十七方面的存储电路呈现的动态半锁存器和三态缓冲功能从半锁存器的输入端向输出终端发送一个信号而言，一个半周期时钟信号是必要的。因而，当基于本发明第二十八方面的存储电路被串联以构成一个扫描路径时，针对时钟信号偏移可以获得至少一个半周期时钟信号的时序边界，这样就可以抑制偏移所造成的不良影响。

在基于本发明的第二十九方面的存储电路中，可以切换并呈现静态半锁存器功能和通过彼此串联两个动态半锁存器所构成的电路的功能。

在基于本发明的第三十方面的存储电路中，半锁存器被用作主锁存器。对于基于本发明第二十九方面的存储电路呈现的通过彼此串联两个动态半锁存器来构成的电路的功能，从半锁存器的输入端向第一驱动电路的输出端发送一个信号而言，一个半周期时钟信号是必要的。因而，当基于本发明第三十方面的存储电路被串联以构成一个扫描路径时，针对时钟信号偏移可以获得至少一个半周期时钟信号的时序边界，这样就可以抑制偏移所造成的不良影响。

在基于本发明的第三十一或第三十二方面的存储电路中，多个信号由一个规定信号切换并被发送到基于本发明第二十九方面的存储电路，这样该电路可以被用作一个扫描触发器。在进行一个普通操作时，也可以针对第三开关的导通/不导通来切换静态和动态操作。

在基于本发明的第三十三方面的存储电路中，通过一个小规模电路可以实现通过串联基于本发明第三十二方面的存储电路而构成的一个扫描路径的复位。

在基于本发明的第三十四或第三十五方面的存储电路中，存储电路具有通过切换方式信号进行一个静态半锁存器的普通操作和进行作为动态触发器电路的移位操作的两个功能。普通操作的输出端也可以被用作移位操作中的扫描路径的一个结点。

在基于本发明的第三十六方面的存储电路中，增加由第四开关和第二驱动电路构成的动态半锁存器以便能够构成一个主-从触发器。另外，当第三开关被打开时，第一驱动电路的输出也是主-从触发器的输出，这样两个输出可被选择并被发向扫描路径。

在基于本发明的第三十七方面的存储电路中，当在时序中被匹配时，互逆值可以被从第一和第二驱动电路输出。

在基于本发明的第三十八方面的存储电路中，当进行一个静态操作时第二开关不被打开或被关闭，这样可以抑制电流损耗。

在基于本发明的第三十九方面的触发器电路中，能够以和时钟信号不同步的方式传播一个被提供给一个输入终端的信号，但被提供给触发器电路的该信号是以和时钟信号同步的方式被传播的。

在基于本发明的第四十方面的触发器电路中，能够以和通过触发器的时钟信号同步的方式发送一个被提供给选择器的信号，或是能够发送和与时钟信号异步的信号相同的信号。

在基于本发明的第四十一方面的触发器电路中，当主锁存器进行非操作并输出被输入的信号时，通过避免涉及一个被提供给从锁存器的驱动电路的输入端的信号的碰撞可以避免不必要的功率损耗。

在基于本发明的第四十二方面的触发器电路中，在进行一个旁路操作时，可以避免分别从主锁存器与旁路电路发送的信号的碰撞和由此导致的不必要的功率损耗。

在基于本发明的第四十三方面的触发器电路中，可以抑制因为由主锁存器的开关发送的信号的波动而造成的，在驱动电路中流动的通过电流。

在基于本发明的第四十四方面的触发器电路中，独立于以和时钟信号同步的方式发送的信号，以和时钟信号异步的方式发送的信号可以被分别输入。

在基于本发明的第四十五方面的触发器电路中，通过驱动一个动态型半锁存器实现一个普通操作中的高速处理并在进行源极电流测试时驱动同样的静态型半锁存器，可以避免不必要的电流损耗和失败误判。

在基于本发明的第四十六方面的触发器电路中，除了在动态型和静态型之间切换半锁存器的操作的功能之外，方式信号还具有控制选择器的功能，这样可以实现一个获得第四十五方面的效果并节省导线数的扫描型触发器电路。

在基于本发明的第四十七方面的触发器电路中，时钟信号对中的另一个时钟信号在一个时钟信号无效期间进行一对转换，而触发器电路在时钟源信号转换时以一个双相时钟进行操作。当时钟源信号不转换时，时钟信号对中的另一个时钟信号具有一个值，该值与时钟信号对中那一个时钟信号相反，而触发器电路被用作一个单边沿触发型触发器电路。因而，通过时钟信号可以切换触发器电路的操作类型。

在基于本发明的第四十八方面的触发器电路中，当时钟源信号不进行转换时，方式信号被固定为一个规定值，这样根据一个输入信号触发器电路以单边沿触发型进行操作。另一方面，当时钟源信号进行转换时，则在第一时钟信号无效期间进行该转换，这样即使是在方式信号具有规定值时主锁存器也不会发送一个输入信号。在这种情况下，以双相时钟类型来驱动另一个输入信号。这样没有必要分别提供一条引导方式信号的线路。

在基于本发明的第四十九方面的触发器电路中，第一和第二半锁存器在通过串联连接触发器电路并向后续存储器发送第二输出形成一个扫描路径时，也对单独的逻辑电路分别进行测试，这样可以测试两个逻辑电路。

在基于本发明的第五十方面的触发器电路中，可以通过一个选择器选择一个普通操作的信号和一个扫描测试移位操作的信号并向触发器电路发送同样的信号。

在基于本发明的第五十一方面的触发器电路中，通过普通操作和移位操作可以在动态型和静态型之间切换基于第五十方面的触发器电路的操作。

在基于本发明的第五十二方面的触发器电路中，当它们在转换时序中相互匹配时，可以在第一和第二半锁存器的输出得到互逆值。

在基于本发明的第五十三方面的触发器电路中，第一半锁存器被用作以静态型进行操作的一个主-从型触发器电路的从锁存器。第二半锁存器被用作以动态型进行操作的主-从型触发器电路的从锁存器。

在基于本发明的第五十四面的触发器电路中，通过第三开关的开启/关闭可以使由第一开关，第一非门和第二非门构成的主锁存器工作在动态型和静态型。

在基于本发明的第五十五面的触发器电路中，根据提供给多个输入终端的信号的类型可以使由第一开关，第一非门和第二非门构成的主锁存器工作在动态型和静态型。

在基于本发明的第五十六面的触发器电路中，选择装置在写操作和读操作中分别为核心部分提供写地址和读地址。写操作和时钟信号同步，而读操作和时钟信号异步。写地址和读地址分别被提供给第一和第二输入端，这样，在从与时钟信号异步的读操作向与时钟信号同步的写操作转移的过程中就不会提供空周期。

在基于本发明的第五十七面的存储电路中，第三触发器以和时钟信号同步的方式向选择器提供写地址。即选择器有选择地为核心部分提供与时钟信号异步的写地址和读地址。这样可以异步和同步地分别执行读操作和写操作。

在基于本发明的第五十八面的存储电路中，通过激活测试信号可以把被提供给第三触发器的扫描测试信号当作一个读地址提供给核心部分。

在基于本发明的第五十九面的存储电路中，旁路信号在写操作中未被激活，因而读地址不被旁路，选择器输出的写地址则通过主锁存器和从锁存器被从选择装置输出。另外，在读操作中激活旁路信号以便旁路读地址并从选择装置以和时钟信号不同步的方式输出该信号。

当选择器已被方式信号控制向主锁存器发送扫描测试信号并且测试信号在保持扫描测试信号后被激活时，读地址不被旁路并且扫描测试信号被从选择装置输出，尽管这个操作不是写操作。因而，可以把扫描测试信号当作读地址提供给核心部分。

在基于本发明的第六十一面的存储电路中，在控制信号指定一个扫描方式的情况下，通过被提供给第三触发器的扫描测试信号，测试地址可被提供给核心部分，尽管此时第一和第二输入端相互连接并且在从与时钟信号异步的读操作转移到与时钟信号同步的写操作的过程中必须提供一个用于把读地址改成写地址的空周期。

本发明的一个目标是提供一个减少S/H时间或T-Q延迟(或T2-Q延迟)并抑制功耗的触发器电路。

在整个说明中，扫描路径是指触发器电路的串行连接，该连接适于发送一个在不同于普通操作的测试操作中进行扫描测试的信号。

通过下面根据附图所进行的有关本发明的详细描述，本发明的上述和其它目标，特点，方面和优点将更为明显。

附图说明

图1是说明一个基于本发明的第二设想的触发器电路的结构的电路图；

图2是说明另一个基于本发明的第二设想的触发器电路的结构的电路图；

图3是说明本发明的实施例1的结构的电路图；

图4是说明本发明的实施例1的改进的电路图；

图5是说明本发明的实施例2的结构的电路图；

图6是说明本发明的实施例3的结构的电路图；

图7是说明本发明的实施例4的结构的电路图；

图8A和8B是说明本发明的实施例5的结构的电路图；

图9是说明本发明的实施例6的结构的电路图；

图10是说明本发明的实施例7的结构的电路图；

图11是说明本发明的实施例8的结构的电路图；

图12是说明本发明的实施例9的结构的电路图；

图13是说明本发明的实施例10的结构的电路图；

图14A和14B是说明本发明的实施例11的电路图；

图15是说明选择器SEL1的结构和方式信号MODE和反转方式信号/MODE之间的关系的电路图；

图16A和16B是说明选择器SELP的结构的电路图；

图17A是说明本发明的实施例12的电路图；

图17B是说明本发明的实施例12的布局图；

图18A是说明本发明的实施例12的改进的电路图；

图18B是说明本发明的实施例12的改进的布局图；

图19A是说明本发明的实施例12的另一改进的电路图；

图19B是说明本发明的实施例12的另一改进的布局图；

图20A是说明本发明的实施例12的又一改进的电路图；

图20B是说明本发明的实施例12的又一改进的布局图；

图21A是说明本发明的实施例13的电路图；

图21B是说明本发明的实施例13的布局图；

图22是说明本发明的实施例14的模块图；

图23是说明本发明的实施例15的电路图；

图24A和24B是说明本发明的实施例16的电路图；

图25是说明本发明的实施例16的电路图；

图26A是说明本发明的实施例16的改进的电路图；

图26B是说明本发明的实施例16的改进的布局图；

图27A和27B是说明本发明的实施例17的电路图；

图28是说明本发明的实施例17的电路图；

图29是说明本发明的实施例17的改进的电路图；

图30是说明本发明的实施例18的电路图；

图31是说明本发明的实施例18的改进的电路图；

图32是说明本发明的实施例18的另一改进的电路图；

图33是说明本发明的实施例18的又一改进的电路图；

图34是说明本发明的实施例19的电路图；

图35是说明本发明的实施例19的一个实施例的电路图；

图36是说明本发明的实施例20的电路图；

图37是说明本发明的实施例20的改进的电路图；

图38是说明本发明的实施例20的另一改进的电路图；

图39是说明本发明的实施例20的又一改进的电路图；

图40A，40B，40C和40D是说明本发明的实施例21的电路图；

图41A和41B是说明本发明的实施例22的电路图；

图42A和42B是说明本发明的实施例22的改进的电路图；

图43A和43B是说明本发明的实施例23的电路图；

图44A和44B是说明本发明的实施例24的电路图；

图45A和45B是说明本发明的实施例25的电路图；

图46A，46B，46C，46D和46E是说明本发明的实施例25的第一改进的电路图；

图47A和47B是说明本发明的实施例25的第二改进的电路图；

图48A和48B是说明本发明的实施例25的第三改进的电路图；

图49A和49B是说明本发明的实施例26的电路图；

图50是说明本发明的实施例26的第一改进的电路图；

图51是说明本发明的实施例26的第二改进的电路图；

图52是说明本发明的实施例26的第三改进的电路图；

图53A和53B是说明本发明的实施例27的电路图；

图54是说明本发明的实施例28的电路图；

图55A和55B是说明本发明的电路图；

图56是说明本发明的实施例29的操作的时序图；

图57A和57B是说明本发明的实施例30的电路图；

图58A，58B和58C是说明本发明的实施例31的电路图；

图59是说明本发明的实施例31的操作的时序图；

图60A和60B是说明本发明的实施例32的电路图；

图61和62是说明本发明的实施例33的电路图；

图63和64是说明本发明的实施例34的电路图；

图65和66是说明本发明的实施例35的电路图；

图67是说明本发明的实施例36的电路图；

图68是说明本发明的实施例36的时序图；

图69是说明本发明的实施例37的电路图；

图70是说明本发明的实施例37的操作的时序图；

图71是说明一个以同步和异步方式分别执行一个写操作和读操作的RAM的结构的模块图；

图72是说明图71所示的RAM的操作的时序图；

图73是说明本发明的实施例38的模块图；

图74是说明本发明的实施例38的操作的时序图；

图75是说明本发明的实施例39的模块图；

图76是说明本发明的实施例40的模块图；

图77A和77B是说明当前领域的电路图和时序图；

图78A和78B是说明当前领域的电路图和时序图。

具体实施方式

在具体描述本发明的实施例之前，先描述从当前领域达到本发明的预想(此后称为“设想”)以明确本发明的技术内容。

A.设想

(a-1)第一设想

为了避免增加S/H时间或T-Q延迟，应当可以通过动态半锁存器来构成主锁存器和从锁存器。也就是说，可以从图77A所示的结构中去掉MOS晶体管N2，N4，P2和P4以及非门INV2和INV4。这里假定非门INV1和INV3由CMOS晶体管构成。

当主锁存器处于数据保持状态时非门INV1的输入端进入一个浮动状态。非门INV1和INV3的输入端的寄生电容分别保持高电平或低电平以保持数据。这样就不会导致数据冲突，但可以改进速度性能并减少功耗。

当时钟信号T被停止时，电容通过泄漏等进行充电/放电，而非门INV1和INV3的输入端的电位会落到既不高又不低的中间电位。在这种情况下不利的是通过电流流过非门INV1和INV3。

当这样的触发器电路被用于一个由CMOS晶体管构成的集成电路时，当前不能完成在时钟信号停止时进行的集成电路DC测试，尤其是所进行的源极电流测试。在普通操作中电流在由CMOS晶体管构成的电路中几乎不能流动，因而，如果由上述通过电流造成电流流过电路和一个功率源，则会造成故障误判。

对于减少功耗来说这种电流是不期望出现的。一种减少功耗的技术适于停止在一个未使用的电路块中提供的触发器电路的时钟信号。如果在使用这种技术的电路块中使用具有基于第一设想的主锁存器和从锁存器的触发器电路，由时钟信号停止导致的通过电流则会消耗不必要的功率。

所以，由动态半锁存器构成的主锁存器和从锁存器是不期望的。(a-2)第二设想

根据背景领域和第一设想，可以实现通过动态型和静态型来构成一对半锁存器的思想。

图1和2是说明两种基于第二设想的触发器电路的结构的电路图。图1所示的结构提供有一个动态主锁存器和一个静态从锁存器。图2所示的结构提供有一个静态主锁存器和一个动态从锁存器。

现在描述图1所示的结构。主锁存器包括一个传输门S1，一个非门INV1和一个非门INV5，传输门S1由一个NMOS晶体管N1和一个PMOS晶体管P1的并联构成，非门INV1与传输门S1串联，而非门INV5与传输门S1并联。

传输门S1的一端与一个输入终端相连以接收一个输入信号D。传输门S1的另一端与非门INV1的一个输入端相连。一个提供有时钟信号T的时钟端与NMOS晶体管N1的栅极和非门INV5的一个输入端共连。非门INV5的一个输出端与PMOS晶体管P1的栅极相连。

另一方面，从锁存器包括一个传输门S3，一个非门INV3，一个传输门S4，和一个非门INV4，传输门S3由一个NMOS晶体管N3和一个PMOS晶体管P3的并联构成，非门INV3在其中被串联，传输门S4由一个NMOS晶体管N4和一个PMOS晶体管P4的并联构成，而非门INV4被串联在其中。从锁存器和主锁存器共享非门INV5。

传输门S3的一端与在主锁存器上提供的非门INV1的一个输出端相连，而其中的另一端与非门INV3的一个输入端相连。非门INV3的一个输出端与一个输出终端和非门INV4的一个输入端共连。传输门S4的一端与非门INV4的一个输出端相连，而其中的另一端与传输门S3的另一端和非门INV3的一个输入端共连。非门INV5的输入和输出端分别与PMOS和NMOS晶体管P3，N3相连。所有的非门均具有CMOS结构。

主锁存器的传输门S1的一端与输入终端直接相连，而从锁存器的传输门S3的一端与输入终端间接相连。从锁存器的非门INV3输出端与输出终端直接相连，而主锁存器的非门INV1的输出端与输出终端间接相连。

现在描述具有所图1所示的结构的触发器电路的操作。假定时钟信号T处于高电平。非门INV5的一个输出处于低电平。传输门S1和S4均被开启(导通)，而传输门S3则被关闭(非导通)。输入信号D被发送到非门INV1的输入端，而非门INV4的输出端与非门INV3的输入端相连，这样从锁存器在没有逻辑值起伏的情况下进入一个数据保持状态，这个逻辑值是在输出终端处得出的。

由于时钟信号T从高电平到低电平的转换，传输门S1被关闭以便非门INV1的输入端的寄生电容能够保持输入信号D的值。此时，非门INV1的输入端处于不同于静态锁存器中的状态的浮动状态，这样，由寄生电容保持的值不会与另一个值冲突。因而，S/H时间不会被设到高水平上，但有可能与在短期内具有一个固定值的输入信号D冲突。

由于时钟信号T处于低电平，传输门S4被关闭而传输门S3则被开启。因而由非门INV1的输入端的寄生电容保持的逻辑被非门INV1和INV3反转两次，并且被当作一个输出信号Q提供给输出终端。

在进行源极电流测试时，时钟信号T被强制成高电平，这样就解决了在第一设想中导致的问题。这是因为传输门S1的开启使得非门INV1的输入端不会落到一个中间电位，这样就没有通过非门INV1的通过电流。

但在图1所示的结构中，虽然可以抑制S/H时间，但不能减少T-Q延迟。

现在描述图2所示的结构。主锁存器包括一个结构，通过增加一个传输门S2和一个非门INV2的串联可以获得这个结构，其中非门INV2与图1所示的结构中的非门INV1并联。非门INV2的输入和输出端分别与非门INV1的输出端和传输门S2的一端相连，传输门S2的另一端与非门INV1的输入端相连。

传输门S2由一个NMOS晶体管N2和一个PMOS晶体管P2的并联构成，而非门INV5的输出和输入端分别与NMOS晶体管N2和PMOS晶体管P2的栅极相连。

从锁存器具有一个结构，通过从图1所示的结构中去除传输门S4和非门INV4可以获得该结构。

现在描述具有如图2所示的结构的触发器电路的操作。假定时钟信号T处于高电平。非门INV5的一个输出处于低电平。而传输门S1被开启(导通)，而传输门S2和S3均被关闭(非导通)。从非门INV2输出端导出的一个信号未被发送到非门INV1的输入端，但只有一个输入信号D被发送过去。另外从非门INV1输出端导出的一个信号未被发送到非门INV3的输入端。这样非门INV1的输入端进入一个浮动状态以便由同一输入端的寄生电容保持的值不与其它值冲突。从锁存器进入一个数据保持状态，这样就可以减少T-Q延迟并增加操作速度。

由于时钟信号T从高电平转成低电平，传输门S1被关闭而传输门S2则被开启，这样非门INV1和INV2就能够保持输入信号D。传输门S3也被开启，于是由非门INV1的输入端保持的逻辑被非门INV1和INV3反转两次，并且被当作一个输出信号Q提供给输出终端。

在进行源极电流测试时，时钟信号T被强制成低电平，这样就解决了在第一设想中导致的问题。这是因为传输门S3的开启使得非门INV3的输入端不会落到一个中间电位，这样就没有通过非门INV3的通过电流。

但在图2所示的结构中，虽然可以抑制T-Q延迟，但不能减少S/H时间。

B.本发明的实施例

针对本发明的实施例，这里根据第二设想描述在一个动态型和一个静态型之间切换至少一个半锁存器以便对其进行驱动的技术。由一个方式信号进行这样的切换，以便通过把半锁存器切换到动态型来加快触发器电路的操作并通过把半锁存器切换到静态型以避免在触发器电路源极电流测试中的误判。现在按照顺序描述这些实施例。

(b-1)实施例1

图3是一个说明本发明的实施例1的结构的电路图。一个主锁存器在结构上与图1所示的第二设想中使用的相同。而一个从锁存器在向传输门提供一个信号的方式上与图1所示的不相同。

从锁存器还包括一个NAND门NAND1和一个非门INV6，以便非门INV6的输出和输入端分别与构成传输门S4的NMOS和PMOS晶体管N4，P4相连。NAND门NAND1的一个输出端还与非门INV6的输入端相连。NAND门NAND1的第一和第二输入端分别接收一个方式信号MODE和一个时钟信号T。当方式信号MODE处于低电平时，实施例1进行一个操作，该操作类似于在针对第一设想所描述的串联两个动态半锁存器的结构中的操作，这样S/H时间和T-Q延迟均可以被抑制。

当方式信号MODE处于高电平时，图3所示的电路进行一个操作，该操作类似于在针对第二设想参照图1所描述的电路中的操作。

当这个触发器电路进行一个普通操作时，方式信号MODE被转到低电平，这样可以加快电路操作。当触发器电路进行一个DC测试，尤其是一个源极电流测试时，方式信号MODE被变成高电平，而时钟信号T也被强制变成高电平。传输门S4被开启以便把非门INV3的输入端从一个浮动状态中转出，这样就可以避免非门INV3中的通过电流。

根据本实施例，可以克服第一设想的缺点并保留其优点。也就是说可以抑制不必要的功耗并加快电路操作。

可以从非门INV4的输出端得到输出信号Q的反转信号 Q。

图4是说明改进本实施例的结构的一部分的电路图。为了简便，只说明主锁存器部分。传输门S101替代图3的传输门S1。

一个输入信号D被共同提供给PMOS和NMOS晶体管P201，N201的门。PMOS和NMOS晶体管P201，N201的漏极与非门INV1的输入端共连。PMOS晶体管P201的源极与通过PMOS晶体管P1提供电位VDD的一个电位点相连。NMOS晶体管N201的源极通过NMOS晶体管N1接地。

在类似于图3的情况下在PMOS和NMOS晶体管P1，N1的门电极处分别为其提供了一个时钟信号T及其反转信号以便同时被开启/关闭。当PMOS和NMOS晶体管P1，N1导通时，传输门S201被用作一个非门。当PMOS和NMOS晶体管P1，N1未导通时，传输门S201的一个输出端被设成高阻态。

这样的改进可被用在此后描述的各个实施例中。

(b-2)实施例2

图5是一个说明本发明的实施例2的结构的电路图。一个主锁存器在结构上与图1所示的第二设想中使用的相同。而一个从锁存器包括一个传输门S5和一个非门INV7，其中传输门S5被插在共连非门INV3的输入端和传输门S3的第二端的一个点和传输门S4的第二端之间，而非门INV7与传输门S5并联。

传输门S5由一个PMOS晶体管P5和一个NMOS晶体管N5的并联构成。非门INV7的输出和输入端分别与PMOS和NMOS晶体管P5，N5的门电极相连。方式信号MODE被提供给非门INV7的输入端。

当方式信号MODE处于低电平时，传输门S5被关闭以便该电路进行一个操作，该操作类似于在针对第一设想所描述的串联两个动态半锁存器的结构中的操作，这样S/H时间和T-Q延迟均可以被抑制。

当方式信号MODE处于高电平时，传输门S5被开启以便图5所示的电路以类似于针对第二设想参照图1所描述的电路中的方式进行一个操作。

因而，实施例2具有与实施例1类似的效果。当然，可以从非门INV4的输出端得到输出信号Q的反转信号 Q。

在不影响操作的情况下可以省略图5中虚线所示的连接，即PMOS和NMOS晶体管P5，N4或PMOS和NMOS晶体管P4，N5的连接。当这种连接被省略时，可以有效地减少导线数。

(b-3)实施例3

图77A中所示的从锁存器的非门INV3通常由一个PMOS晶体管和一个NMOS晶体管的串联构成。当作为针对输出信号Q的负载的电容增加时，从锁存器的保持时间也相应增加。已知有一种提供一个驱动电路的技术，该电路接收输出信号Q并把该信号发送给后续段以便上述电容不与非门INV3和INV4直接相连。

在实施例2的从锁存器中，在对一个普通操作使用同样的信号的情况下通过把方式信号MODE转换为低电平来实现一个动态操作。因而，从锁存器的保持时间未被增加。

在这种情况下，没有必要新提供一个上述电路。对于被发送到后续段的输出信号Q，应当实现增加非门INV3的可驱动性的高速转换。

图6是一个说明本发明的实施例3的结构的电路图。这里说明的只是从锁存器的一部分，该部分可被用作图5所示的触发器电路的从锁存器。为了简便，这里假定从一个主锁存器得到一个信号D3。

参照图6，非门INV3由多个晶体管对PINV31与NINV31，PINV32与NINV32，...构成。由晶体管对构成的非门彼此并联。晶体管对的个数至少为三个。

在使用一个晶体管大小一致的CMOS门阵列时，本实施例更有利于改进非门INV3的可驱动性。

图6说明了这样一个情况，即一个非门INV4由PMOS和NMOS晶体管PINV4，NINV4构成。作为非门INV4的输出的输出信号Q的反转信号 Q可以从非门INV3的输入端得到。通过虚线给出了在构成传输门S4的PMOS晶体管和NMOS晶体管NINV4之间，或是在PMOS晶体管PINV4和NMOS晶体管N4之间的连接，当非门INV4的输出不太必要时，即使是在省略上述连接的情况下也不会对操作有任何影响。通过省略这种连接可以进一步减少导线数。

(b-4)实施例4

图7是一个说明本发明的实施例4的结构的电路图。这里说明的只是从锁存器的一部分，该部分可被用作图5所示的触发器电路的从锁存器。

参照图7，非门INV4由多个晶体管对PINV41与NINV41，PINV42与NINV42，...构成。由晶体管对构成的非门彼此并联。晶体管对的个数至少为三个。

在使用一个晶体管大小一致的CMOS门阵列时，本实施例更有利于改进非门INV4的可驱动性。

当也可以从非门INV3的输入端得到输出信号Q的反转信号 Q时，类似于实施例3，通过以上述方式从非门INV4获得输出信号Q的反转信号 Q可以实现反转信号 Q的快速转换。

(b-5)实施例5

图8A是一个说明本发明的实施例5的结构的电路图。图8A所示的触发器电路具有一个可以通过向基于图3中所示的实施例1的触发器电路增加一个选择器SEL1来获得的结构。因而，图8A所示的触发器电路可被用作一个被用于测试简化设计的扫描型触发器电路。

图8B给出了扫描型触发器电路的串联(扫描路径)，上述电路由图8A所示的触发器电路构成。

选择器SEL1具有一对输入端和一个输出端，输入端接收一个普通输入信号DI和一个扫描测试信号SI，而输出端根据被提供给其控制端的一个信号输出上述信号中的一个。选择器SEL1在其控制端提供有一个低电平信号时向输出端提供普通输入信号DI，而在其控制端提供有一个高电平信号时向输出端提供扫描测试信号SI。

在实施例5中，一个方式信号MODE被提供给选择器SEL1的控制端。当方式信号MODE被设成低电平时，选择器SEL1输出普通输入信号DI，而传输门S1接收与输入信号D相同的信号。当时钟信号T电平下降时输入信号D被当作输出信号Q输出给一个输入终端。如图8B所示，输出信号Q不会对那些后续段的输入信号DI有任何影响。

此时，传输门S4处于关闭状态而两个半锁存器均属动态型，这样就可以抑制S/H时间和T-Q延迟。总之，当把这种电路用作普通触发器电路时可以加快操作。

当方式信号MODE被设成高电平时，传输门S4的开启/关闭状态取决于时钟信号T，而从锁存器以静态型进行操作。此时，选择器SEL1输出扫描测试信号SI以便传输门S1根据输入信号D接收该信号并在时钟信号T电平下降时把上述信号当作输出信号Q输出给一个输出终端。

如图8B所示，串联的扫描型触发器电路成功地把扫描测试信号SI当作输出信号Q发送给后续的触发器电路。不同于普通操作，这样的扫描测试信号SI的传输是一个在扫描测试中进行的移位操作，并且在这种情况下不需要快速的电路操作。

类似于实施例1和2，通过把方式信号MODE设成高电平并把时钟信号T强制成高电平可以避免源极电流测试中的故障误判。

根据本实施例，方式信号MODE适于控制选择器SEL1的选择操作和从锁存器在动态型和静态型之间的切换，这样实施例1的技术可被用于一个扫描型触发器电路并可省略导线数。

(b-6)实施例6

图9是一个说明本发明的实施例6的结构的电路图。图9所示的触发器电路具有一个可以通过向基于图5中所示的实施例2的触发器电路增加一个选择器SEL1来获得的结构。因而，通过图8B所示的连接，图9所示的触发器电路可被用作一个类似于图8A所示的电路的扫描型触发器电路。

在本实施例中，一个方式信号MODE被提供给选择器SEL1的控制端。类似于实施例5，根据本实施例可以把实施例2的技术用于一个扫描型触发器电路并可以省略导线。

根据本实施例，非门INV7输出一个在逻辑上与方式信号MODE相反的反转方式信号 MODE，这样，除了方式信号MODE之外，选择器SEL1可能也需要反转方式信号 MODE。

可以从各种结构中选定选择器SEL1的电路结构。图15是一外说明在选择器SEL1的电路结构和方式与反转方式信号MODE， MODE之间的关系的电路图。

选择器SEL1由一个传输门S10和一个传输门S11构成，传输门S10由一个PMOS晶体管P10和一个NMOS晶体管N10构成，而传输门S11由一个PMOS晶体管P11和一个NMOS晶体管N11构成。传输门S10和S11分别在其第一端接收一个普通输入信号DI和一个扫描测试信号SI。传输门S10和S11的第二端相互共连以构成选择器SEL1的一个输出端。

当方式信号MODE处于高电平且反转方式信号 MODE处于低电平时，传输门S10和S11相应被关闭和开启，这样可以把扫描测试信号SI当作输入信号D输出到主锁存器。当方式信号MODE处于低电平且反转方式信号 MODE处于高电平时，传输门S10和S11相应被开启和关闭，这样可以把普通输入DI当作输入信号D输出。

类似于其它实施例，可以从非门INV4的输出端得到输出信号Q的反转信号 Q。

图16A和16B是说明构成选择器SEL1的一部分的选择器SELP的结构的电路图。图16A给出一个组合逻辑门，而图16B说明了一个由PMOS和NMOS晶体管实现的电路结构。

当方式信号MODE变成高电平时选择器SELP输出一个扫描测试信号SI的反转逻辑，而当方式信号MODE变成低电平时选择器SELP输出一个普通输入信号DI的反转逻辑。为了实现具有选择器SELP的选择器SEL1，有必要额外提供一个非门或输入扫描测试信号SI和普通输入信号DI的反转逻辑。

(b-7)实施例7

图10是一个说明本发明的实施例7的结构的电路图。本实施例的一个从锁存器在结构上与图2所示的用于第二设想的从锁存器相同。在向传输门S1提供信号的方式上，本实施例的主锁存器不同于图2所示主锁存器。

主锁存器还包括一个NOR门NOR1和一个非门INV6，而非门INV6的输出和输入端分别与构成传输门S2的PMOS晶体管P2和NMOS晶体管N2相连。

NOR门NOR1的一个输出端与非门INV6的一个输入端相连。NOR门NIR1的第一和第二输入端分别接收方式信号MODE和时钟信号T。当方式信号MODE处于高电平时，电路进行一个操作，该操作与在第一设想中描述的串联两个动态半锁存器的操作类似，这样可以抑制S/H时间和T-Q延迟，并且可以减少功耗。

当方式信号MODE处于低电平时，图10所示的电路进行与参照图2并结合第二设想所描述的电路类似的操作。

当这个触发器电路进行一个普通操作时，通过把方式信号MODE变成高电平可以加快电路操作。当该电路被用于一个DC测试，尤其是一个源极电流测试时，方式信号MODE被变成低电平，而时钟信号T也被强制成低电平。传输门S2被开启以便把非门INV1的输入端从浮动状态转出，这样可以避免非门INV1中的通过电流。

总之，根据本实施例，在不损害其优点的前提下可以克服第一设想的缺点。也就是说，可以抑制不必要的功耗并加快电路操作。

(b-8)实施例8

图11是一个说明本发明的实施例8的结构的电路图。本实施例的一个从锁存器在结构上与图2所示的用于第二设想的从锁存器相同。主锁存器包括一个传输门S5和一个非门INV7，其中传输门S5被插在共连非门INV1的输入端和传输门S1的第二端的一个点和传输门S2的第二端之间，而非门INV7与传输门S5并联。

传输门S5由PMOS晶体管P5和NMOS晶体管N5的并联构成。非门INV7的输出和输入端分别与PMOS晶体管P5和NMOS晶体管N5的门相连。一个方式信号MODE被提供给非门INV7的输入端。

当方式信号MODE处于低电平时，传输门S5被关闭以便电路进行一个与在第一设想中描述的串联两个动态半锁存器的结构中进行的操作类似的操作，这样就可以抑制S/H时间和T-Q延迟。

当方式信号MODE处于高电平时，传输门S5被开启，使得图9所示的电路的操作与参照图2并根据第二设想描述的电路的操作类似。

因而，本实施例具有与实施例7类似的效果。

在不影响操作的情况下可以省略在电路图中由虚线给出的连接，即PMOS晶体管P5和NMOS晶体管N2或N5的连接。当省略该连接时，可以有效地减少导线数。

(b-9)实施例9

图12是一个说明本发明的实施例9的结构的电路图。图12所示的触发器电路具有一个可以通过向基于图5中所示的实施例7的触发器电路增加一个选择器SEL2来获得的结构。因而，通过图8B所示的连接，图12所示的触发器电路可被用作一个类似于图8A所示的电路的扫描型触发器电路。

选择器SEL2具有一对输入端和一个输出端，输入端接收一个普通输入信号DI和一个扫描测试信号SI，而输出端根据被提供给其控制端的一个信号输出上述信号中的一个。选择器SEL2在其控制端提供有一个高电平信号时向输出端提供普通输入信号DI，而在其控制端提供有一个低电平信号时向输出端提供扫描测试信号SI。

在实施例9中，一个方式信号MODE被提供给选择器SEL2的控制端。当方式信号MODE被设成高电平时，选择器SEL2输出普通输入信号DI，而传输门S1接收与输入信号D相同的信号。当时钟信号T电平下降时输入信号D被当作输出信号Q输出给一个输入终端。如图8B所示，输出信号Q不会对在彼此串联的扫描触发器电路中的那些后续段的输入信号DI有任何影响。

此时，传输门S2处于关闭状态而两个半锁存器均属动态型，这样就可以抑制S/H时间和T-Q延迟。总之，当把这种电路用作普通触发器电路时可以加快操作。

当方式信号MODE被设成低电平时，传输门S2的开启/关闭状态取决于时钟信号T，而主锁存器以静态型进行操作。此时，选择器SEL2输出扫描测试信号SI以便传输门S1根据输入信号D接收该信号并在时钟信号T电平下降时把上述信号当作输出信号Q输出给一个输出终端。

如图8B所示，串联的扫描型触发器电路成功地把扫描测试信号SI当作输出信号Q发送给后续的触发器电路。不同于普通操作，这样的扫描测试信号SI的传输是一个在扫描测试中进行的移位操作，并且在这种情况下不需要快速的电路操作。

类似于实施例7和8，通过把方式信号MODE设成低电平并把时钟信号T强制成低电平可以避免源极电流测试中的故障误判。

根据本实施例，方式信号MODE适于控制选择器SEL2的选择操作和从锁存器在动态型和静态型之间的切换，这样实施例7的技术可被用于一个扫描型触发器电路并可省略导线数。

(b-10)实施例10

图13是一个说明本发明的实施例10的结构的电路图。图13所示的触发器电路具有一个可以通过向基于图11中所示的实施例8的触发器电路增加一个选择器SEL1来获得的结构。因而，通过图8B所示的连接，图13所示的触发器电路可被用作一个类似于图8A所示的电路的扫描型触发器电路。

在本实施例中，一个方式信号MODE被提供给选择器SEL1的控制端。类似于实施例9，根据本实施例可以把实施例8的技术用于一个扫描型触发器电路并可以省略导线。

根据本实施例，非门INV7输出反转方式信号 MODE，这样，除了方式信号MODE之外，选择器SEL1在其选择操作中可能也需要反转方式信号 MODE。

参照图1或2根据第二设想所描述的触发器电路可以与基于被用到一个半导体芯片上的实施例1到10中任何一个的触发器电路组合起来。当在半导体芯片的需要速度性能的一部分中使用本发明的触发器电路并在不需要速度性能的部分中使用图1或2所示的触发器电路时，不需要任何方式信号MODE，而且可以消除线路冲突。

在实施例7到10的每一个中，可以省略从锁存器的非门INV3。在这种情况下，由一个寄生电容存储从锁存器中的逻辑，该电容存在于一个点中，在该点处构成传输门S3的NMOS和PMOS晶体管N3和P3的漏极彼此互连。

当在实施例10中省略非门INV3时，图16A和16B中所示的结构最好被用作其选择器SEL1。这是因为选择器SEL1自己具有针对后续段的驱动能力，这样在没有损伤的情况下可以传递分别在NMOS和PMOS晶体管N3，P3的漏极保持的信息。

(b-11)实施例11

图14A和14B是一个说明本发明的实施例11的电路图。图14(a)说明了在传输门S^*和一个在实施例1到10的每一个中使用的非门INV^*之间的连接。

对于实施例1到6的每一个，“*”对应于“4”，而图14A中的终端A对应于输出终端。对于实施例1到5的每一个，图14A中所示的终端B和C与非门INV3的输入端相连，而对于实施例2到6的每一个，这些终端B和C分别与NMOS和PMOS晶体管N5，P5相连。

对于实施例7到10的每一个，“*”对应于“2”，而终端A与非门INV1的输出端相连。对于实施例7和9的每一个，图14A所示的终端B和C均与非门INV1的输入端相连，而对于实施例8和10的每一个，这些终端B和C分别与NMOS和PMOS晶体管N5，P5相连。

通过图14B所示的电路可以实现图14A所示的连接。通过由虚线所包围的结构可以实现非门INV^*。总之，非门INV^*由一个包括与NMOS晶体管N^*相连的漏极的NMOS晶体管QN，一个与终端A相连的栅极和一个提供有对应于一个高电平的电位VDD的源极。由于这样的结构，可以不需要线路来连接NMOS晶体管N^*与PMOS晶体管QP(也连接NMOS晶体管QN与PMOS晶体管P^*)。

因而，通过在对应于图14A所示的电路结构的实施例1到10的每一个的部分中使用图14B所示的电路结构还可以进一步减少导线数。在终端B和提供接地电位GND的一个电位点之间串联的NMOS晶体管N^*和QN可以彼此替换。类似地，在终端C和提供电位VDD的一个电位点之间串联的PMOS晶体管P^*和QP可以彼此替换。

(b-12)实施例12

针对实施例11还可以进一步省略导线。图17A和17B是在把图15的结构用作图9所示的实施例中的电路的选择器SEL1的情况下的一个CMOS门阵列的电路图和布局图。在选择器SEL1的一个输出端和一个传输门S1之间的连接布线被简化了。总之，选择器SEL1的PMOS晶体管P10和P11与传输门S1的PMOS晶体管P1相连，但不与NMOS晶体管N1相连。类似地，选择器SEL1的NMOS晶体管N10和N11与传输门S1的NMOS晶体管N1相连，但不与PMOS晶体管P1相连。

对于在一个非门INV1和一个传输门S3之间的连接和在一个非门INV4和一个传输门S4之间的连接，使用参照图14B在实施例11中描述的结构。

这样就简化了布线，在实现这样的电路的过程中可以放松在半导体中的线路拥挤程度。也就是说，可以通过缩小线路宽度来改进集成度。

图17B给出一个示例性的晶体管布局。PMOS晶体管行和NMOS晶体管行分别被排列在较高和较低的部分。参照图17B，U形部分表示栅极电极，黑线表示第一层线而宽虚线表示第二层线。标记□表示连接第一层线与半导体区域或栅极电极的触孔，而在由□和X表示的部分中构成彼此互连第一和第二层线的过孔。参照图17B，从左边顺序计数各列为第一，第二，...。

通过门隔离彼此隔离各个单元。总之，具有提供有电位VDD的门的PMOS晶体管和具有提供有电位GND的门的NMOS晶体管把按行排列在两边的半导体区域同其所属的半导体区域相互隔离开。在第二，第九，第十三，第十四和第十六列上分别构成非门INV7，INV1，INV4，INV3和INV5。在第四，第五，第七，第十，第十一和第十二列上分别构成传输门S11，S10，S1，S3，S5和S4。

由于这样的CMOS晶体管布局，可以减少必要的线数和在列方向上必要的宽度。

可以连接构成非门INV4的PMOS和NMOS晶体管的漏极以得到输出信号Q的反转信号 Q。当然也可以从非门INV3的输入端得到反转信号 Q。

PMOS晶体管P4，P5和那些构成非门INV4的PMOS晶体管彼此串联，因而这些晶体管可以按顺序相互替换。类似地，NMOS晶体管N4，N5和那些构成非门INV4的NMOS晶体管彼此串联，因而这些晶体管可以按顺序相互替换。

PMOS晶体管P3和那些构成非门INV1的PMOS晶体管彼此串联，因而这些晶体管可以按顺序相互替换。类似地，NMOS晶体管N3和那些构成非门INV1的NMOS晶体管彼此串联，因而这些晶体管可以按顺序相互替换。

图20A和20B说明了通过用构成非门INV1的晶体管按顺序分别替换PMOS和NMOS晶体管P3，N3而得到的结构。

非门INV1被分成两个晶体管和两个功率源，而晶体管P3和N3被插在其中间。这四个晶体管在两个功率源之间彼此串联以构成一个三态非门INVT。通过PMOS和NMOS晶体管P3，N3分别为构成非门INV1的PMOS和NMOS晶体管的源极提供了电位VDD和GND。

在这种情况下，也可以认为非门INV1不属于一个主锁存器而属于一个从锁存器。总之，如实施例10中所描述的，可以省略一个动态锁存器的非门。在此情况下，主锁存器中的逻辑由存在于一个点上的寄生电容存储，在该点中构成传输门S1的NMOS和PMOS晶体管N1，P1的漏极互连。

图18A说明了通过在图17A中说明的电路中增加一个NAND门NANDR得到的结构。NAND门NANDR由一对NMOS晶体管和一对PMOS晶体管构成。各晶体管对的栅极接收构成在栅极的普通输入信号DI和一个复位信号R的基础的源输入信号DIN。PMOS晶体管对彼此并联，其漏极与构成传输门S10的PMOS晶体管P10互连。一对和另一对NMOS晶体管彼此串联，其漏极与构成传输门S10的NMOS晶体管N10互连且被接地。但构成NAND门NANDR的PMOS和NMOS晶体管的漏极彼此不直接连接。这里NAND门NANDR不同于普通双输入NAND门。总之，可以省略一个连接线L1，通过用虚线说明连接线L1可以说明这种情况。

通过增加NAND门NANDR可以把同步复位用于图17A所示的电路。

图18B是有关实现图18A的CMOS门阵列的布局图。与图17B所示的布局图相比，这里给出了可以减少在用于一个功率源VDD和接地GND之间提供的线路段数的布线方案。另外，虚线中的连接线L1是可以省略的，而挡住在提供有PMOS和NMOS晶体管的各行之间的边界的线路也是可以省略的。可以避免布线的复杂性，这样就不会增加在功率源VDD和地线GND之间提供的线路的段数。

图19A说明了一个通过在图17A所示的电路中用双输入NAND门NAND3取代非门INV3来获得的结构。NAND门NAND3的一个输入端与传输门S3相连，其另一个输入端提供有复位信号R。通过把复位信号R设成低电平来复位从锁存器并使输出信号Q变为高电平。

如果有必要，当方式信号MODE和时钟信号T也被设成低电平时，可以复位一个提供有输出信号Q(或 Q)的后续扫描触发器的主锁存器。图19B是实现图19A的一个CMOS门阵列的布局图。

在图18A和19A所示的一个电路中，从锁存器在方式信号MODE处于低电平时进行一个动态操作，这样就可以获得高速度和低功耗。当方式信号MODE处于高电平时，从锁存器进行一个静态操作，这样通过停止时钟信号T可以获得低功耗。

(b-13)实施例13

类似于实施例12，针对在实施例10中由图13所示的电路，可以省略线路个数。图21A和21B是在把图15的结构用作图13所示的电路的选择器SEL2的情况下有关一个CMOS门阵列的电路图和布局图。

针对在非门INV2和传输门S2之间的连接，使用了根据图14B所描述的结构。

图21B说明了一个示例性的晶体管布局。第一，第三，第六，第八，第十三和第十六列的PMOS和NMOS晶体管适于进行门隔离。在第二，第十，第十一，第十四和第十五列中分别构成了非门INV7，INV2，INV1，INV3和INV5。另外，在第四，第五，第七，第八，第九和第十二列中分别构成传输门S11，S10，S1，S5，S2和S3。

由于这样的CMOS晶体管布局，在实现这样的电路的过程中可以改善半导体中线路的拥挤程度。也就是说，通过减少线路宽度可以改进集成度。

PMOS晶体管P2，P5和那些构成非门INV2的PMOS晶体管彼此串联，因而这些晶体管可以按顺序相互替换。类似地，NMOS晶体管N2，N5和那些构成非门INV2的NMOS晶体管彼此串联，因而这些晶体管可以按顺序相互替换。

(b-14)实施例14

图22是一个说明本发明的实施例14的模块图。触发器电路FF1，FF2和FF3依次与扫描型触发器电路SFF串联。

扫描型触发器电路SFF可以处于根据实施例5或6参照图8A或9所描述的电路结构之中，而触发器电路FF1，FF2和FF3均可以处于根据实施例1或2参照图3或5所描述的电路结构之中。时钟信号T和方式信号MODE在这四个触发器电路中被共享。

这四个触发器电路的从锁存器根据方式信号MODE处于低电平和高电平分别进行动态和静态操作。扫描型触发器电路SFF根据方式信号MODE处于低电平和高电平分别输出普通输入信号DI和扫描测试信号SI。当方式信号MODE处于低电平时，这四个触发器电路被用作一个高速操作的四位移位寄存器。当方式信号MODE处于高电平时，触发器电路构成一个与图8B中所示的类似的扫描路径，这样可以获得与实施例5类似的效果。

可选地，根据实施例9参照图12所描述的电路结构可被用于扫描型触发器电路SFF，而根据实施例7参照图10所描述的电路结构可被用于触发器电路FF1，FF2和FF3。这四个触发器电路的从锁存器根据方式信号MODE处于高电平和低电平分别进行动态和静态操作。扫描型触发器电路SFF根据方式信号MODE处于高电平和低电平分别输出普通输入信号DI和扫描测试信号SI。当方式信号MODE处于高电平时，这四个触发器电路被用作一个高速操作的四位移位寄存器。当方式信号MODE处于低电平时，触发器电路构成一个与图8B中所示的类似的扫描路径，这样可以获得与实施例5类似的效果。

根据实施例10和8参照图13和11所描述的电路结构可被用于扫描型触发器电路SFF和触发器电路FF1，FF2和FF3。这四个触发器电路的从锁存器根据方式信号MODE处于低电平和高电平分别进行动态和静态操作。扫描型触发器电路SFF根据方式信号MODE处于低电平和高电平分别输出普通输入信号DI和扫描测试信号SI。当方式信号MODE处于低电平时，这四个触发器电路被用作一个高速操作的四位移位寄存器。通过构成一个与图8B中所示的类似的扫描路径可以获得与实施例5类似的效果。

扫描型触发器电路SFF和触发器电路FF1，FF2和FF3可以构成图22中所示的扫描路径，无论驱使这些电路的操作进入动态状态的方式信号MODE是高电平还是低电平。在这种情况下，有必要提供一个反转并输入方式信号MODE的一个非门以便在方式信号具有相同值时所有的触发器电路彼此串联以进行动态操作，或所有触发器电路的主锁存器或从锁存器彼此串联以进行静态操作。

对于时钟信号T，有必要提供一个非门，该非门反转其逻辑并把该逻辑提供给触发器电路以便在彼此串联的所有触发器电路的主锁存器或从锁存器的操作被一个方式信号MODE转入静态时，能够用一个时钟信号T的单个逻辑进行所有触发器电路的源极电流测试。

在彼此串联正向和反向边沿触发型触发器电路的情况下，通过把一个非门插到发送时钟信号T的路径中可以减少普通操作中的移位寄存器的基本段数。

(b-15)实施例15

通过增加检查电路可以提供在实施例5，6，9和10中描述的具有检测失败功能的扫描触发器电路。

图23是一个说明本发明的实施例15结构的的电路图。该电路具有一个通过向图13所示的电路结构增加一个“0”检查电路B0和一个“1”检查电路B1来得到的结构。

“1”检查电路B1由三个在非门INV1的一个输入端和提供电位VDD的一个功率源(为了简便称为功率源VDD)之间彼此串联的PMOS晶体管P101，P102和P103构成。PMOS晶体管P101，P102和P103的栅极分别提供有方式信号MODE，普通输入信号DI和一个比较控制信号CMP1。

类似地，“0”检查电路B0由三个在非门INV1的一个输入端和提供接地电位GND的一个功率源(为了简便称为功率源GND)之间彼此串联的NMOS晶体管N101，N102和N103构成。NMOS晶体管N101，N102和N103的栅极分别提供有反转方式信号MODE，普通输入信号DI和一个比较控制信号CMP0。

一个RAM可以被解释成一个检查失败的电路。RAM的输出被当作普通输入信号DI提供给选择器SEL1。

当进行普通和移位操作时，比较控制信号CMP0和CMP1分别被设成低电平和高电平，以便“0”检查电路B0和“1”检查电路B1不把非门INV1的输入端连到功率源VDD和GND。总之，在这种情况下这些操作与参照实施例10所描述的操作类似。

在一个测试RAM的操作中，通过一个移位操作在一个主锁存器中存储了一个规定值。当RAM中存储的所有的值均为低电平时，在主锁存器的非门INV1的输入端输入一个被存储在这里的高电平。

当时钟信号T固定在低电平时，一个传输门S1被关闭，而通过把方式信号MODE转到高电平主锁存器则可以静态地保持上述数据。

此后比较控制信号CMP0和CMP1均被设为高电平。这样，“1”检查电路B1就不会把非门INV1提到电位VDD上。RAM的一个选通脉冲被提供作方式信号MODE。当方式信号MODE变为低电平时，RAM的输出被提供给选择器SEL1。

如果在这样一个状态下RAM的输出变为高电平，则RAM的选通信号开启NMOS晶体管N102并使反转方式信号 MODE变成高电平，于是比较控制信号CMP0开启NMOS晶体管N101和NMOS晶体管N103。因而，非门INV1的输入端的值被从高电平转为低电平。总之，利用存储在主锁存器的输入端中的数据的电平不是高电平而是低电平这一事实可以进行失败检测。

类似地，在所有必须被存储在RAM中的值均处于高电平的情况下，通过一个移位操作在非门INV1的输入端输入一个低电平。通过把时钟信号T固定在低电平并把方式信号MODE变成高电平，主锁存器可以静态地保持上述数据。

此后比较控制信号CMP0和CMP1均被设为低电平。这样，“1”检查电路B1就不会把非门INV1降到电位GND上。

如果在这样一个状态下RAM的输出变为低电平，则PMOS晶体管P102被开启，而RAM的选通信号使方式信号MODE变成低电平，并且PMOS晶体管P101被开启。PMOS晶体管P103也被比较控制信号CMP1开启，这样非门INV1的输入端的值被从低电平转为高电平。总之，利用存储在主锁存器的输入端中的数据的电平不是低电平而是高电平这一事实可以进行故障检测。

在进行上述针对多个地址的操作(读取和判决)后，通过用一个移位操作读取扫描寄存器的内容可以在外部判定故障的出现/不出现。

如在实施例10中所述，可以省略非门INV3，而在这种情况下选择器SEL1最好具有图16A或16B中所示的结构。

(b-16)实施例16

图24A，24B和25是说明本发明的实施例16结构的电路图。图24A，24B说明了一个被用于主-从触发器电路中的半锁存器。图25说明了一个使用图24A中所示的从锁存器的触发器电路。现在描述图24A和24B中所示的半锁存器，然后描述图25中所示的触发器电路。

图24A中所示的半锁存器适于从图5中所示的结构的电路得到一个信号QZ。类似于图6，图24A说明了这样的一个状态，即非门INV4由PMOS和NMOS晶体管PINV4，NINV4构成。PMOS和NMOS晶体管PINV4，NINV4分别与PMOS和NMOS晶体管P4，N4相连。没有必要直接彼此连接PMOS和NMOS晶体管PINV4，NINV4。

当方式信号MODE处于高电平时，传输门S5被开启，而信号QZ具有与被传输门S3发送的信号D3相同的逻辑。在这种情况下，图24A所示的电路被用作一个静态半锁存器。

一个从非门INV3的输入端得到的信号QLA或一个从非门INV4的输出端得到的信号QLB也可以被用作一个具有与信号D3相同的逻辑的信号。另外，一个从非门INV3的输出端得到的信号QL可以被用作一个具有加强信号D3的逻辑的信号。

当方式信号MODE处于低电平时，传输门S5被关闭，而图24A所示的电路被用来串联一个动态半锁存器，该半锁存器由传输门S3和具有一个三态非门的非门INV3构成，而这个三态非门由传输门S4和非门INV4构成。

图24B是从概念上说明图24A的功能但不直接与图24A的电路对应的电路图。如果方式信号处于高电平，信号QZ的逻辑与信号D3的相同。如果方式信号处于低电平，则可以通过时钟信号得到一个高电容或者可以得到信号QZ。

图25所示的触发器电路是一个把图24A所示的半锁存器用作一个从锁存器并提供一个用作前段电路的主锁存器的扫描触发器电路，这个主锁存器的结构与图17A所示的结构类似。

图17A和25所示的主锁存器之间的差别在于构成选择器的晶体管P10，P11，N10和N11的导通/不导通不由方式信号MODE(和反转方式信号 MODE)控制，而是由另一个信号SMB(及其反转信号SMB)控制。

更具体地讲，信号MSB被提供给PMOS和NMOS晶体管P10和N11的栅极和非门INV71的一个输入端。从非门INV71的一个输出端获得信号 SMB并把它提供给PMOS和NMOS晶体管P11，N10的栅极。

对于在从锁存器的传输门S3和主锁存器的非门INV1之间的连接，传输门S3的NMOS和PMOS晶体管N3，P3可以不必彼此并联(图17)。这里图25所示的从锁存器不同于图24A所示的半锁存器，其操作也不相同但可以避免布线的复杂度。

不同于图17A中所示的电路，构成选择器的传输门S10和S11的操作不由方式信号MODE控制，而是由信号SMB控制，这样方式信号MODE的值并不有助于进行普通或移位操作。

当进行移位操作时，信号SMB被转成低电平，而扫描测试信号SI被发送给传输门S1。方式信号MODE被设成低电平。因而图25所示的整个触发器电路被用来串联主锁存器，从锁存器和一个三态非门，在主锁存器中用时钟信号T发送的信号处于高电平，在从锁存器中用时钟信号T发送的信号处于低电平，在三态非门中用时钟信号T发送的信号处于高电平。

针对通过顺序排列信号发送装置构成的触发器电路，当这些装置彼此串联时有一个通过时钟信号T的起伏来抑制故障的优点，其中在信号发送装置中发送信号的时钟信号T的状态彼此不同。

该技术利用这样的事实，即半周期时钟信号T对于通过整个触发器电路发送信号来说是必要的。总之，由于传输门S3在时钟信号T处于低电平时导通，通过时钟信号T电平下降来确定的传输门S1的一个输出被提供给非门INV3的输入端，而由于传输门S4被关闭，则这样的情况并不有助于确定输出信号QZ的值。通过提高时钟信号T的电平传输门S4被开启以确定输出信号QZ的值。

需要一个半周期时钟信号T来发送信号，可以根据时钟信号T起伏的边沿来获得这个半周期。日本专利公报第6-68691号(1994)公开了一个具体使用三态信号发送装置的案子。

当使用图25所示的触发器电路时，在通过串联同样的触发器电路构成一个扫描路径的情况下可以很好地抑制由时钟信号T的边沿造成的影响。

当进行一个普通操作时，信号SMB被转成高电平而普通输入信号DI被发送给传输门S1。此时，可以把方式信号MODE变成低电平从而驱动从锁存器成为动态型，并得到较好的功耗和速度性能，也可以把方式信号MODE变成高电平从而驱动从锁存器成为静态型，并且进行一个DC测试或停止时钟信号T以减少功耗。

主锁存器不仅限于上述动态型，它也可以被用作静态型。

图26A和26B是说明实施例16的改进结构的电路图和布局图。当在图25所示的控制选择器的电路中分别使用信号SMB时，这个信号可以被方式信号MODE同时保持。在这种情况下，如图26A所示，非门INV7也可被用作图25所示的非门INV71。

没有必要单独获得信号SMB，这样就可以较好地减少构成触发器电路的线数。类似于图17B，图26B说明了实现CMOS门阵列中的晶体管的一个状态。

由于这个改进使得方式信号MODE也被用作信号SMB，则在普通操作中方式信号MODE必要被设成高电平并且只能进行一个静态操作。

(b-17)实施例17

图27A，27B和28是说明实施例17的结构的电路图。图27A，27B说明了一个被用作主-从触发器电路的从锁存器的半锁存器。图28说明了一个使用图27A中所示的从锁存器的触发器电路。现在描述图27A和27B中所示的半锁存器，然后描述图28中所示的触发器电路。

图27A中所示的半锁存器指示了一个通过向图24A所示的电路增加一个非门INV8而获得的结构。非门INV8具有一个在传输门S4和S5之间与一个结点相连的输入端和输出一个输出信号QFL的一个输出端。

当方式信号MODE处于高电平时，传输门S5被开启，而信号QFL具有加强传输门S3发送的信号D3的逻辑。在这种情况下，图27A所示的电路被用作一个静态半锁存器。

一个从非门INV3的输入端得到的信号QL也可以被用作一个具有可加强信号D3的逻辑的信号。从非门INV3的输入端得到的信号QLA和从传输门两端得到的信号QZ与QLB也可以被用作一个具有与信号D3相同的逻辑的信号。

当方式信号MODE处于低电平时，传输门S5被关闭，而图27A所示的电路被用来串联一个由传输门S3，非门INV3和INV4构成的动态半锁存器(在不加反转的情况下输出被提供的信号)和由传输门S4与非门INV8构成的动态半锁存器(在加反转的情况下输出所提供的信号)。

图27B是从概念上说明图27A的功能但不直接与图27A的电路对应的电路图。如果方式信号处于高电平，信号QFL的逻辑与加强信号D3的逻辑相同。

当方式信号处于低电平时，时钟信号T也变成高电平并且传输门S4导通以更新信号QFL。总之，在这种情况下如图27B所示，图27A所示的电路右被用作一个边沿触发型触发器电路，通过串联以不同的电平进行操作的电平触发型触发器电路可以获得该电路。

图28所示的触发器电路是一个把图24A所示的半锁存器用作一个从锁存器并提供一个在图25中用作前段电路的主锁存器的扫描触发器电路。

类似于实施例16，在进行移位操作时信号SMB被转成低电平而扫描测试信号SI被发送给传输门S1。方式信号MODE被设成低电平。因而，图28所示的整个触发器电路被用来串联一个主锁存器，一个从锁存器和一个半锁存器，在主锁存器中用时钟信号T发送的信号处于高电平，在从锁存器中用时钟信号T发送的信号处于低电平，在半锁存器中用时钟信号T发送的信号处于高电平。

可以获得一个通过顺序排列信号发送装置构成的触发器电路，当这些装置彼此串联时有一个通过时钟信号T的起伏来抑制故障的优点，其中在信号发送装置中发送信号的时钟信号T的状态彼此不同。

总之，可以根据时钟信号T起伏的边沿来获得一个半周期时钟信号T。日本专利公报第6-5090号(1994)公开了一个具体串联个段中的半锁存器的案子。

当使用图28所示的触发器电路时，在通过串联同样的触发器电路构成一个扫描路径的情况下可以很好地抑制由时钟信号T的边沿造成的影响。

类似于实施例16中的改进，图28中所示的结构也可以被改进。图28是说明这样的改进的电路图。方式信号MODE也被用作信号SMB，而非门INV7被用作非门INV71。这样，可以有效地减少构成触发器电路的线数。

(b-18)实施例18

图30是说明实施例18的结构的电路图。该图说明了一个具有通过向图27A所示的电路增加一个输出信号D3的选择器而获得的结构的扫描触发器电路。

类似于图17所示的结构，选择器由传输门S10和S11构成。类似于图25所示的结构，该选择器由信号SMB及其反转信号 SMB控制。

发送传输门S10或S11的扫描测试信号SI和普通输入信号DI被用作提供给传输门S3的信号D3，而MOS晶体管P3与N3，P10与N10和P11与N11构成传输门S3，S10和S11，这样NMOS晶体管N3可以不与PMOS晶体管P10和P11相连，PMOS晶体管P3可以不与NMOS晶体管N10和N11相连。

当方式信号MODE处于低电平时，传输门S5被关闭而图30所示的电路被用来串联一个由传输门S3，非门INV3和INV4构成的动态半锁存器(在不加反转的情况下输出被提供的信号)和由传输门S4与非门INV8构成的动态半锁存器(在加反转的情况下输出所提供的信号)。

在进行移位操作时信号SMB被转成低电平而扫描测试信号SI被上述两个动态半锁存器反转并当作信号QFL输出。如果必须使信号QFL的逻辑与扫描测试信号SI的相同，则还可以提供一个具有和非门INV8的输出端相连以便从其输出端得到信号QFL的一个输入端，或者可以用一个非反转缓冲替代非门INV8。

当进行一个普通操作时，信号SMB被转成高电平而普通输入信号被上述两个动态半锁存器反转并当作信号QFL输出。从非门INV3的输入端得到的信号QLA和从传输门S4两端得到的信号QLB也可以被用作具有与普通输入信号相同的逻辑的信号。而且从非门INV3的输出端得到的信号QL也可以被用作一个具有加强普通输入信号DI的逻辑的信号。

当进行普通操作时，也可以把方式信号MODE设成高电平。这样图30所示的电路被用作一个静态半锁存器。因而可以通过停止时钟信号T保持数据并减少功耗。

图31是说明本实施例的改进结构的电路图。图中的电路具有一个通过从图30所示的结构中省略NMOS和PMOS晶体管N10，P11得到的结构。在这种情况下，类似于图30中所示的电路，扫描测试信号SI或普通输入信号DI可被用作信号D3。

这样，没有必要构成反转信号 SMB，因而也可以省略非门INV7。

在图31所示的结构中，分别由信号SMB和时钟信号T控制的PMOS晶体管P10和P3彼此串联。另外由信号SMB控制的NMOS晶体管N3和由一个被非门INV5输出的时钟信号T的反转信号控制的NMOS晶体管N3彼此串联。因而，可以进行各种改进并保留这样的串联关系。

图32和33说明了通过彼此替代PMOS晶体管P3和P10以及NMOS晶体管N3和N11实现的改进。在上述情况中的操作不同于图31中的操作。

(b-19)实施例19

图34是说明实施例19的结构的电路图。该图说明了一个具有通过彼此串联扫描触发器电路SF1，SF2，...获得的扫描路径。扫描触发器电路SF1，SF2，...中的每一个均具有一个在图30到33中任何一个所示的结构，其中可以分别从一个NAND门G1，一个AND门G2和一个AND门G3得到方式信号MODE，信号SMB和时钟信号T。

NAND门G1把信号RESET和XMODE的逻辑结果的一个反转信号当作方式信号MODE输出，AND门G2把信号RESET和信号XSMB的逻辑结果当作信号SMB输出，而AND门G3把信号RESET和信号XT的逻辑结果当作时钟信号T输出。

当未复位扫描路径时，信号RESET被设成高电平。这样方式信号MODE，信号SMB和时钟信号T分别具有与信号XMODE，信号XSMB和信号XT的反转信号的值相同的值。

当已复位扫描路径时，信号RESET被设成低电平。这样方式信号MODE，信号SMB和时钟信号T分别被设成高，低和低电平。扫描触发器电路SF1，SF2，...中的每一个的传输门S3(或PMOS和NMOS晶体管P3，N3)被开启，而扫描测试信号SI在由非门INV3反转后被当作信号QFL输出。因而，扫描触发器电路按排好的顺序依次被复位成低，高，低，高，...电平(或高，低，高，低，...电平)。

根据本实施例，由一个小规模电路复位构成一个扫描路径的扫描触发器电路。

图35是说明本实施例的一个改进的电路图。对于图34中所示的扫描路径，非门被插在扫描触发器电路SF1，SF2，...之间。这样就可以用相同的值复位所有的扫描触发器电路。

(b-20)实施例20

图36是说明实施例20的结构的电路图。由于信号SMB单独被用于控制根据实施例18在图30中说明的实施例中的选择器，则方式信号MODE也被用于此目的，而在本实施例中非门INV7被用作非门INV71。

在一个移位操作中，方式信号MODE被设成低电平。这样，通过传输门S10，扫描测试信号SI被发送给一个触发器电路，该电路是通过串联由传输门S3和非门INV3，INV4构成的一个动态半锁存器和由传输门S4和非门INV8构成的一个动态半锁存器来构成。总之，在一个移位操作中图36所示的存储电路被用作一个由作为动态半锁存器的主锁存器和从锁存器构成的触发器电路。

在一个普通操作中，方式信号MODE被设成高电平。通过传输门S11普通输入信号DI被提供给传输门S3。当从非门INV3输出的一个信号QL被用作该电路的一个输出时，该电路应被用作一个由传输门S3和非门INV3构成的静态半锁存器。

而传输门S5导通并且非门INV8的输入端与非门INV3的输入端相连，这样该电路仍被用作一个静态半锁存器，当由非门INV8输出的信号QFL被用作该电路的输出时也是这样。

换言之，根据方式信号MODE并通过把信号QFL用作其输出，该电路具有作为一个静态半锁存器和一个动态触发器电路分别进行普通和移位操作的两个功能。

在一个普通操作中通过串联图36中所示的电路构成的一个扫描路径可被用于需要一个半锁存器的一个扫描路径。而非门INV8的输出端可被用作移位操作中的扫描路径的一个结点和普通操作的输出端。

根据本实施例，可以进行类似于实施例18的改进。图37到39是对应于图31到33中所示的改进，说明本实施例的改进的结构的电路图。

(b-21)实施例21

图40是说明实施例21的结构的电路图。与图27A中所示的电路相比，传输门S3和S4分别被传输门S1和S2所替代。而且，传输门S1被包括传输门S10和S11的选择器有选择地提供了输入信号D0和D1中的任意一个。另外，一个通过串联传输门S9和一个非门INV9构成的动态半锁存器与非门INV3的输出端相连。传输门S9由PMOS和NMOS晶体管P9，N9构成，并且这个半锁存器被用作一个从锁存器。

根据一个时钟信号T传输门S1和S2开启/关闭与传输门S3和S4相反。因而，尽管根据时钟信号T起着互补作用，由传输门S1，S2和S5构成的一个半锁存器和非门INV3，INV4，INV5和INV7基本是进行与图27A中说明的相同的操作。传输门S1根据时钟信号T开启/关闭与传输门S9相反，这样，该半锁存器被用作主锁存器。

图40所示的电路被用作主-从扫描触发器。图40B到40D指示使用图40A中所示的电路的方法。

图40B和40C说明这样的状态，即扫描测试信号SI和普通输入信号DI分别被提供作输入信号D0和D1。在一个普通操作中，方式信号MODE被设成高电平。普通输入信号DI被提供给传输门S1，而传输门S5导通以便根据一个触发器电路的一个输出来获得输出信号QF，该触发器电路由一个静态主锁存器和一个动态从锁存器的串联构成，其中静态主锁存器由传输门S1，S2和S5构成，而动态从锁存器由一个传输门S9和一个非门INV9构成。另外，输出信号QFL成为一个由传输门S1，S5和一个非门INV8构成的动态半锁存器的输出。

在一个移位操作中，方式信号MODE被转成低电平，扫描测试信号SI被提供给传输门S1而传输门S5进入一个非导通状态，这样，可以根据一个触发器电路的一个输出来获得输出信号QF，该触发器电路由一个动态主锁存器和一个动态从锁存器的串联构成，其中动态主锁存器由传输门S1和非门INV3构成，而动态从锁存器由传输门S9和非门INV9构成。另外，可以根据一个触发器电路的一个输出来获得由非门INV8输出的输出信号QFL，该触发器电路由一个动态主锁存器和一个动态从锁存器的串联构成，其中动态主锁存器由传输门S1和非门INV3，INV4构成，而动态从锁存器由传输门S2和非门INV8构成。

由于上述操作，可以移出如图40B所示的输出信号QFL和图40C中所示的输出信号QF。在不经反转即发送上述移位信号时后一种情况尤其有效。

图40D说明了这样一种状态，即普通输入信号DI和扫描测试信号SI分别被提供作输入信号D0和D1。在一个普通操作中，方式信号被设成低电平而普通输入信号DI被提供给传输门S1。此时，根据一个触发器电路的一个输出来获得输出信号QF，该触发器电路由两个动态半锁存器的串联构成。并且也根据一个触发器电路的一个输出来获得输出信号QFL，该触发器电路由两个动态半锁存器的串联构成。

在一个移位操作中，方式信号MODE被转成高电平而扫描测试信号SI被提供给传输门S1。传输门S5导通，这样可以根据一个触发器电路的一个输出来获得由输出信号QF，该触发器电路由一个静态主锁存器和一个动态从锁存器的串联构成。输出信号QFL成为由传输门S1，S5和非门INV8构成的一个动态半锁存器的输出。

这样，在移位操作中输出信号QFL成为一个半锁存器的输出，而成为一个触发器电路的输出的输出信号QF最好被用作一个移出信号SO。

(b-22)实施例22

图41A和41B是说明实施例22的结构的电路图。在连接非门INV8的一个输入端的部分中图41A所示的电路不同于图40A中所示的电路。

在本实施例中，非门INV8的输入端通过一个传输门S8与非门INV4的一个输出端相连。传输门S8由PMOS和NMOS晶体管P8，N8构成，因而没有必要分别连接构成非门INV4的PMOS和NMOS晶体管P2，N2与NMOS和PMOS晶体管N8，P8。类似地，没有必要分别连接PMOS和NMOS晶体管P2，N2与NMOS和PMOS晶体管N5，P5。

不同于图40所示的电路，使用图41A所示的电路以便普通输入信号DI和扫描测试信号SI被提供给构成一个选择器的传输门S10和S11。

在这样的结构中，传输门S8和非门INV8构成一个动态从锁存器。传输门S8根据时钟信号T进行的操作与传输门S9的操作相同，这样在一个匹配时序中输出信号QF和QFL具有互逆值。总之，当两个值高速转换时也保持这些信号具有互逆值的关系。

图41B所示的电路指示在把图41A所示的电路用作扫描触发器SF1和SF2中的每一个的情况下的连接。当一个同步RAM的地址输入被解码时，最好提供以彼此同步的方式高速传递的互逆值给一个编码器(或预解码器)。

输出信号QF和QFL均被用作在一个移位操作中发送的信号。

非门INV8和9可以被另外的诸如NAND或OR门的驱动电路所替代。当在后续段中提供驱动电路时非门INV8和INV9可被替代。

图42A和42B是说明本实施例的改进的电路图。图42A所示的电路具有一个通过省略图41A中所示的电路中的传输门S5获得的结构。这样可以根据一个主-从触发器电路的输出来获得输出信号QF，该电路的主锁存器和从锁存器分别以静态型和动态型进行操作，而根据一个串联以动态型进行操作的主锁存器和从锁存器的触发器电路的输出可以获得输出信号QFL。类似于图41A所示的电路，输出信号QF和QFL具有互逆值并与传递时序匹配。

尽管没有减降功耗的效果，但与图41A所示的电路相比，图42A所示的电路可以获得具有较少的单元数的输出信号QF和QFL。

图42B所示的电路具有一个通过进一步省略图42A中所示的电路中的传输门S2获得的结构。根据一个串联以动态型进行操作的主锁存器和从锁存器的触发器电路的输出可以获得输出信号QF和QFL。

类似于图41A中所示的电路，在图42A和42B中，非门INV8和INV9可以被其它的驱动电路替代或被省略。

(b-23)实施例23

图43A和43B是说明实施例23的结构的电路图。图43A所示的电路具有一个通过向图9所示的电路增加提供有方式信号MODE和时钟信号T的一个逻辑电路LC1而获得的结构。逻辑电路LC1包括两个双输入NAND门NANDMB和NANDTB。NAND门NANDMB和NANDTB的第一输入端分别提供有一个保持信号HOLDB。NAND门NANDMB的第二输入端提供有构成方式信号MODE基础的一个方式源信号MODEB。另外NAND门NANDTB的第二输入端提供有构成时钟信号T的基础的时钟源信号TB。

当保持信号HOLDB被设成低电平时，时钟信号T和方式信号MODE均被固定在高电平上，从锁存器以静态型进行操作，而选择器SEL1选择扫描测试信号SI并把它提供给传输门S1，由于传输门S3处于关闭状态，则该信号不被发送给从锁存器。

图43A所示的电路是具有一个动态主锁存器和一个在动态型和静态型之间切换操作的从锁存器的触发器电路，通过控制保持信号HOLDB，该电路可以保持存储内容并避免由时钟信号T传递造成的功率损耗。如图43B所示的电路那样，通过直接使用方式源信号MODEB可以选择普通输入信号DI和扫描测试信号SI。在这种情况下，有必要提供选择器SEL2来替代选择器SEL1。选择器SEL2具有与图12所示的选择器SEL2类似的功能，这样在控制信号处于高电平和低电平时可以有选择地输出普通输入信号DI和扫描测试信号SI。

(b-24)实施例24

图44A和44B是说明实施例24的结构的电路图。图44A所示的电路具有一个通过向图21A所示的电路增加一个逻辑电路LC1而获得的结构。但图21A中传输门S10和S11所示的选择在本图中被画成选择器SEL1。

类似于实施例23，本实施例也可以保持存储内容并避免由时钟信号T的传递造成的功率损耗。

图44A所示的电路是具有一个在动态型和静态型之间切换操作的主锁存器和一个动态从锁存器的触发器电路，通过控制时钟信号T可以保持存储内容并避免由时钟信号T的传递造成的功率损耗。

也可以对图44A进行一个类似于图43B和图43A的关系的改进，图44B说明了这种改进。

(b-25)实施例25

图45A和45B是说明实施例25的结构的电路图。图45A所示的电路具有一个通过向图9所示的电路增加一个旁路电路BYPC而获得的结构。在不通过主锁存器并不依赖时钟信号T但依赖旁路信号BYPB的情况下，旁路电路BYPC向从锁存器的非门INV3的输入端提供普通输入信号DI。

旁路电路BYPC包括非门INVD1，INVBYP和一个传输门SBYP。传输门SBYP由NMOS和PMOS晶体管NBYP，PBYP的并联构成。NMOS和PMOS晶体管NBYP，PBYP的门电极分别提供有一个旁路信号BYPB和一个信号BYP，而信号BYP在逻辑上被反转成旁路信号BYPB。信号BYP由非门INVBYP输出。

当旁路信号BYPB被设成低电平时，普通输入信号DI被非门INVD1反转并通过传输门SBYP被发送给非门INV3的输入端。可以从传输门SBYP得到输出信号Q的反转信号 Q。

一个提供有这样的旁路功能的扫描触发器电路可被用作传输针对RAM或ROM的地址信号或数据输入，输出信号的传输电路。

在一个普通操作中，旁路信号BYPB被设成低电平。此时，也可以把方式信号MODE设成低电平。当一个地址信号，一个数据输入信号或数据输出信号被用作普通输入信号DI时，可以异步地向RAM或ROM发送上述信号。在一个移位操作中，旁路信号BYPB和方式信号MODE均被设成高电平。这样，在插入没有旁路扫描测试信号SI的状态下可以对一个逻辑或存储器进行扫描测试。

图45B说明了在构成一个向后续段发送输出信号Q的扫描路径的情况下连接图45A所示的触发器电路的情况。

在本实施例中，最好单独确定被提供给从锁存器的非门INV3的输入端的信号的逻辑。这是由于当在非门INV3的输入端上被通过传输门S3和SBYP发送信号具有不同的值时(即在这些信号之间出现“冲突”时)消耗了不必要的功率。

为了避免这种情况，在旁路电路BYPC上考虑两种方法。在第一种方法中普通输入信号DI被非门INVD1反转并被提供给非门INV3的输入端，而在第二种方法中时钟信号T被停止从而使得传输门S3进入进行旁路(普通操作)的非导通状态。

第一种方法由非门INVD1实现。当在切换普通和移位操作的过程中由传输门SBYP和S3发送的信号具有彼此不同的值时，在非门INV3的输入端进行了不必要的逻辑值传递。为了避免这种情况，提供一个功能与主锁存器的非门INV1类似的非门INVD1。如果选择器SEL1具有选择输入一个信号并输出该信号的反转信号的功能，那么非门INVD1是不必要的。当在非门INV3的输入端上的逻辑值传递没有出现问题时，非门INVD1也是不必要的。在图45A中由连接非门INVD1两端的虚线指示出可以省略非门INVD1的情况。

通过旁路电路发送的信号与时钟信号T异步，而通过主锁存器和从闩锁发送的信号则与时钟信号T同步。因而，对于被提供给进行旁路的非门INV3的输入端的信号的冲突，最好是不仅提供非门INVD1，而且还要有第二种方法。

为了实现第二种方法，旁路电路BYPC还包括一个双输入NAND门NANDTB。NAND门NANDTB提供有一个时钟源信号TB和旁路信号BYPB。当旁路信号BYPB处于低电平时，NAND门NANDTB则处于高电平并且不依赖于时钟源信号TB的值。当旁路信号BYPB处于高电平时，则输出一个与时钟源信号TB的值相反的信号。因而，通过把NAND门NANDTB的输出用作时钟信号T可以使传输门S3进入进行旁路的非导通状态，这样就可以根据传输门SBYP发送的信号唯一确定非门INV3的输入端上的逻辑。当不进行旁路时(在移位操作中时)，传输门SBYP不导通，而根据传输门S3发送的信号可以唯一确定非门INV3的输入端上的逻辑。这样就可以避免在非门INV3的输入端上的信号冲突和由此产生的功率损耗。

图46A到46E是说明本实施例的第一改进的电路图。图46A说明了通过用一个三态非门ZINV1替代图45A所示的结构中的非门INV1所获得的一个结构。

在图45A所示的电路中，在旁路状态下传输门S1导通而传输门S3不导通。还是在这个状态下，当进行旁中需要一个长周期时存在一种可能，即普通输入信号DI的波动在非门INV1上产生通过电流，而其中的功率损耗是不可预计的。

为了抑制这种功率损耗，当旁路信号BYPB处于低电平时三态非门ZINV1被用来提供高阻态。三态非门ZINV1提供有旁路信号BYPB和信号BYP。非门INVBYP可被用来获得被提供给三态非门ZINV1的信号BYP。

图46B和46C是说明三态非门ZINV1的结构的电路图。三态非门ZINV1可以由彼此串联的两个PMOS晶体管和两个NMOS晶体管构成。

在这些晶体管中，选择单个的PMOS和NMOS晶体管以便所选的晶体管对的栅极与传输门S1的一个输出端相连。其余的PMOS和NMOS晶体管的栅极分别提供有信号BYP和旁路信号BYPB。在PMOS和NMOS晶体管彼此直连的一个点上连接传输门S3的输入端。

图46D和46E是说明三态非门ZINV1的另一种结构的电路图。可以分别省略接收信号BYP和旁路信号BYPB的一个PMOS和NMOS晶体管。

图47A和47B是说明本实施例的第二改进的电路图。图47A说明了通过用一个双输入NAND门NAND1替代图45A所示的结构中的非门INV1而获得的一个结构。NAND门NAND1具有一个提供有旁路信号BYPB的第一输入端，一个与传输门S1的输出端相连的第二输入端和一个与传输门S3的输入端相连的输出端。图47B是说明双输入NAND门NAND1的结构的电路图。

在这样的结构中，当旁路信号BYPB处于高电平时(当不进行旁路操作时)NAND门NAND1与非门INV1功能相同。在旁路操作中，旁路信号BYPB被设成低电平，而NAND门NAND1不考虑通过传输门S1发送的信号如何输出一个高电平。这样可以避免因普通输入信号DI的波动造成的通过电流。因而。一个AND门可被用来替代NAND门NAND1。

图48A和48B是说明本实施例的第三改进的电路图。图48A说明了独立于普通输入信号DI通过传输门SBYP向非门INV3的输入端发送异步信号DI2的情况。图48B说明了通过串联具有图48A所示的结构的触发器电路而获得的扫描路径。

(b-26)实施例26

图49A和49B是说明实施例26的结构的电路图。图44A所示的电路具有一个通过向图21A所示的电路增加一个旁路电路BYPC而获得的结构。由图21A中的传输门S10和S11所示的选择器在本图中被画成选择器SEL1。

在实施例25中主锁存器以动态型进行操作而方式信号MODE控制从锁存器在动态型和静态型之间切换，但在实施例26中主锁存器被方式号控制在动态型和静态型之间切换而从锁存器以动态型进行操作。

在实施例26中，旁路电路BYPC以类似于实施例25中的旁路电路的方式进行操作。总之，不是依赖于时钟信号T而是依赖于旁路信号BYPB，普通输入信号DI在不通过主锁存器的情况下被提供给从锁存器的非门INV3的输入端。在旁路过程中时钟信号T被固定在高电平以便使从锁存器的传输门S3处于非导通状态。这样在本实施例中可以获得与实施例25类似的效果。

如图49B所示，通过彼此串联多个图49A所示的电路可以构成一个扫描路径。

在本实施例中，实施例25所示的第一到第三改进是可能的。图50是说明本实施例的第一改进的电路图，其中非门INV1被一个三态非门ZINV1替代。图51是说明本实施例的第二改进的电路图，其中非门INV1被一个NAND门NAND1替代(非门INV1也可以被一个AND门替代)。图52是说明本实施例的第三改进的电路图。该图说明了独立于普通输入信号DI不通过传输门SBYP向非门INV3的输入端发送异步信号DI2的一个方式。

这些改进的效果与实施例25的第一到第三改进的效果类似。

C.双相时钟触发器电路

前面针对一个单相边沿触发型触发器电路描述了实施例1到26，在一个双相时钟触发器电路中也可以实现使至少一个主锁存器和从锁存器在动态型和静态型之间切换以驱动基于本发明的触发器电路的基本思想。

(c-1)实施例27

图53A和53B是说明基于实施例27的触发器电路的结构的电路图。图53A所示的电路具有一个结构，在该结构中一个时钟信号T被分成针对图9所示的结构的第一时钟信号T1和第二时钟信号T2。第一和第二时钟信号T1，T2分别控制主锁存器和从锁存器的操作，图78B给出了它们的波形。

为了彼此独立地反转第一和第二时钟信号T1，T2，图9所示的非门INV5被分成图53A所示的INV51和INV52。

换言之，非门INV51反转第一时钟信号T1并把该信号提供给构成传输门S1的PMOS晶体管P1的一个栅极，而非门INV52反转第二时钟信号T2并把该信号提供给构成传输门S3和S4的PMOS和NMOS晶体管P3，N4的栅极。

通过在传输门S4和非门INV3的一个输入端之间提供一个传输门S5并由方式信号MODE控制其开启/关闭，在类似于图9所示的结构的双相时钟触发器电路中也可以在动态型和静态型之间切换从锁存器以驱动该触发器电路。

通过用方式信号MODE控制选择器SEL1的操作也可以在动态型和静态型上驱动从锁存器，从而在一个移位操作中发送一个扫描测试信号SI并发送一个普通输入信号DI。主锁存器的输出Q1可被发送给后续段。

图53B是说明通过串联图53A所示的电路来构成一个扫描路径的情况的电路图。

(c-2)实施例28

图54是说明基于实施例28的触发器电路的结构的电路图。图54所示的电路具有一个结构，在该结构中一个时钟信号T被分成针对图13示的结构的第一时钟信号T1和第二时钟信号T2。为了彼此独立地反转第一和第二时钟信号T1，T2，图13所示的非门INV5被分成图54所示的INV51和INV52。与实施例27相反，可以在动态型和静态型之间切换主锁存器以驱动触发器电路。

(c-3)实施例29

图55A到55C是说明基于实施例29的触发器电路的结构的电路图。图55A所示的电路具有一个通过在图53A所示的电路中增加一个提供替代第二时钟信号T2的信号Ty的NOR门NORTy来获得的结构。NOR门NORTy提供有一个时钟源信号Tx和一个第一时钟信号T1。

在一个普通操作中，时钟源信号Tx被设成低电平使得NOR门NORTy被用作一个非门。类似于图9所示的电路，信号Ty具有加强第一时钟信号T1相反的值，使得传输门S3根据传输门S1的导通/不导通而不导通/导通，并且该电路根据第一时钟信号T1按照单相触发型触发器电路的方式进行操作。在一个普通操作中，方式信号MODE被设成低电平以便向一个主锁存器提供一个普通输入信号DI，这样一个从锁存器也可以按动态型进行操作。

在扫描测试的移位操作中，设置时钟源信号Tx以获得双相时钟和第一时钟信号T1之间的关系。在这种情况下，时钟源信号Tx和第一时钟信号T1分别被设置用作一个低电平使能信号(具有低电平时时钟源信号Tx被激活)和一个高电平使能信号(具有高电平时第一时钟信号T1被激活)。

图56是说明时钟源信号Tx和第一时钟信号T1之间的关系的时序图。时钟源信号Tx和第一时钟信号T1不同时被激活，即不存在一个时钟源信号Tx处于低电平而第一时钟信号T1处于高电平的状态，这样信号Ty就具有一个与时钟源信号Tx相反的信号。总之，信号Ty被用作一个作为高电平使能信号的第二时钟信号T2。

由于方式信号MODE在普通操作中与时钟源信号Tx类似也被设成低电平，所以时钟源信号Tx可以被用作方式信号MODE。在一个移位操作中，当时钟源信号Tx变成低电平而传输门S1未导通时，第一时钟信号T1有必要处于低电平，这样即使是在选择器输出普通输入信号DI时主锁存器的存储内容也不会受到影响。当传输门S5不导通时，从锁存器仅被用作动态型，而双相时钟触发器电路的实现未受限制。

这样，没有必要单独提供一个提供方式信号MODE的线路，并且可以减少必要的区域。

图55B是从功能上说明图55A的电路的电路图。在由方式信号MODE选择动态型或静态型时主锁存器ML的操作与第一时钟信号T1同步，而从锁存器SL的操作与信号Ty同步。

图55C是说明通过串联图55A所示的电路而构成的扫描路径的电路图。在移位操作中，即使造成了使得向各个触发器电路提供第一时钟信号T1和时钟源信号Tx的时序彼此不同的漏极，也可以通过进行双相时钟操作来禁止漏极对扫描路径的操作产生不良影响。

(c-4)实施例30

图57A到57C是说明基于实施例30的触发器电路的结构的电路图。实施例30与28之间的关系和实施例29与27之间的关系相同。

即，图57A所示的电路具有一个通过在图54所示的电路中增加一个提供替代时钟信号T2的信号Ty的NOR门NORTy来获得的结构。NOR门NORTy提供有一个时钟源信号Tx和一个第一时钟信号T1。时钟源信号Tx和第一时钟信号T1的值与实施例29中的类似。

图57B是从功能上说明图57A的电路的电路图。在由方式信号MODE选择动态型或静态型时主锁存器ML的操作与第一时钟信号T1同步，而从锁存器SL的操作与信号Ty同步。

(c-5)实施例31

图58A到58C是说明基于实施例31的触发器电路的结构的电路图。图58A说明了一个通过反转图58B所示的主锁存器ML和从锁存器SL的使能电平得到的结构。在这种情况下，NAND门NANDTy提供有一个第二时钟信号T2和一个时钟源信号Tx并输出一个信号Ty。当第二时钟信号T2处于低电平时该信号被激活(低电平使能)。

在一个普通操作中，时钟源信号Tx被设成高电平，使得NAND门NANDTy被用作一个非门，这样信号Ty具有一个与第二时钟信号T2相反的值。均在出现低使能信号时进行操作的主锁存器ML和从锁存器SL进行彼此互逆的操作。即，类似于图9所示的电路，电路根据第二时钟信号T2按照单相边沿触发型触发器电路的方式进行操作。

在一个普通操作中，一个方式信号MODE被设成高电平以便为主闩锁ML提供普通输入信号DI，而从锁存器按照静态型进行操作。

在扫描测试的移位操作中，设置时钟源信号Tx以获得双相时钟和第二时钟信号T2之间的关系。在这种情况下，时钟源信号Tx和第二时钟信号T2分别被设置用作一个高电平使能信号和一个低电平使能信号。

图59是说明时钟源信号Tx和第二时钟信号T2之间的关系的时序图。时钟源信号Tx和第二时钟信号T2不同时被激活，即不存在一个时钟源信号Tx处于高电平而第二时钟信号T2处于低电平的状态，这样信号Ty就具有一个与时钟源信号Tx相反的信号。即，信号Ty被用作一个作为低电平使能信号的第二时钟信号T2。在本实施例中也能得到与实施例29类似的效果。

图58B是说明通过串联图58A所示的触发器电路来构成的扫描路径的电路图。

图58C是说明图58A所示的触发器电路的内部结构的电路图。图58C所示的主锁存器的使能电平与图55A所示的主锁存器的使能电平相反，方向与非门INV51和INV52相反的非门INV61和INV62被提供来替代其中的非门，以便根据从外部接收的时钟信号反转传输门S1的开启/关闭。被用作时钟信号的信号Ty和时钟信号T2分别被提供给非门INV61和INV62的输入端。

(c-6)实施例32

图60A和60B是说明基于实施例32的触发器电路的结构的电路图。实施例32和30之间的关系与实施例31和29之间的关系相同。

换言之，图60A所示的电路具有一个通过反转图57B所示的主锁存器ML和从锁存器SL的使能电平来获得的结构。NOR门NORTy被NAND门NANDTy替代。

在图60A所示的电路中，主锁存器ML接收从NAND门NANDTy输出的信号Ty和一个方式信号MODE。主锁存器ML根据方式信号MODE在动态型和静态型之间切换操作。从锁存器SL接收一个时钟信号T2以进行操作。

NAND门NANDTy提供有一个第二时钟信号T2和一个时钟源信号Tx并输出信号Ty。第二时钟信号T2和时钟源信号Tx所具有的值与实施例31的类似。在一个普通操作中，电路根据第二时钟信号T2按照单相边沿触发型触发器电路的方式进行操作。在扫描测试的移位操作中，信号Ty被用作一个作为高电平使能信号的第一时钟信号T1。这样，在本实施例中可以获得与实施例29类似的效果。

图60B是说明图60A所示的触发器电路的内部结构的电路图。图60B所示的主锁存器的使能电平与图57A所示的主锁存器的使能电平相反，方向与非门INV51和INV52相反的非门INV61和INV62被提供来替代其中的非门，以便根据从外部接收的时钟信号反转传输门S1的开启/关闭。被用作时钟信号的信号Ty和时钟信号T2分别被提供给非门INV61和INV62的输入端。

(c-7)实施例33

图61是说明基于实施例33的触发器电路的结构的电路图。选择器SELM根据方式信号MODE处于低电平或高电平有选择地输出第一普通输入信号DI1或扫描测试信号SI。主锁存器ML接收选择器SELM的输出并输出第一输出信号Q1及其反转信号Q1B。选择器SELS根据方式信号MODE处于低电平或高电平有选择地输出第二普通输入信号DI2或第一输出信号Q1。从锁存器接收选择器SELS的输出并输出输出第二输出信号Q2及其反转信号Q2B。第二输出信号Q2被用作扫描输出信号SO。主锁存器ML和从锁存器SL根据实施例27所示的第一和第二时钟信号T1，T2进行操作。

图62是说明通过串联图61所示的触发器电路来构成的扫描路径SP的电路图。这个扫描路径SP从第一逻辑电路LOGIC1接收第一普通输出信号DI1并向第二逻辑电路LOGIC2输出第一输出信号Q1及其反转信号Q1B。扫描路径还从第二逻辑电路LOGIC2接收第二普通输出信号DI2并向第一逻辑电路LOGIC1输出第二输出信号Q2及其反转信号Q2B。

第一逻辑电路LOGIC1和第二逻辑电路LOGIC2被独立测试。在各触发器电路进行下述操作。

为了测试第一逻辑电路LOGIC1，方式信号MODE被设成高电平，扫描测试信号SI通过选择器SELM被提供给从锁存器SL，主锁存器ML和选择器SELS，而第二输出信号Q2及其反转信号Q2B被加以设置以进行移位操作。然后方式信号MODE被设低电平，根据第一普通输入信号DI1接收对应于第二输出信号Q2及其反转信号Q2B的第一逻辑电路LOGIC1的输出并修改第一输出信号Q1的值。而且，方式信号MODE被设成高电平以进行一个移位操作，第一输出信号Q1被选择器SELS选定，而根据第一逻辑电路LOGIC1的测试结果对第二输出信号Q2加以修改。

为了测试第二逻辑电路LOGIC2，方式信号MODE被设成高电平以进行一个移位操作，扫描测试信号SI通过选择器SELM被提供给主锁存器ML，而第一输出信号Q1及其反转信号Q1B被加以设置。然后方式信号MODE被设低电平，根据第二普通输入信号DI2接收对应于第一输出信号Q1及其反转信号Q1B的第二逻辑电路LOGIC2的输出并修改第二输出信号Q2的值。而且，方式信号MODE被设成高电平以进行一个移位操作，而根据第二逻辑电路LOGIC2的测试结果通过其选择器SELM把扫描输出信号SO发送给后续触发器电路段的主锁存器。

当构成单个扫描路径SP时，可以通过使用图61所示的触发器电路来测试两个逻辑电路。在一个普通操作中，通过把方式信号MODE设成低电平利用作为半锁存器的主锁存器ML和从锁存器SL可以实现从第一逻辑电路LOGIC1向第二逻辑电路LOGIC2的信号传输。

(c-8)实施例34

图63是说明基于实施例34的触发器电路的结构的电路图。通过向图61所示的结构中的主锁存器ML和从锁存器SL提供方式信号MODE可以获得图63所示的结构。主锁存器ML和从锁存器SL根据方式信号MODE在动态型和静态型之间切换操作。

图64是说明图63所示的主锁存器ML和从锁存器SL的结构的电路图。

图64所示的选择器SELM和主锁存器与图13所示的选择器SEL1和主锁存器结构相同。总之，图64的选择器SELM，PMOS晶体管P1M，P2M和P5M，NMOS晶体管N1M，N2M和N5M以及非门INV1M，INV2M和INV5M对应于图13的选择器SEL1，PMOS晶体管P1，P2和P5，NMOS晶体管N1，N2和N5以及非门INV1，INV2和INV5。

图64所示的选择器SELS和从锁存器与图13所示的选择器SEL1和从锁存器结构相同。总之，图64的选择器SELS，PMOS晶体管P1S，P2S和P5S，NMOS晶体管N1S，N2S和N5S以及非门INV1S，INV2S和INV5S对应于图13的选择器SEL1，PMOS晶体管P1，P2和P5，NMOS晶体管N1，N2和N5以及非门INV1，INV2和INV5。

选择器SELM和SELS的操作由方式信号MODE控制，而主闩锁和从锁存器的操作在动态型和静态型之间切换。更具体地讲，主锁存器和从锁存器在普通操作中均按动态型进行操作，而在移位操作中或在处于停止时钟的休眠(sleep)方式时则按静态型进行操作。

反转信号Q1B和Q2B分别可以从非门INV2M和INV2S的输出端得到。

(c-9)实施例35

图65是说明基于实施例35的触发器电路的结构的电路图。通过向图61所示的结构中的主锁存器ML提供方式信号MODE可以获得图65所示的结构。主锁存器ML根据方式信号MODE在动态型和静态型之间切换操作。

图66是说明图65所示的主锁存器ML和从锁存器SL的结构的电路图。该电路具有一个通过用一个动态从锁存器替代图64所示的结构中的主锁存器而获得的结构。

图66所示的选择器SELS和从锁存器与图9所示的选择器SEL1和主锁存器结构相同。即，图66的选择器SELS，PMOS晶体管P1S，NMOS晶体管N1S，以及非门INV1S和INV5S对应于图9的选择器SEL1，PMOS晶体管P1，NMOS晶体管N1以及非门INV1和INV5。

选择器SELM和SELS的操作由方式信号MODE控制，而主闩锁和从锁存器的操作在动态型和静态型之间切换。更具体地讲，主锁存器和从锁存器在普通操作中均按动态型进行操作，而主锁存器在移位操作中或在处于停止时钟的休眠方式时则按静态型进行操作。

反转信号Q1B和Q2B分别可以从非门INV2M的一个输出端和非门INV1S的一个输入端得到。

(c-10)实施例36

图67是说明基于实施例36的结构的电路图。图67所示的电路具有一个可以通过向图20A所示的电路增加一个提供方式信号MODE和时钟信号T的逻辑电路LC2来获得的结构。这里可以省略构成一个选择器的传输门S10和S11。

在逻辑电路LC2中输入一个保持信号HOLD和一个时钟源信号TB。逻辑电路LC2由一个反向边沿触发型触发器电路FF1，一个正向边沿触发型触发器电路FF2，一个非门INVH1，一个双输入NAND门NANDTB和一个双输入AND门ANDM构成。

触发器电路FF1在时钟源信号TB的下降沿构成保持信号HOLD。在时钟源信号TB的上升沿构成触发器电路FF1的输出H1。触发器电路FF1和触发器电路FF2的输出H1和H2被提供给AND门ANDM，以便根据其中的逻辑结果构成方式信号MODE。

非门INVH1反转输出H1并输出反转信号H1B，该信号和时钟源信号TB被提供给NAND门NANDTB以便能够根据其中的逻辑结果的反转信号构成一个时钟信号。

图68是说明图67所示的信号的波形的时序图。在时钟周期#0的时钟源信号TB的下降沿构成保持信号HOLD，输出H1电平提高，而其反转信号H1B电平下降。在构成时钟周期#0和时钟周期#1之间的边界的时钟源信号TB的上升沿处输出H2的电平提高。这样方式信号MODE的电平也提高。

另外，信号H1B保持高电平直到输出H1电平提高，这样NAND门NANDTB被用作一个非门并根据时钟源信号TB的一个反转信号来获得时钟信号T。然后信号H1B变为低电平，这样时钟信号T被保持在高电平上。

在时钟周期#2中，在时钟周期#2的时钟源信号TB下降之前向输出H1发送保持信号HOLD从高电平到低电平的转换。然后信号H1B变为高电平。此时输出H2处于高电平，这样AND门ANDM根据方式信号MODE从高电平到低电平的转换发送输出H1从高电平到低电平的转换。当处于时钟周期#2和时钟周期#3之间的边界上的时钟源信号TB电平提高时时钟信号的电平下降。

如上所述，当至少方式信号处于高电平时，时钟信号T有必要提高电平。因而当传输门S5关闭时传输门S4有必要关闭。

这样，通过把保持信号HOLD转换到高电平从锁存器被切换到静态型而时钟信号T被固定到一个高电平上，因而可以避免由信号冲突(竞争)导致的功耗增加。

逻辑电路LC2可以被多个触发器电路共享。

(c-11)实施例37

图69是说明基于实施例37的结构的电路图。图69所示的电路具有一个可以通过向图20A所示的电路增加一个提供方式信号MODE和时钟信号T的逻辑电路LC3来获得的结构。

在逻辑电路LC3中输入一个保持信号HOLD，一个时钟源信号TB，一个测试方式信号TMB和一个信号SM。逻辑电路LC3具有一个可以通过向图67所示的电路增加一个选择器SELC并用一个NAND门NANDH1替代非门INVH1来获得的结构。

类似于非门INVH1，NAND门NANDH1的一个输入端输入一个输出H1，而其它输入端则输入测试方式信号TMB。选择器SELC根据变成高电平或低电平的测试方式信号TMB把一个AND门ANDM的一个输出或一个信号SM当作方式信号MODE来输出。

在一个普通操作中，测试方式信号被设成高电平。选择器SELC当NAND门NANDH1被用作一个非门时选择AND门ANDM的输出作为方式信号MODE，而电路进行一个与图67所示的电路类似的操作。总之，信号SM不对普通操作产生影响。

当通过把方式信号MODE设置成高电平使得传输门S11导通并向从锁存器发送扫描测试信号SI时，一个时钟信号T在方式信号MODE处于高电平时有必要处于高电平，这样传输门S3被关闭并且不禁止处于静态型的从锁存器的存储内容。

在一个测试操作中，测试方式信号TMB被设成低电平。选择器SELC把信号SM当作方式信号MODE输出，而时钟信号T具有一个与时钟源信号TB相反的值。即，保持信号HOLD的值与测试操作无关。

图70是说明在移位操作中图69所示的信号的波形的时序图。如图70所示，信号SM被用作方式信号MODE，该信号可被用来在扫描触发器电路中控制在一个普通输入信号DI和一个扫描测试信号SI之间的切换，这种切换通常在扫描测试中进行。

D.针对RAM的应用

本发明可被用来实现一个RAM，该RAM进行与时钟信号同步和异步的写读操作。

图71是说明进行同步和异步读写操作的RAM的结构的模块图。一个RAM核心501包括一个接收写读地址的地址输入端A，一个接收写数据的数据输入端DI，一个输出读数据的数据端DO和一个接收写使能信号的写使能端WE。

选择器503具有直接和通过触发器403接收地址XA的“0”和“1”输入端，而其输出被提供给RAM核心501的地址输入端A。根据从触发器401输出的选择信号S的值(“0”或“1”)来确定那一个被提供给“0”和“1”输入端的信号被输出。触发器401被提供了一个写使能初始信号XWE。当被在一个写脉冲产生控制电路502中输入时，通过触发器401的写使能初始信号XWE被用作一个控制信号S。写脉冲产生控制电路502根据时钟信号CLK和控制信号S向写使能端WE提供写使能信号。

另外，触发器402输入写数据XDI，而输出被提供给RAM核心501的数据输入端DI。触发器401到403被同样的时钟信号CLK控制以进行与时钟信号CLK同步的输出操作。

在这样的结构中，写使能初始信号XWE在进行写操作时变成“1”，以便从触发器401输出的控制信号S控制选择器503输出被提供给“1”输入端的信号。因而，一个写地址可以被提供成在触发器403中被输入的地址XA。由于触发器403的功能，写地址与时钟信号CLK同步到达地址输入端A。在这种情况下，写使能信号也变成“1”以便在RAM核心501上进行写操作。

在进行读操作的情况下，写使能初始信号XWE变成“0”，以便从触发器401输出的控制信号S控制选择器503输出被提供给“0”输入端的信号。因而，一个读地址可以被提供成地址XA。由于不通过触发器403，读地址与时钟信号CLK同步到达地址输入端A。在这种情况下，在RAM核心501上进行读操作而不是写操作。

如上所述，图71所示的结构的RAM可以异步和同步地分别进行读写操作。当在读操作后进行写操作时，由于每个写地址和读地址均被看作地址XA，有必要提供一个同步写操作和时钟信号的空周期。

图72是说明当在图71所示的RAM中进行从读操作到写操作的切换时的时钟信号CLK，写使能初始信号XWE，控制信号S，在写使能端WE的值，地址XA，在数据端读出的值，在地址输入端A的值，写数据XDI的值和在数据输入端DI的值的时序图。

首先，写使能初始信号XWE在时钟信号CLK的上升沿电平下降(对应于“0”)，这样在对应于时钟信号CLK的一个周期(读周期)的后续周期中进行读操作。换言之，当甚至是以与时钟信号CLK不同步的方式在这个读周期中把读地址RA提供成地址XA时，在从RAM核心501读取数据的一段延迟后获得读取的数据RD。

但存在这样的情况，即在接着读周期的周期中不能马上写入。这是由于需要一个周期以便在地址XA中的时钟信号CLK的上升沿处准备一个写地址WA，之所以这样是因为以和时钟信号CLK不同步的方式提供地址RA。

在图72所示的情况中，写使能初始信号XWE必须在时钟信号CLK的上升沿和读周期的终点(在空周期的起点)变成低电平。在这个空周期中地址XA必须从读地址RA变为写地址WA。

在写地址WA被提供成地址XA后，写使能初始信号XWE在时钟信号CLK的上升沿变为高电平(对应于“1”)，以便进行写操作(写周期)。

图71所示的RAM必须被提供一个空周期，因而其操作是冗余的。

(d-1)实施例38

图73是说明本发明的实施例38的结构的模块图。通过触发器401一个写使能初始信号XWE被提供给一个写脉冲产生控制电路502，以便写脉冲产生控制电路502根据写使能初始信号XWE和一个时钟信号CLK输出一个写使能信号。

通过触发器403一个读地址XRA被提供给选择器503的“0”输入端，而一个写地址XWA可以被提供给选择器503的一人上“1”输入端。换言之，在本实施中以独立于写地址XWA的方式提供读地址XRA。

时钟信号CLK控制触发器401到403的操作。选择器503根据控制信号S的值输出其“0”或“1”输入端的值，该值是从触发器401输出的，其取值可以是“0”或“1”。

RAM核心501具有一个接收选择器503的输出的地址输入端A，一个接收写使能信号的写使能端WE，一个接收写数据的数据输入端DI和一个输出读取的数据的数据端DO。

图74是说明当在图73所示的RAM中进行从读操作到写操作的切换时的时钟信号CLK，写使能初始信号XWE，控制信号S，在写使能端WE的值，写地址XA，读地址XRA，在数据端DO读出的值，在地址输入端A的值，写数据XDI的值和在数据输入端DI的值的时序图。

在本实施例中，与具有图71所示的结构的RAM类似，可以异步和同步地分别进行读写操作，而且可以同时彼此独立地设置写地址XWA和读地址XRA。即使读地址XRA在读周期中具有一个值RA，同时也可以在把以后在写周期使用的写地址XWA的值设置成WA。因而，类似于具有图71所示的结构的RAM，没有必要提供一个把地址从读地址重新设置为写地址的空周期。这样就不需要冗余操作周期并可以加快读/写操作。

(d-2)实施例39

图75是说明本发明的实施例39的结构的模块图。与根据实施例38在图73中说明的结构相比，触发器402和403分别被扫描触发器405和404替代并增加了一个OR电路601。在OR电路601中输入触发器401的一个输出和一个测试信号TM，以便这些信号的逻辑OR被用作控制信号S。

首先，扫描触发器404以扫描方式进行操作并存储一个扫描测试信号以便通过表示为扫描输入SIA和扫描输出SOA的扫描路径发送一个地址。类似地，扫描触发器405以扫描方式进行操作并存储一个扫描测试信号以便通过表示为扫描输入SID和扫描输出SOD的扫描路径发送数据。

此后，扫描触发器404和405以和时钟信号CLK同步的方式输出其存储的数据。此时，扫描测试信号TM被设成“1”并被激活，这样控制信号S成为“1”而存储在扫描触发器404中的地址扫描测试信号被提供给一个地址输入端A。存储在扫描触发器405中的数据扫描测试信号以和时钟信号CLK同步的方式被提供给数据输入端DI。这样，扫描测试信号可被提供给RAM核心501，以便能够测试RAM核心501。

当测试信号TM为“0”并在扫描触发器404和405进行普通操作的方式下未被激活时，控制信号S在写使能信号XWE被设成“1”时取值为“1”，这样可以进行一个与图73所示的电路类似的操作。

在本实施例中，把扫描测试信号用作被提供给地址输入端A的地址的思想不仅可被用于写地址，还可被  用于读地址。总之，在写操作和读操作中均可以测试RAM核心501。

考虑这样的功能特征，显然具有图71所示的结构的RAM可以采用这样的结构，即触发器402和403分别被扫描触发器404和405替代，增加OR电路601，在OR电路601中输入触发器401的输出和一个测试信号TM以便这些元素的逻辑OR被用作控制信号S。总之，当连接图75中虚线表示的部分并把读地址XRA和写地址XWA集中提供成地址XA时，可以有效地测试RAM501的读写操作。

(d-3)实施例40

图76是说明本发明的实施例40的结构的模块图。与根据实施例39在图75中说明的结构相比，触发器404和选择器503分别被扫描触发器700到702替代。与图73和75不同，在图76中按位说明地址。图76说明了这样的情况，即RAM核心501具有3位地址而写地址XWA，读地址XRA和地址输入端A被分别说明成XWA0到XWA2，XRA0到XRA2和A0到A2。

图48A或52所示的结构可被用于扫描触发器700到702。在扫描触发器702中，写地址XWA2，读地址XRA2，时钟信号CLK和控制信号S分别被输入成普通输入信号DI，异步发送信号DI2，时钟源信号TB和旁路信号BYPB。这也适用于其余的扫描触发器700和701。扫描触发器700到702定义了一个扫描路径。

在一个写操作中，控制信号S为“1”，低电平激活的旁路信号BYPB未被激活，而旁路电路BYPC不向非门INV3的一个输入端发送读地址XRAi(i＝0，1，2)。通过主锁存器和从锁存器写地址XWAi被发送给非门INV3的一个输出端。由于控制信号S为“ 1”，则以和时钟信号T同步的方式进行这种发送，尽管逻辑是反转的，但时钟信号T与时钟信号CLK同步，这样可以用和时钟信号CLK同步的方式进行写操作。

在一个读操作中，控制信号S为“0”，而旁路信号BYPB被激活，这样旁路电路BYPC向非门INV3的一个输入端发送读地址XRAi。NAND门NANDTB把时钟信号固定在高电平，因而无论时钟信号CLK的操作怎样都不通过从锁存器发送写地址。这样可以用和时钟信号CLK异步的方式进行读操作。

当方式信号MODE被变成高电平并且扫描测试数据被提供给主锁存器时，控制信号S在测试信号TM为“1”时也变成“1”，这样可以通过主锁存器和从锁存器以和时钟信号CLK异步的方式发送扫描测试数据。

如上所述，主锁存器和从锁存器中的一个在扫描测试数据被发送时以动态方式操作，而另一个以静态方式操作，并且在发送信号DI时以动态方式操作，这样在前面的情况下可以避免在触发器电路的源极电流测试中的误判并在后者的情况下可以加快触发器电路的操作。

E.实施例的改进

在实施例1到15中，构成触发器电路的一个半锁存器的操作被带入动态状态而另一个则处于动态或静态状态。处于静态状态的半锁存器的一个存储环路具有一个CMOS结构。

在不构成存储环路的传输门中，可以省略构成存储环路的PMOS和NMOS晶体管中的一个。在图21A所的电路中，可以省略传输门S1的PMOS晶体管P1。在这种情况下，也可以省略PMOS晶体管P10和P11。NMOS晶体管N1也可被省略。在这种情况下，NMOS晶体管N10和N11也可被省略。

但在传输门S3中，最好不要省略晶体管。这是由于只有传输门S3的第二端与非门INV3相连而在这个部分中电位在高电平和低电平之间波动。

现在已详细地说明并描述了本发明，但上述描述只是说明性的，并未加以限制。应当理解在不偏离本发明的范围的前提下可以导出许多改进和变化。

Claims (11)

1.一个包括如下内容的触发器电路：

(a)一个具有输入一个普通输入信号和一个扫描测试信号的一对输入端和输出上述信号之一的一个输出端的选择器，

(b)一个输出终端，

(c)在上述选择器的上述输出端和上述输出终端之间彼此串联的第一和第二半锁存器，其中

上述第一半锁存器是动态型的，

上述第二半锁存器被方式信号在上述动态型和静态型之间切换，

上述选择器在上述方式信号的控制下，在上述第二半锁存器被切换到上述动态型时输出上述普通输入信号，并在上述第二半锁存器被切换到上述静态型时输出上述扫描测试信号。

2.一个如权利要求1所述的触发器电路，其中

上述第二半锁存器提供有：

(c-1)一个包括与上述选择器的上述输出端相连的输入端和一个输出端的第一开关，该开关的开启/关闭由一个时钟信号控制，

(c-2)一个包括与上述第一开关的上述输出端相连的输入端和一个与上述输出终端相连的输出端的第一非门，

(c-3)一个第二非门，

(c-4)一个进行上述时钟信号和上述方式信号的逻辑操作的逻辑门，

(c-5)一个其开启/关闭被上述逻辑门的一个输出所控制的第二开关，

上述第二非门和上述第二开关在上述第一非门的上述输入和输出端之间彼此串联，

上述第二非门在上述第二开关导通时以反向并联方式与上述第一非门相连，

上述第二开关在上述方式信号具有一个把上述第二半锁存器切换到上述静态型的规定值时被开启/关闭与上述第一开关相反，并在上述方式信号具有把上述第二半锁存器切换到上述动态型的另一个值时，不导通。

3.一个如权利要求2所述的触发器电路，其中还包括：

(d)输入一个保持信号，一个时钟源信号和一个方式源信号并输出上述时钟信号和上述方式信号的一个逻辑电路，其中

当上述保持信号具有第一值时分别根据上述时钟源信号和上述方式源信号来确定上述时钟信号和上述方式信号，

当上述保持信号具有与上述第一值相反的第二值时，无论上述时钟源信号和上述方式源信号如何，上述时钟信号和上述方式信号的值均是固定的。

4.一个如权利要求2所述的触发器电路，其中

上述第一和第二半锁存器被分别用作主锁存器和从锁存器，

上述第二半锁存器的第一开关的上述输入端通过上述第一半锁存器与上述选择器的上述输出端间接相连，

上述第二半锁存器的第一非门的上述输出端通过上述第二非门与上述输出终端间接或直接相连。

5.一个如权利要求2所述的触发器电路，其中

上述第二和第一半锁存器被分别用作主锁存器和从锁存器，

上述第二半锁存器的第一开关的上述输入端与上述选择器的上述输出端直接相连，

上述第二半锁存器的第一非门的上述输出端通过上述第二半锁存器与上述输出终端间接相连。

6.一个如权利要求1所述的触发器电路，其中

上述第二半锁存器提供有：

(c-1)一个包括一个与上述选择器的上述输出端相连的输入端和一个输出端的第一开关，该开关的开启/关闭由一个时钟信号控制，

(c-2)一个包括一个与上述第一开关的上述输出端相连的输入端和一个与上述输出终端相连的输出端的第一非门，

(c-3)一个第二非门，

(c-4)一个其开启/关闭与上述第一开关的开启/关闭相反的第二开关，

(c-5)一个其开启/关闭被上述方式信号所控制的第三开关，

上述第二非门和上述第二，第三开关在上述第一非门的上述输入和输出端之间彼此串联，

上述第二非门在上述第二和第三开关导通时以反并行方式与上述第一非门相连，

上述第三开关在上述方式信号把上述第二半锁存器切换到上述动态型时导通。

7.一个如权利要求6所述的触发器电路，其中还包括：

(d)输入一个保持信号，一个时钟源信号和一个方式原信号并输出上述时钟信号和上述方式信号的一个逻辑电路，其中

当上述保持信号具有第一值时分别根据上述时钟源信号和上述方式源信号来确定上述时钟信号和上述方式信号，

当上述保持信号具有加强上述第一值的第二值时，无论上述时钟源信号和上述方式源信号如何，上述时钟信号和上述方式信号的值均是固定的。

8.一个如权利要求6所述的触发器电路，其中

上述第二非门包括：

(c-3-1)一对构成上述第二非门的上述输出端的输出线，

(c-3-2)一个NMOS晶体管，其中包括一个与第一个上述输出线相连的漏极，一个与上述第二非门的上述输入端相连的栅极和一个提供有对应于从上述第二非门输出的二元逻辑之一的一个第一电位的源极，

(c-3-3)一个PMOS晶体管，其中包括一个与第二个上述输出线相连的漏极，一个与上述第二非门的上述输入端相连的栅极和一个被提供了对应于上述二元逻辑的另一个并高于上述第一电位的的第二电位的源极，

上述第二开关是一个使用NMOS和PMOS晶体管的传输门，

上述第二开关的上述PMOS和NMOS晶体管的一个和另一个栅极分别接收上述时钟信号和与上述时钟信号相反的一个反转时钟信号，

上述第二非门和上述第二开关的上述NMOS晶体管彼此串联，

上述第二非门和上述第二开关的上述PMOS晶体管彼此串联。

9.一个如权利要求6所述的触发器电路，其中

上述第一和第二半锁存器被分别用作主锁存器和从锁存器，

上述第二半锁存器的第一开关的上述输入端通过上述第一半锁存器与上述选择器的上述输出端间接相连，

上述第二半锁存器的第一非门的上述输出端通过上述第二非门与上述输出终端间接或直接相连。

10.一个如权利要求6所述的触发器电路，其中

上述第二和第一半锁存器被分别用作主锁存器和从锁存器，

上述第二半锁存器的第一开关的上述输入端与上述选择器的上述输出端直接相连，

上述第二半锁存器的第一非门的上述输出端通过上述第一半锁存器与上述输出终端间接相连。

11.一个如权利要求10所述的触发器电路，其中

上述第二半锁存器的上述第一开关是一个使用NMOS和PMOS晶体管的传输门，

上述选择器包括：

(a-1)一个第一PMOS晶体管，其中包括一个接收上述普通输入信号的第一电流极，一个通过上述第二半锁存器的上述第一开关的上述PMOS晶体管与上述第一非门的上述输入端相连的第二电流极，和一个栅极，

(a-2)一个第一NMOS晶体管，其中包括一个接收上述普通输入信号的第一电流极，一个通过上述第二半锁存器的上述第一开关的上述NMOS晶体管与上述第一非门的上述输入端相连的第二电流极，和一个栅极，

(a-3)一个第二PMOS晶体管，其中包括一个接收上述扫描测试信号的第一电流极，一个与上述第一PMOS晶体管的上述第二电流极相连的第二电流极，和与上述第一NMOS晶体管的上述栅极相连一个栅极，

(a-4)一个第二NMOS晶体管，其中包括一个接收上述扫描测试信号的第一电流极，一个与上述第一NMOS晶体管的上述第二电流极相连的第二电流极，和与上述第一PMOS晶体管的上述栅极相连一个栅极，

上述第一NMOS和PMOS晶体管的一个和另一个上述栅极分别被提供了上述方式信号和与上述方式信号相反的上述反转方式信号，

上述第二半锁存器的上述第一开关的上述NMOS和PMOS晶体管的一个和另一个上述门分别提供有上述时钟信号和与上述时钟信号相反的上述反转时钟信号。

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