KR100569713B1

KR100569713B1 - 듀얼 스캔 방식에서 소비 전력을 감소시키는 회로

Info

Publication number: KR100569713B1
Application number: KR1019980044119A
Authority: KR
Inventors: 허정민
Original assignee: 삼성전자주식회사
Priority date: 1998-10-21
Filing date: 1998-10-21
Publication date: 2006-09-18
Also published as: KR20000026538A

Abstract

이 발명은 듀얼 스캔 방식에서 소비 전력을 감소시키는 회로에 관한 것으로, 듀얼 스캔 방식을 사용하는 액정 표시 장치 모듈을 구동시키는 구동 회로에 있어서, 입력되는 데이터 비트 신호를 입력되는 인에이블 신호에 따라 3가지 출력 상태로 출력하는 FIFO 메모리와, 상기 FIFO 메모리의 출력단에 연결되며, 2개의 인버터로 구성되어 상기 FIFO 메모리의 출력을 2개의 인버터로 래치시키는 래치로 이루어져, 풀 다운 또는 풀 업 저항을 사용하지 않고도 원하는 출력이 발생되도록 하며, 그에 따라 풀 다운 또는 풀 업 저항에 의한 소비 전력의 낭비를 방지한다.

Description

듀얼 스캔 방식에서 소비 전력을 감소시키는 회로

본 발명은 액정 표시 장치(Liquid Crystal Display)의 구동 시스템에 관한 것으로서, 특히 액정 표시 장치 모듈을 구동시키기 위한 듀얼 스캔 방식에서 FIFO 메모리의 출력을 조절하기 위한 소자로 인해 소비전력이 낭비되는 것을 방지하기 위한 회로에 관한 것이다.

일반적으로 XGA(eXtend Graphic Array)급 이상인 SXGA(SuperXGA) 또는 UXGA(Ultra XGA)의 LCD 모듈에서 해상도의 클럭 스피드는 110MHz, 150MHz 정도이며, 게이트(gate)를 온시켜주는 시간인 한 주기 수평 동기 신호의 폭은 20μsec, 18μsec 정도이다.

그러므로, 박막 트랜지스터 LCD는 충전 시간이 부족하여 디스플레이시(display)시 콘트라스트(contrast)가 떨어져 화질이 저하되는 단점이 있다.

그러나, 상기 단점은 듀얼 스캔(dual scan) 방식을 이용함에 따라 충전 시간이 2배로 확보됨으로써 해결되었으며, 이는 3상 출력 레벨을 가지는 FIFO(First In First Out) 메모리를 사용함에 따라 가능하였다.

도1은 FIFO 메모리를 간략히 나타낸 도면이다. 도1에 도시된 바와 같이 FIFO 메모리는 데이터 신호(Din)를 입력으로 하고, 인에이블(enable) 신호에 따라 출력 신호(DO) 상태를 가변시킨다. 여기서, FIFO 메모리(10)의 출력단에 형성된 저항(Rd)은 풀 다운 저항이다.

상기 FIFO 메모리(10)는 도2와 같은 출력 상태를 가진다. 도2는 FIFO 메모리의 출력 상태를 간략히 나타낸 도면이다.

도2에서, (a)는 액티브 로우인 디세이블(disable) 신호이고, (b)는 데이터 신호이며, (c)는 FIFO 메모리의 출력 신호이다.

(c)는 로우일 때 액티브(active) 상태가 되어 입력되는 데이터 신호(a)를 그대로 출력하고, 하이일 때 데이터 신호(b)를 플로팅(floating) 상태의 신호로 출력한다.

결국, FIFO 메모리는 하이 상태와 로우 상태 그리고, 플로팅 상태의 출력을 가진다.

여기서, 플로팅 출력은 FIFO 메모리의 출력단에 풀 업 또는 풀 다운 저항을 삽입함으로써 강제로 하이 또는 로우 상태가 된다.

그러나, 상기와 같이 수동소자인 저항을 이용하여 강제로 플로팅 출력을 원하는 상태의 출력으로 만드는 것은 저항이 소비하는 전력으로 인해 전체적으로 제품의 소비전력을 증가시키는 단점을 발생시킨다.

따라서, 이 발명은 FIFO 메모리의 출력을 강제적으로 하는 소자로 인한 전력 소비를 감소시켜 제품 전체의 소비 전력을 감소시키기 위한 것이다.

상기의 목적을 달성하기 위한 본 발명은,

듀얼 스캔 방식을 사용하는 액정 표시 장치 모듈을 구동시키는 구동 회로에 있어서,

입력되는 데이터 비트 신호를 입력되는 인에이블 신호에 따라 3가지 출력 상태로 출력하는 FIFO 메모리와;

상기 FIFO 메모리의 출력단에 연결되며, 2개의 인버터로 구성되어 상기 FIFO 메모리의 출력을 조절하는 래치로 이루어진다.

여기서, FIFO 메모리는 스위칭 소자를 사용하는 것이 바람직하며, 특히 트랜스미션 게이트를 사용하는 것이 바람직하다.

그리고, 상기 2개의 인버터는 병렬로 연결되는 것이 바람직하다. 더욱 구체적으로 상기 래치는 제1 인버터의 입력단에 제2 인버터의 출력단이 연결되고, 상기 제2 인버터의 입력단에 상기 제1 인버터의 출력단이 연결되는 것이 바람직하다.

이하, 이 발명의 실시예를 첨부한 도3을 참조로 하여 설명한다.

도3은 이 발명의 실시예에 따른 듀얼 스캔 방식에서 소비전력을 감소시키는 회로도이다.

도3에 도시되어 있듯이, 이 발명의 실시예에 따른 LCD의 듀얼 스캔 방식에서 소비전력을 감소시키는 회로는,

트랜스미션 게이트(100)와, 트랜스미션 게이트(100)의 출력단에 형성된 래치(200)로 이루어진다.

여기서, 트랜스미션 게이트(100)는 FIFO 메모리로서, 데이터 비트(Din)를 입력받아 인에이블 신호(EN)에 따라 데이터 신호(Dn)의 출력 상태를 달리하며, 먼저 입력되는 데이터를 제일 먼저 출력한다.

즉, 트랜스미션 게이트(100)는 하이 상태의 인에이블 신호(EN)가 입력되면 입력 데이터 신호(Dn)를 정상적으로 출력하고, 로우 상태의 인에이블 신호가 입력되면 데이터 신호(Dn)가 출력되지 않도록 한다.

이때, 인에이블 신호(EN)는 스트로브 신호(ST)로서 인가된다. 스트로브 신호(ST)는 입력 데이터(Dn)중 소정 부분의 비트가 트랜스미션 게이트(100)를 통해 정상적으로 출력되도록 또는 되지 않도록 설계자에 의해 이미 설정된 신호이다.

그러므로, 트랜스미션 게이트(100)로 입력되는 데이터 신호(Dn)는 설계자의 의도대로 트랜스미션 게이트(100)를 통해 출력되어 도시하지 않은 LCD 모듈에 입력된다.

여기서, 스트로브 신호(ST)의 초기 상태는 로우 레벨 상태이며, 그에 따라 트랜스미션 게이트(100)는 초기에 오프 상태를 유지하고 있다.

래치(200)는 2개의 인버터(INV1, INV2)로 이루어진다. 구체적으로, 인버터(INV1)의 출력단은 인버터(INV2)의 입력단과 트랜스미션 게이트(100)의 출력단에 연결되고, 인버터(INV2)의 출력단은 인버터(INV1)의 입력단과 전원 전압(VDD)단에 연결되어 있다.

그리고, 인버터(INV1)는 트랜스미션 게이트(100)의 출력 신호를 입력으로 하여 인버팅한 후 인버터(INV2)로 인가한다. 여기서, 래치(200)와 트랜스미션 게이트(100)의 접점에 출력단이 형성되어 있다.

이상과 같이 구성된 이 발명의 제1 실시예에 따른 듀얼 스캔 방식에서 소비 전력을 감소시키기 위한 회로는 트랜스미션 게이트(100)에 데이터 신호가 입력되면 도4에 도시된 출력 파형에 따라 그 출력을 달리하는 동작을 수행한다.

도4는 이 발명의 실시예에 따른 듀얼 스캔 방식에서 소비전력을 감소시키는 회로에 입력되는 신호 및 출력되는 신호의 타이밍도이다.

도4에서 (a)는 입력되는 데이터 신호(Dn)이고, (b)는 인에이블 신호이고, (C)는 출력 데이터 신호이고, (d)는 래치(200)의 출력단과 트랜스미션 게이트(100)의 출력단의 접점에의 전류 신호(Ibus)이고, (e)는 풀 업 또는 풀 다운 저항을 사용한 종래의 트랜스미션 게이트의 출력단에서의 전류 신호이다.

트랜스미션 게이트(100)에 입력된 데이터 신호(Dn)는 도4와 같이 우선적으로 인에이블 신호(EN)에 따라 그 출력 상태가 결정되고, 다음으로 Ibus에 따라 결정된다

즉, 도4에서 인에이블 신호(EN)의 라이징 에지가 발생하는 지점을 보면 트랜스미션 게이트(100)는 입력되는 인에이블 신호(EN)의 라이징 에지에서 데이터 신호(Dn)가 하이이면 하이 레벨의 출력을 가진다.

그리고, 트랜스미션 게이트(100)는 입력되는 인에이블 신호(EN)의 라이징 에지에서 데이터 신호가(Dn)가 로우이면 로우 레벨의 출력을 가진다.

그러나, 인에이블 신호(EN)가 로우인 구간을 보면 트랜스미션 게이트(100)의 출력은 입력되는 데이터 신호(Dn)에 의존하지 않고 바로 이전 라이징 에지에서의 데이터 신호에 의존한다.

이와 같은 인에이블 신호(EN)가 로우인 구간에서의 트랜스미션 게이트(100)의 출력은 래치(200)에 의한 것이다.

트랜스미션 게이트(100)가 로우 신호를 출력하면, 래치(200)의 인버터(INV1)는 트랜스미션 게이트(100)의 출력을 입력받아 인버팅 시킨 후 인버터(INV2)로 인가하고, 인버터(INV2)는 인버터(INV1)로부터 입력되는 신호를 다시 한번 인버팅하여 출력한다.

이러한 래치(200)의 출력은 트랜스미션 게이트(100)의 출력 신호가 이전 입력 신호의 반전 신호이기 전까지 계속적으로 이루어진다. 그러므로, 트랜스미션 게이트(100)는 도4와 같이 인에이블 신호(EN)가 로우 레벨인 구간과 같이 입력되는 데이터 신호(Dn)에 무관하게 이전 신호 레벨에 따른다.

여기서, 래치(200)의 입력단과 트랜스미션 게이트(100)의 출력단의 접점은 터미네이티드(Terminated) 지점이며 여기서의 신호는 도4의 (d)와 같은 Ibus이고, Ibus는 트랜스미션 게이트의 스위칭 동작시 소모되는 전류를 나타낸다.

트랜스미션 게이트(100)로 입력되는 인에이블 신호(EN)의 초기 상태는 로우 레벨이고, 그에 따라 트랜스미션 게이트(100)의 상태는 오프 상태이므로 래치(200)는 입력되는 Ibus의 레벨에 따른다.

Ibus는 도4의 (d)와 같이 트랜스미션 게이트(100)의 출력이 하이 레벨 상태이고 인에이블 신호(EN)가 하이 레벨이면 순간적으로 하이 레벨이 되고, 트랜스미션 게이트(100)의 출력이 로우 레벨이고 인에이블 신호(EN)가 하이 레벨이면 순간적으로 로우 레벨이 됨을 알 수 있다.

여기서, 상기와 같은 이 발명의 Ibus는 도4의 (e)에 도시된 종래의 Ibus에 비해 소모되는 전류의 량이 훨씬 적음을 알 수 있다. 즉, 도4의 (e)에 도시된 종래의 Ibus는 기준선(R)을 기준으로 출력 데이터 신호의 로우 및 하이 구간 동안 전류를 소비하는데 반해, 이 발명의 Ibus는 출력 데이터 신호가 로우에서 하이 및 하이에서 로우로 스위칭될 때만 순간적으로 전류를 소비한다.

그러므로, 이 발명은 종래에 비해 소모되는 전류의 량을 훨씬 줄인다.

한편, 트랜스미션 게이트(100)로 입력되는 인에이블 신호(EN)와 데이터 신호(Dn)에 따른 터미네이티드 지점에서의 입/출력 상태는 다음의 <표1>과 같다.

[표 1]

결국 <표1>과 같이 이 발명은 래치(200)로 FIFO 메모리의 출력을 래치함으로써 강제적인 풀 다운 또는 풀업을 하지 않고도 종래와 동일한 출력이 발생되도록 한다.

이 발명은 풀 다운 또는 풀 업 저항을 사용하지 않고도 원하는 출력이 발생되도록 하며, 그에 따라 풀 다운 또는 풀 업 저항에 의한 소비 전력의 낭비를 방지한다.

도1은 FIFO 메모리를 간략히 나타낸 도면이다.

도2는 도1의 입력 신호와 출력 신호 및 인에이블 신호 파형도이다.

Claims

듀얼 스캔 방식을 사용하는 액정 표시 장치 모듈을 구동시키는 구동 회로에 있어서,

입력되는 데이터 비트 신호를 입력되는 인에이블 신호에 따라 3가지 출력 상태로 출력하는 FIFO 메모리, 그리고

상기 FIFO 메모리의 출력단에 연결되며, 2개의 인버터로 구성되어 상기 FIFO 메모리의 출력을 2개의 인버터로 래치시키는 래치

를 포함하는 듀얼 스캔 방식에서 소비 전력을 감소시키는 회로.
제1항에서, 상기 래치는,

제1 인버터의 입력단에 제2 인버터의 출력단이 연결되고, 상기 제2 인버터의 입력단에 상기 제1 인버터의 출력단이 연결되는 것이 특징인 듀얼 스캔 방식에서 소비 전력을 감소시키는 회로.