JP2006121197A - レジスタ回路、レジスタ回路を含む同期式集積回路 - Google Patents
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Abstract
【課題】従来のゲーティッドセルを用いたクロックゲーティングに比べて、制御信号ｅｎが伝播されるレジスタ間のパス遅延を縮小することができるレジスタ回路を提供する。
【解決手段】通過許可回路１０１ｆは、レジスタ１に入力される制御信号ｅｎがアクティブ状態から非アクティブ状態となることで、クロック信号ｃｌｋの信号状態によらず、通過許可回路１０１ｆに入力されたデータ信号Ｑを、後段の保持回路１０１ｇに通過させず、保持回路１０１ｇは、レジスタ１に入力される制御信号ｅｎがアクティブ状態から非アクティブ状態になることで、クロック信号ｃｌｋの信号状態によらずに、通過許可回路１０１ｆを通過したデータ信号Ｑをラッチするので、ゲーティッドセルを用いずにクロックゲーティングを行うことができ、ゲーティッドセルの遅延時間分、パス遅延を縮小することができる。
【選択図】 図２
【解決手段】通過許可回路１０１ｆは、レジスタ１に入力される制御信号ｅｎがアクティブ状態から非アクティブ状態となることで、クロック信号ｃｌｋの信号状態によらず、通過許可回路１０１ｆに入力されたデータ信号Ｑを、後段の保持回路１０１ｇに通過させず、保持回路１０１ｇは、レジスタ１に入力される制御信号ｅｎがアクティブ状態から非アクティブ状態になることで、クロック信号ｃｌｋの信号状態によらずに、通過許可回路１０１ｆを通過したデータ信号Ｑをラッチするので、ゲーティッドセルを用いずにクロックゲーティングを行うことができ、ゲーティッドセルの遅延時間分、パス遅延を縮小することができる。
【選択図】 図２
Description
本発明は、クロックゲーティングを取り入れた同期式集積回路に用いるレジスタ回路に関し、特に同期式集積回路の動作周波数の向上技術に関する。
集積回路の消費電力を削減する技術の１つに、クロックゲーティング（「ゲーティッドクロック」とも言う。）技術がある。
クロックゲーティング技術は、集積回路を構成する複数のブロック回路のうち、ある期間、動作する必要のないブロック回路にクロック信号のパルス供給を停止することで、集積回路の消費電力を低減させる技術である。
クロックゲーティング技術は、集積回路を構成する複数のブロック回路のうち、ある期間、動作する必要のないブロック回路にクロック信号のパルス供給を停止することで、集積回路の消費電力を低減させる技術である。
従来のクロックゲーティング技術では、ＡＮＤ回路やＯＲ回路等の論理セルを用いて対象回路へのクロック信号の供給制御を行うのが一般的である。以下、クロックゲーティングに用いられる論理セルをゲーティッドセルと呼ぶ。
下記の特許文献１には、ゲーティッドセル（関数クロック発生回路）の発明が開示されている。
下記の特許文献１には、ゲーティッドセル（関数クロック発生回路）の発明が開示されている。
ここで、ゲーティッドセルが組み込まれた従来の同期式集積回路について説明する。
図１０は、ゲーティッドセルが組み込まれた同期式集積回路１００を模式的に示した図である。
同図には、同期式集積回路１００の構成の一部として、クロック信号の供給制御対象のレジスタ１０１、ゲーティッドセルであるＡＮＤ回路１０２、レジスタ１０３、１０４、組み合わせ回路１０５、１０６、クロック信号発生回路１０７、バッファ１１１、１１２等が示されている。
図１０は、ゲーティッドセルが組み込まれた同期式集積回路１００を模式的に示した図である。
同図には、同期式集積回路１００の構成の一部として、クロック信号の供給制御対象のレジスタ１０１、ゲーティッドセルであるＡＮＤ回路１０２、レジスタ１０３、１０４、組み合わせ回路１０５、１０６、クロック信号発生回路１０７、バッファ１１１、１１２等が示されている。
クロック信号発生回路１０７は、クロック信号ｃｌｋ０を出力する。出力されたクロック信号ｃｌｋ０は、クロック信号線１１０を通ってＡＮＤ回路１０２、バッファ１１１、バッファ１１２に入力される。
バッファ１１１は、クロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ３をレジスタ１０４に出力する。
バッファ１１１は、クロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ３をレジスタ１０４に出力する。
バッファ１１２は、クロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ２をレジスタ１０３に出力する。
組み合わせ回路１０５は、データ信号ｄａｔａを出力する。出力されたデータ信号ｄａｔａは、データ信号線１０８を通ってレジスタ１０１に入力される。
組み合わせ回路１０６は、レジスタ１０１に供給するクロック信号の供給制御に用いられる制御信号ｅｎを出力する。出力された制御信号ｅｎは、制御信号線１０９を通ってＡＮＤ回路１０２に入力される。
組み合わせ回路１０５は、データ信号ｄａｔａを出力する。出力されたデータ信号ｄａｔａは、データ信号線１０８を通ってレジスタ１０１に入力される。
組み合わせ回路１０６は、レジスタ１０１に供給するクロック信号の供給制御に用いられる制御信号ｅｎを出力する。出力された制御信号ｅｎは、制御信号線１０９を通ってＡＮＤ回路１０２に入力される。
ＡＮＤ回路１０２は、制御信号ｅｎとクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ１を出力とする。図１２に、ＡＮＤ回路１０２のゲート回路図を示す。
ＡＮＤ回路１０２は、信号が入力されてから出力されるまでに遅延時間Ｔｇ分の位相遅れが生じる。
レジスタ１０１、１０３、１０４は、いずれもマスタ・スレーブ型のフリップフロップ回路である。
ＡＮＤ回路１０２は、信号が入力されてから出力されるまでに遅延時間Ｔｇ分の位相遅れが生じる。
レジスタ１０１、１０３、１０４は、いずれもマスタ・スレーブ型のフリップフロップ回路である。
図１３に、レジスタ１０１のゲート回路図を示す。
レジスタ１０１は、マスタラッチ回路を構成する通過許可回路１０１ａ、保持回路１０１ｂと、スレーブラッチ回路を構成する通過許可回路１０１ｃ、保持回路１０１ｄと、クロック信号反転回路１０１ｅから成り、データ信号ｄａｔａとクロック信号ｃｌｋ１を入力とし、ラッチしたデータ信号Ｑを出力とする。
レジスタ１０１は、マスタラッチ回路を構成する通過許可回路１０１ａ、保持回路１０１ｂと、スレーブラッチ回路を構成する通過許可回路１０１ｃ、保持回路１０１ｄと、クロック信号反転回路１０１ｅから成り、データ信号ｄａｔａとクロック信号ｃｌｋ１を入力とし、ラッチしたデータ信号Ｑを出力とする。
図１１は、図１０に示すＡ点、Ｂ点、Ｃ点、Ｄ点、Ｘ点、Ｙ点における各信号のタイミングチャートを示す図である。
Ａ点ではクロック信号ｃｌｋ１を、Ｂ点ではクロック信号ｃｌｋ２を、Ｃ点ではクロック信号ｃｌｋ３を、Ｄ点ではデータ信号ｄａｔａを、Ｘ点ではクロック信号ｃｌｋ０を、Ｙ点では制御信号ｅｎを検出する。
Ａ点ではクロック信号ｃｌｋ１を、Ｂ点ではクロック信号ｃｌｋ２を、Ｃ点ではクロック信号ｃｌｋ３を、Ｄ点ではデータ信号ｄａｔａを、Ｘ点ではクロック信号ｃｌｋ０を、Ｙ点では制御信号ｅｎを検出する。
図１１に示すようにＡ、Ｂ、Ｃ点において検出される各クロック信号の位相は一致している。
同期式集積回路１００は、レジスタ１０１に入力されるクロック信号ｃｌｋ１、レジスタ１０３に入力されるクロック信号ｃｌｋ２、レジスタ１０４に入力されるクロック信号ｃｌｋ３の各位相が合うように、クロック信号線１１０の各分岐線にバッファ１１１、１１２等を挿入することでクロックスキュー調整がなされている。そして、クロック信号ｃｌｋ0は、ＡＮＤ回路１０２に入力されてからクロック信号ｃｌｋ１として出力されるまでに遅延時間Ｔｇ分の遅延が生じるので、クロック信号ｃｌｋ１、ｃｌｋ２、ｃｌｋ３の位相より、遅延時間Ｔｇ分早く進んだ信号位相がＡＮＤ回路１０２に入力されるように調整されている。
同期式集積回路１００は、レジスタ１０１に入力されるクロック信号ｃｌｋ１、レジスタ１０３に入力されるクロック信号ｃｌｋ２、レジスタ１０４に入力されるクロック信号ｃｌｋ３の各位相が合うように、クロック信号線１１０の各分岐線にバッファ１１１、１１２等を挿入することでクロックスキュー調整がなされている。そして、クロック信号ｃｌｋ0は、ＡＮＤ回路１０２に入力されてからクロック信号ｃｌｋ１として出力されるまでに遅延時間Ｔｇ分の遅延が生じるので、クロック信号ｃｌｋ１、ｃｌｋ２、ｃｌｋ３の位相より、遅延時間Ｔｇ分早く進んだ信号位相がＡＮＤ回路１０２に入力されるように調整されている。
データ信号ｄａｔａは、レジスタ１０１にラッチさせるデータの開始位置１１００が、レジスタ１０１に入力されるｃｌｋ１の立ち上がりエッジ１１０１のタイミングより少なくともセットアップ時間Ｔｓｅｔｕｐ前の時点に、レジスタ１０１に到達するよう調整されている。
制御信号ｅｎは、図１１に示すクロック信号ｃｌｋ０の立ち上がりエッジ１１０２を立ち上がらせずにＬｏｗ状態のままＡＮＤ回路１０２からｃｌｋ１として出力させるために、立ち上がりエッジ１１０２のタイミングから少なくともセットアップ時間Ｔｓｅｔｕｐ１前の時点に、制御信号ｅｎの立ち下がりエッジ１１０１がＹ点に到達するように調整されている。
制御信号ｅｎは、図１１に示すクロック信号ｃｌｋ０の立ち上がりエッジ１１０２を立ち上がらせずにＬｏｗ状態のままＡＮＤ回路１０２からｃｌｋ１として出力させるために、立ち上がりエッジ１１０２のタイミングから少なくともセットアップ時間Ｔｓｅｔｕｐ１前の時点に、制御信号ｅｎの立ち下がりエッジ１１０１がＹ点に到達するように調整されている。
クロック周期Ｔｃｙｃｌｅの大きさは、同期式集積回路１００を構成する各レジスタ間のパスのうち、最大遅延が生じるパスであるクリティカルパスのパス遅延に合わせて調整されている。
レジスタ間のパス遅延は、配線伝播遅延、レジスタ間に配置されている回路の入出力遅延及びセットアップ時間の総和である。例えば、レジスタ１０４とレジスタ１０１間のパス遅延は、Ｔｅｎ＋Ｔｓｅｔｕｐ１＋Ｔｇで表される。
レジスタ間のパス遅延は、配線伝播遅延、レジスタ間に配置されている回路の入出力遅延及びセットアップ時間の総和である。例えば、レジスタ１０４とレジスタ１０１間のパス遅延は、Ｔｅｎ＋Ｔｓｅｔｕｐ１＋Ｔｇで表される。
Ｔｅｎは、制御信号ｅｎの遅延時間であり、クロック周期Ｔｃｙｃｌｅは、Ｔｃｙｃｌｅ≧Ｔｅｎ＋Ｔｓｅｔｕｐ１＋Ｔｇを満たすように調整されている。
特開平９−２８４１０１号公報
ところで、同期式集積回路１００において、レジスタ１０４とレジスタ１０１間がクリティカルパスとなることが考えられる。この場合、そのパス遅延であるＴｅｎ＋Ｔｓｅｔｕｐ１＋Ｔｇの大きさを低減することができれば、クロック周期を小さくすることができ、動作周波数を向上させることができる。
そこで本発明は、従来のゲーティッドセルを用いたクロックゲーティングに比べて、制御信号ｅｎが伝播されるレジスタ間のパス遅延を縮小することができるレジスタ回路、及び当該レジスタ回路を含む同期式集積回路を提供することを目的とする。
そこで本発明は、従来のゲーティッドセルを用いたクロックゲーティングに比べて、制御信号ｅｎが伝播されるレジスタ間のパス遅延を縮小することができるレジスタ回路、及び当該レジスタ回路を含む同期式集積回路を提供することを目的とする。
上記目的を達成する本発明に係るレジスタ回路は、通過許可回路と保持回路とを含むレジスタ回路であって、前記通過許可回路は、クロック信号をゲート入力とする第１のトランジスタと、データ信号をゲート入力とする第２のトランジスタと、制御信号をゲート入力とする第３のトランジスタとを有し、第１のトランジスタのソース・ドレインパスと、第２のトランジスタのソース・ドレインパスと、第３のトランジスタのソース・ドレインパスとが直列に接続されて成り、入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第１の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第１の状態とは異なる第２の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、前記保持回路は、前記通過許可回路から通過したデータ信号をラッチすることを特徴とする。
また、本発明に係る同期式集積回路は、レジスタ回路と、クロック信号を発生するクロック信号発生回路と、制御信号を発生する組み合わせ回路とを含む同期式集積回路であって、前記レジスタ回路は、通過許可回路と保持回路とを含むレジスタ回路であり、前記通過許可回路は、クロック信号をゲート入力とする第１のトランジスタと、データ信号をゲート入力とする第２のトランジスタと、制御信号をゲート入力とする第３のトランジスタとを有し、第１のトランジスタのソース・ドレインパスと、第２のトランジスタのソース・ドレインパスと、第３のトランジスタのソース・ドレインパスとが直列に接続されて成り、入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第１の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第１の状態とは異なる第２の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、前記保持回路は、前記通過許可回路から通過したデータ信号をラッチし、前記レジスタ回路の第１のトランジスタのゲートと前記クロック信号発生回路とがクロック信号線を介して接続され、前記レジスタ回路の第３のトランジスタのゲートと前記組み合わせ回路とが制御信号線を介して接続されていることを特徴とする。
上記構成のレジスタ回路を、同期式集積回路のクロック供給制御対象のレジスタとして用いれば、ゲーティッドセルを配置することなくクロックゲーティングを行うことができるので、ゲーティッドセルを配置することで生じていた遅延時間分、パス遅延を縮小することができる。また、前記制御信号が伝播されるレジスタ間のパスがクリティカルパスとなる場合、そのパス遅延が縮小されるので同期式集積回路の動作周波数を向上させることができる。
また、前記保持回路は、データ信号をゲート入力とする第４のトランジスタと、クロック信号をゲート入力とする第５のトランジスタと、制御信号をゲート入力とする第６のトランジスタとを有し、第５のトランジスタのソース・ドレインパスと、第６のトランジスタのソース・ドレインパスとが並列に接続され、第４のトランジスタのソース・ドレインパスと、第５のトランジスタのソース・ドレインパスが直列に接続されて成り、前記制御信号が前記第２の状態である期間に、前記通過許可回路から通過したデータ信号をラッチするとしてもよい。
この構成により、制御信号を第２の状態にすることで、クロック信号の状態によらずに、データ信号をラッチすることができる。
また、前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、前記スレーブラッチ回路が、前記通過許可回路及び前記保持回路を有するとしてもよい。
また、前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、前記スレーブラッチ回路が、前記通過許可回路及び前記保持回路を有するとしてもよい。
この構成により、従来のＡＮＤ回路をゲーティッドセルとして用いた同期式集積回路に比べて、ＡＮＤ回路によって生じていた遅延時間分、制御信号ｅｎが伝播されるレジスタ間のパス遅延を縮小することができる。
また、前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、前記マスタラッチ回路が、前記通過許可回路及び前記保持回路を有するとしてもよい。
また、前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、前記マスタラッチ回路が、前記通過許可回路及び前記保持回路を有するとしてもよい。
この構成により、従来のＯＲ回路をゲーティッドセルとして用いた同期式集積回路に比べて、ＯＲ回路によって生じていた遅延時間分、制御信号ｅｎが伝播されるレジスタ間のパス遅延を縮小することができる。
また、前記通過許可回路の第１のトランジスタ、第２のトランジスタ、第３のトランジスタは、ソース側からこの順に、第１のトランジスタのソース・ドレインパスと、第２のトランジスタのソース・ドレインパスと、第３のトランジスタのソース・ドレインパスとが直列に接続されて成るとしてもよい。
また、前記通過許可回路の第１のトランジスタ、第２のトランジスタ、第３のトランジスタは、ソース側からこの順に、第１のトランジスタのソース・ドレインパスと、第２のトランジスタのソース・ドレインパスと、第３のトランジスタのソース・ドレインパスとが直列に接続されて成るとしてもよい。
この構成により、制御信号をゲート入力とする第３のトランジスタは、他の第１、第２のトランジスタより多少スイッチタイミングを遅らせても許容されるので、制御信号の遅延許容度を増すことができる。
また、本発明に係る同期式集積回路は、第１レジスタ回路と、第2レジスタ回路と、クロック信号を発生するクロック信号発生回路と、各々が制御信号を発生する複数の組み合わせ回路とを含む同期式集積回路であって、前記第１レジスタ回路及び前記第2レジスタ回路はそれぞれ、通過許可回路と保持回路とを含むレジスタ回路であり、前記通過許可回路は、クロック信号をゲート入力とする第１のトランジスタと、データ信号をゲート入力とする第２のトランジスタと、制御信号をゲート入力とする第３のトランジスタとを有し、第１のトランジスタのソース・ドレインパスと、第２のトランジスタのソース・ドレインパスと、第３のトランジスタのソース・ドレインパスとが直列に接続されて成り、入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第１の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第１の状態とは異なる第２の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、前記保持回路は、前記通過許可回路から通過したデータ信号をラッチすることを特徴とし、前記各レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であり、前記第１レジスタ回路は、前記スレーブラッチ回路が、前記通過許可回路及び前記保持回路を有し、前記第2レジスタ回路は、前記マスタラッチ回路が、前記通過許可回路及び前記保持回路を有し、前記各レジスタ回路の第１のトランジスタのゲートと前記クロック信号発生回路とがクロック信号線を介して接続され、前記各レジスタ回路の第３のトランジスタのゲートと前記複数の組み合わせ回路のうち対応する組み合わせ回路とが制御信号線を介して接続されていることを特徴とする。
また、本発明に係る同期式集積回路は、第１レジスタ回路と、第2レジスタ回路と、クロック信号を発生するクロック信号発生回路と、各々が制御信号を発生する複数の組み合わせ回路とを含む同期式集積回路であって、前記第１レジスタ回路及び前記第2レジスタ回路はそれぞれ、通過許可回路と保持回路とを含むレジスタ回路であり、前記通過許可回路は、クロック信号をゲート入力とする第１のトランジスタと、データ信号をゲート入力とする第２のトランジスタと、制御信号をゲート入力とする第３のトランジスタとを有し、第１のトランジスタのソース・ドレインパスと、第２のトランジスタのソース・ドレインパスと、第３のトランジスタのソース・ドレインパスとが直列に接続されて成り、入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第１の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第１の状態とは異なる第２の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、前記保持回路は、前記通過許可回路から通過したデータ信号をラッチすることを特徴とし、前記各レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であり、前記第１レジスタ回路は、前記スレーブラッチ回路が、前記通過許可回路及び前記保持回路を有し、前記第2レジスタ回路は、前記マスタラッチ回路が、前記通過許可回路及び前記保持回路を有し、前記各レジスタ回路の第１のトランジスタのゲートと前記クロック信号発生回路とがクロック信号線を介して接続され、前記各レジスタ回路の第３のトランジスタのゲートと前記複数の組み合わせ回路のうち対応する組み合わせ回路とが制御信号線を介して接続されていることを特徴とする。
上記構成の同期式集積回路においては、最適な箇所に最適なクロックゲーティングの形態が使用され得るので、低消費電力と動作周波数の向上の双方が実現される。また、上記構成の同期式集積回路を用いれば、要求される仕様を満たす設計が容易になるため、設計時間を従来より短くすることができる。
以下、本発明に係るレジスタ回路の実施の形態ついて図面を用いて説明する。
＜実施の形態１＞
＜同期式集積回路１０＞
図１は、実施の形態１の同期式集積回路１０を模式的に示した図である。
同図には、同期式集積回路１０の構成の一部として、クロック信号の供給制御対象であるレジスタ１、レジスタ１０３、１０４、組み合わせ回路１０５、１０６、クロック信号発生回路１０７、バッファ１１４、１１５、１１６等が示されている。
＜実施の形態１＞
＜同期式集積回路１０＞
図１は、実施の形態１の同期式集積回路１０を模式的に示した図である。
同図には、同期式集積回路１０の構成の一部として、クロック信号の供給制御対象であるレジスタ１、レジスタ１０３、１０４、組み合わせ回路１０５、１０６、クロック信号発生回路１０７、バッファ１１４、１１５、１１６等が示されている。
レジスタ１０３、１０４、組み合わせ回路１０５、１０６、クロック信号発生回路１０７は、背景技術で説明した同期式集積回路１００を構成する同じ符号が付されたものと同じである。
同期式集積回路１０が、同期式集積回路１００と異なる点は、クロック信号の供給制御対象であるレジスタ１と、クロック信号発生回路１０７とレジスタ１とを接続するクロック信号線１１０の配線上にゲーティッドセルであるＡＮＤ回路が配置されていない点と、制御信号線１０９が直接、レジスタ１に接続されている点である。
同期式集積回路１０が、同期式集積回路１００と異なる点は、クロック信号の供給制御対象であるレジスタ１と、クロック信号発生回路１０７とレジスタ１とを接続するクロック信号線１１０の配線上にゲーティッドセルであるＡＮＤ回路が配置されていない点と、制御信号線１０９が直接、レジスタ１に接続されている点である。
クロック信号発生回路１０７は、クロック信号ｃｌｋ０を出力する。出力されたクロック信号ｃｌｋ０は、クロック信号線１１０を通ってバッファ１１４、バッファ１１５、バッファ１１６に入力される。
バッファ１１４は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ５をレジスタ１０３に出力する。
バッファ１１４は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ５をレジスタ１０３に出力する。
バッファ１１５は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ４をレジスタ１０４に出力する。
バッファ１１６は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋをレジスタ１に出力する。
組み合わせ回路１０５は、データ信号ｄａｔａを出力する。出力されたデータ信号ｄａｔａは、データ信号線１０８を通ってレジスタ１に入力される。
バッファ１１６は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋをレジスタ１に出力する。
組み合わせ回路１０５は、データ信号ｄａｔａを出力する。出力されたデータ信号ｄａｔａは、データ信号線１０８を通ってレジスタ１に入力される。
組み合わせ回路１０６は、レジスタ１０１に供給するクロック信号の供給制御に用いられる制御信号ｅｎを出力する。出力された制御信号ｅｎは、制御信号線１０９を通ってレジスタ１に入力される。
＜レジスタ１＞
図２に、レジスタ１のゲート回路図を示す。
＜レジスタ１＞
図２に、レジスタ１のゲート回路図を示す。
レジスタ１は、マスタ・スレーブ型のフリップフロップ回路であり、マスタラッチ回路を構成する通過許可回路１０１ａ、保持回路１０１ｂと、スレーブラッチ回路を構成する通過許可回路１０１ｆ、保持回路１０１ｇと、クロック信号反転回路１０１ｅと、制御信号反転回路１０１ｈから成る。
レジスタ１は、データ信号ｄａｔａとクロック信号ｃｌｋと制御信号ｅｎを入力とし、ラッチしたデータ信号Ｑを出力とする。
レジスタ１は、データ信号ｄａｔａとクロック信号ｃｌｋと制御信号ｅｎを入力とし、ラッチしたデータ信号Ｑを出力とする。
レジスタ１のマスタラッチ回路は、背景技術で説明したレジスタ１００のマスタラッチ回路と同じ構成であり、スレーブラッチ回路の構成と、制御信号反転回路１０１ｈが付加されている点がレジスタ１００と異なる。
＜通過許可回路１０１ｆ＞
通過許可回路１０１ｆは、Ｐチャネル型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２０、２１、２２、Ｎチャネル型ＭＯＳトランジスタ２３、２４、２５それぞれのソース・ドレインパスが直列に接続されて成るＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）構造の回路である。
＜通過許可回路１０１ｆ＞
通過許可回路１０１ｆは、Ｐチャネル型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２０、２１、２２、Ｎチャネル型ＭＯＳトランジスタ２３、２４、２５それぞれのソース・ドレインパスが直列に接続されて成るＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）構造の回路である。
Ｐチャネル型ＭＯＳトランジスタ２０のゲート電極は、クロック信号反転回路１０１ｅによって反転されたクロック信号ｃｌｋバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ２１のゲート電極は、マスタ側の保持回路１０１ｂから出力されたデータ信号Ｑを入力とする。
Ｐチャネル型ＭＯＳトランジスタ２２のゲート電極は、制御信号反転回路１０１ｈによって反転された制御信号ｅｎバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ２１のゲート電極は、マスタ側の保持回路１０１ｂから出力されたデータ信号Ｑを入力とする。
Ｐチャネル型ＭＯＳトランジスタ２２のゲート電極は、制御信号反転回路１０１ｈによって反転された制御信号ｅｎバーを入力とする。
Ｎチャネル型ＭＯＳトランジスタ２３のゲート電極は、制御信号ｅｎを入力とする。
Ｎチャネル型ＭＯＳトランジスタ２４のゲート電極は、マスタ側の保持回路１０１ｂから出力されたデータ信号Ｑを入力とする。
Ｎチャネル型ＭＯＳトランジスタ２５のゲート電極は、クロック信号ｃｌｋを入力とする。
Ｎチャネル型ＭＯＳトランジスタ２４のゲート電極は、マスタ側の保持回路１０１ｂから出力されたデータ信号Ｑを入力とする。
Ｎチャネル型ＭＯＳトランジスタ２５のゲート電極は、クロック信号ｃｌｋを入力とする。
通過許可回路１０１ｆが、従来のスレーブ側の通過許可回路である図１３に示す通過許可回路１０１ｃと異なる点は、制御信号ｅｎをゲート入力とするＮチャネル型ＭＯＳトランジスタ２３及び制御信号ｅｎバーをゲート入力とするＰチャネル型ＭＯＳトランジスタ２２が備わっている点である。
ここで、通過許可回路１０１ｆの動作について説明する。
ここで、通過許可回路１０１ｆの動作について説明する。
Ｐチャネル型ＭＯＳトランジスタ２１及びＮチャネル型ＭＯＳトランジスタ２４にゲート入力されるデータ信号Ｑは、Ｐチャネル型ＭＯＳトランジスタ２０にゲート入力されるクロック信号ｃｌｋバーが非アクティブ状態で、且つＰチャネル型ＭＯＳトランジスタ２２にゲート入力される制御信号ｅｎバーが非アクティブ状態の時に、データ信号Ｑの反転信号であるデータ信号Ｑバーとして通過許可回路１０１ｆを通過する。この時、Ｎチャネル型ＭＯＳトランジスタ２５にゲート入力されるクロック信号ｃｌｋとＮチャネル型ＭＯＳトランジスタ２３にゲート入力される制御信号ｅｎは共にアクティブ状態である。なお、本実施の形態において、アクティブ状態とは、信号の電圧レベルがＨｉの状態とし、非アクティブ状態とは、信号の電圧レベルがＬｏｗの状態とする。
通過したデータ信号Ｑバーは、Ｐチャネル型ＭＯＳトランジスタ２２とＮチャネル型ＭＯＳトランジスタ２３のソース・ドレインパスから、保持回路１０１ｇへ出力される。
反対に、Ｐチャネル型ＭＯＳトランジスタ２０にゲート入力されるクロック信号ｃｌｋバーがアクティブ状態、又はＰチャネル型ＭＯＳトランジスタ２２にゲート入力される制御信号ｅｎバーがアクティブ状態の時は、Ｐチャネル型ＭＯＳトランジスタ２１及びＮチャネル型ＭＯＳトランジスタ２４にゲート入力されるデータ信号Ｑは、通過許可回路１０１ｆを通過しない。この時、Ｎチャネル型ＭＯＳトランジスタ２５にゲート入力されるクロック信号ｃｌｋ又はＮチャネル型ＭＯＳトランジスタ２３にゲート入力される制御信号ｅｎのどちらかが、非アクティブ状態である。
反対に、Ｐチャネル型ＭＯＳトランジスタ２０にゲート入力されるクロック信号ｃｌｋバーがアクティブ状態、又はＰチャネル型ＭＯＳトランジスタ２２にゲート入力される制御信号ｅｎバーがアクティブ状態の時は、Ｐチャネル型ＭＯＳトランジスタ２１及びＮチャネル型ＭＯＳトランジスタ２４にゲート入力されるデータ信号Ｑは、通過許可回路１０１ｆを通過しない。この時、Ｎチャネル型ＭＯＳトランジスタ２５にゲート入力されるクロック信号ｃｌｋ又はＮチャネル型ＭＯＳトランジスタ２３にゲート入力される制御信号ｅｎのどちらかが、非アクティブ状態である。
すなわち、通過許可回路１０１ｆは、レジスタ１に入力される制御信号ｅｎがアクティブ状態から非アクティブ状態となることで、クロック信号ｃｌｋの信号状態によらず、通過許可回路１０１ｆに入力されたデータ信号Ｑを、後段の保持回路１０１ｇに通過させない。
＜保持回路１０１ｇ＞
保持回路１０１ｇは、インバータ回路２６と、回路３３をループにした回路であり、回路３３は、Ｐチャネル型ＭＯＳトランジスタ２７、２８、Ｎチャネル型ＭＯＳトランジスタ２９、３０それぞれのソース・ドレインパスが直列に接続され、Ｐチャネル型ＭＯＳトランジスタ２７、３２のソース・ドレインパスが並列に接続され、Ｎチャネル型ＭＯＳトランジスタ３０、３１のソース・ドレインパスが並列に接続されて成るＣＭＯＳ構造の回路である。
＜保持回路１０１ｇ＞
保持回路１０１ｇは、インバータ回路２６と、回路３３をループにした回路であり、回路３３は、Ｐチャネル型ＭＯＳトランジスタ２７、２８、Ｎチャネル型ＭＯＳトランジスタ２９、３０それぞれのソース・ドレインパスが直列に接続され、Ｐチャネル型ＭＯＳトランジスタ２７、３２のソース・ドレインパスが並列に接続され、Ｎチャネル型ＭＯＳトランジスタ３０、３１のソース・ドレインパスが並列に接続されて成るＣＭＯＳ構造の回路である。
インバータ回路２６は、通過許可回路１０１ｆから出力されたデータ信号Ｑバーを反転して、データ信号Ｑを出力する。
Ｐチャネル型ＭＯＳトランジスタ２７のゲート電極は、クロック信号ｃｌｋを入力とする。
Ｐチャネル型ＭＯＳトランジスタ２８のゲート電極は、インバータ回路２６から出力されたデータ信号Ｑを入力とする。
Ｐチャネル型ＭＯＳトランジスタ２７のゲート電極は、クロック信号ｃｌｋを入力とする。
Ｐチャネル型ＭＯＳトランジスタ２８のゲート電極は、インバータ回路２６から出力されたデータ信号Ｑを入力とする。
Ｐチャネル型ＭＯＳトランジスタ３２のゲート電極は、制御信号ｅｎを入力とする。
Ｎチャネル型ＭＯＳトランジスタ２９のゲート電極は、インバータ回路２６から出力されたデータ信号Ｑを入力とする。
Ｎチャネル型ＭＯＳトランジスタ３０のゲート電極は、クロック信号反転回路１０１ｅによって反転されたクロック信号ｃｌｋバーを入力とする。
Ｎチャネル型ＭＯＳトランジスタ２９のゲート電極は、インバータ回路２６から出力されたデータ信号Ｑを入力とする。
Ｎチャネル型ＭＯＳトランジスタ３０のゲート電極は、クロック信号反転回路１０１ｅによって反転されたクロック信号ｃｌｋバーを入力とする。
Ｎチャネル型ＭＯＳトランジスタ３１のゲート電極は、制御信号反転回路１０１ｈによって反転された制御信号ｅｎバーを入力とする。
保持回路１０１ｇが、従来のスレーブ側の保持回路である図１３に示す保持回路１０１ｄと異なる点は、制御信号ｅｎバーをゲート入力とするＮチャネル型ＭＯＳトランジスタ３１及び制御信号ｅｎをゲート入力とするＰチャネル型ＭＯＳトランジスタ３２が備わっている点である。
保持回路１０１ｇが、従来のスレーブ側の保持回路である図１３に示す保持回路１０１ｄと異なる点は、制御信号ｅｎバーをゲート入力とするＮチャネル型ＭＯＳトランジスタ３１及び制御信号ｅｎをゲート入力とするＰチャネル型ＭＯＳトランジスタ３２が備わっている点である。
ここで、保持回路１０１ｇの動作について説明する。
Ｐチャネル型ＭＯＳトランジスタ２８及びＮチャネル型ＭＯＳトランジスタ２９それぞれにゲート入力されるインバータ回路２６から出力されたデータ信号Ｑは、Ｐチャネル型ＭＯＳトランジスタ２７にゲート入力されるクロック信号ｃｌｋが非アクティブ状態、又はＰチャネル型ＭＯＳトランジスタ３２にゲート入力される制御信号ｅｎが非アクティブ状態の時に、保持回路１０１ｇ内をループする。すなわち、保持回路１０１ｇは、この時、データ信号Ｑをラッチする。
Ｐチャネル型ＭＯＳトランジスタ２８及びＮチャネル型ＭＯＳトランジスタ２９それぞれにゲート入力されるインバータ回路２６から出力されたデータ信号Ｑは、Ｐチャネル型ＭＯＳトランジスタ２７にゲート入力されるクロック信号ｃｌｋが非アクティブ状態、又はＰチャネル型ＭＯＳトランジスタ３２にゲート入力される制御信号ｅｎが非アクティブ状態の時に、保持回路１０１ｇ内をループする。すなわち、保持回路１０１ｇは、この時、データ信号Ｑをラッチする。
また、この時、Ｎチャネル型ＭＯＳトランジスタ３０にゲート入力されるクロック信号ｃｌｋバー又はＮチャネル型ＭＯＳトランジスタ３１にゲート入力される制御信号ｅｎバーは、どちらかがアクティブ状態である。
反対に、Ｐチャネル型ＭＯＳトランジスタ２７にゲート入力されるクロック信号ｃｌｋと、Ｐチャネル型ＭＯＳトランジスタ３２にゲート入力される制御信号ｅｎが共にアクティブ状態の時は、インバータ回路２６から出力されたデータ信号Ｑは、保持回路１０１ｇ内をループしない。すなわち、保持回路１０１ｇは、この時、データ信号Ｑをラッチしない。また、この時、Ｎチャネル型ＭＯＳトランジスタ３０にゲート入力されるクロック信号ｃｌｋバー及びＮチャネル型ＭＯＳトランジスタ３１にゲート入力される制御信号ｅｎバーは、いずれも非アクティブ状態である。
反対に、Ｐチャネル型ＭＯＳトランジスタ２７にゲート入力されるクロック信号ｃｌｋと、Ｐチャネル型ＭＯＳトランジスタ３２にゲート入力される制御信号ｅｎが共にアクティブ状態の時は、インバータ回路２６から出力されたデータ信号Ｑは、保持回路１０１ｇ内をループしない。すなわち、保持回路１０１ｇは、この時、データ信号Ｑをラッチしない。また、この時、Ｎチャネル型ＭＯＳトランジスタ３０にゲート入力されるクロック信号ｃｌｋバー及びＮチャネル型ＭＯＳトランジスタ３１にゲート入力される制御信号ｅｎバーは、いずれも非アクティブ状態である。
すなわち、保持回路１０１ｇは、レジスタ１に入力される制御信号ｅｎがアクティブ状態から非アクティブ状態になることで、クロック信号ｃｌｋの信号状態によらずに、通過許可回路１０１ｆを通過したデータ信号Ｑをラッチする。
＜効果＞
図３は、図１に示すＡ１点、Ｂ１点、Ｃ１点、Ｙ１点における各信号のタイミングチャートを示す図である。
＜効果＞
図３は、図１に示すＡ１点、Ｂ１点、Ｃ１点、Ｙ１点における各信号のタイミングチャートを示す図である。
Ａ１点ではクロック信号ｃｌｋを、Ｂ１点ではクロック信号ｃｌｋ５を、Ｃ１点ではクロック信号ｃｌｋ４を、Ｙ１点では制御信号ｅｎを検出する。
レジスタ１０４とレジスタ１間のパス遅延は、Ｔｅｎ＋Ｔｓｅｔｕｐ２である。ゲーティッドセルとしてＡＮＤ回路１０２を用いた同期式集積回路１００の、レジスタ１０４とレジスタ１０１間のパス遅延であるＴｅｎ＋Ｔｓｅｔｕｐ１＋Ｔｇと比較すると、パス遅延をＴｇ分小さくすることができる。Ｔｓｅｔｕｐ１とＴｓｅｔｕｐ２はほぼ同一の値である。
レジスタ１０４とレジスタ１間のパス遅延は、Ｔｅｎ＋Ｔｓｅｔｕｐ２である。ゲーティッドセルとしてＡＮＤ回路１０２を用いた同期式集積回路１００の、レジスタ１０４とレジスタ１０１間のパス遅延であるＴｅｎ＋Ｔｓｅｔｕｐ１＋Ｔｇと比較すると、パス遅延をＴｇ分小さくすることができる。Ｔｓｅｔｕｐ１とＴｓｅｔｕｐ２はほぼ同一の値である。
これにより、レジスタ１０４とレジスタ１間のパスが同期式集積回路１０のクリティカルパスとなる場合、そのパス遅延が縮小されるので、同期式集積回路１０の動作周波数を向上させることができる。
＜実施の形態２＞
上述のレジスタ１は、制御信号ｅｎがアクティブ状態から非アクティブ状態になることで、データ信号Ｑを保持回路１０１ｇにラッチしたまま、スレーブラッチ回路内に入力されたデータ信号の遷移を停止するものであったが、マスタラッチ回路では、入力されるクロック信号ｃｌｋに応じて、入力されるデータ信号の遷移が行われるので、その分、レジスタ１内で無駄に電力が消費されるという問題があった。
＜実施の形態２＞
上述のレジスタ１は、制御信号ｅｎがアクティブ状態から非アクティブ状態になることで、データ信号Ｑを保持回路１０１ｇにラッチしたまま、スレーブラッチ回路内に入力されたデータ信号の遷移を停止するものであったが、マスタラッチ回路では、入力されるクロック信号ｃｌｋに応じて、入力されるデータ信号の遷移が行われるので、その分、レジスタ１内で無駄に電力が消費されるという問題があった。
実施の形態２では、係る問題を解決したレジスタについて説明する。
図４は、実施の形態２の同期式集積回路１０Ａを模式的に示した図である。
同期式集積回路１０Ａが、同期式集積回路１０と異なる構成は、レジスタ１Ａ、クロックスキュー調整に用いられるバッファ１１７、１１８、１１９だけであり、それ以外は同じである。
図４は、実施の形態２の同期式集積回路１０Ａを模式的に示した図である。
同期式集積回路１０Ａが、同期式集積回路１０と異なる構成は、レジスタ１Ａ、クロックスキュー調整に用いられるバッファ１１７、１１８、１１９だけであり、それ以外は同じである。
バッファ１１７はクロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ７をレジスタ１０３に出力する。
バッファ１１８は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ６をレジスタ１０４に出力する。
バッファ１１９は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋをレジスタ１に出力する。
＜レジスタ１Ａ＞
図５に、レジスタ１Ａのゲート回路図を示す。
バッファ１１８は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ６をレジスタ１０４に出力する。
バッファ１１９は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋをレジスタ１に出力する。
＜レジスタ１Ａ＞
図５に、レジスタ１Ａのゲート回路図を示す。
レジスタ１Ａは、マスタ・スレーブ型のフリップフロップ回路であり、マスタラッチ回路を構成する通過許可回路１０１ｉ、保持回路１０１ｊと、スレーブラッチ回路を構成する通過許可回路１０１ｃ、保持回路１０１ｄと、クロック信号反転回路１０１ｅと、制御信号反転回路１０１ｈから成る。
レジスタ１Ａのスレーブラッチ回路は、背景技術で説明したレジスタ１００のスレーブラッチ回路と同じ構成であり、レジスタ１Ａのマスタラッチ回路の構成と、制御信号反転回路１０１ｈが付加されている点がレジスタ１００と異なる。
レジスタ１Ａのスレーブラッチ回路は、背景技術で説明したレジスタ１００のスレーブラッチ回路と同じ構成であり、レジスタ１Ａのマスタラッチ回路の構成と、制御信号反転回路１０１ｈが付加されている点がレジスタ１００と異なる。
＜通過許可回路１０１ｉ＞
通過許可回路１０１ｉは、Ｐチャネル型ＭＯＳトランジスタ３４、３５、３６、Ｎチャネル型ＭＯＳトランジスタ３７、３８、３９それぞれのソース・ドレインパスが直列に接続されて成るＣＭＯＳ構造の回路である。
Ｐチャネル型ＭＯＳトランジスタ３４のゲート電極は、クロック信号ｃｌｋを入力とする。
通過許可回路１０１ｉは、Ｐチャネル型ＭＯＳトランジスタ３４、３５、３６、Ｎチャネル型ＭＯＳトランジスタ３７、３８、３９それぞれのソース・ドレインパスが直列に接続されて成るＣＭＯＳ構造の回路である。
Ｐチャネル型ＭＯＳトランジスタ３４のゲート電極は、クロック信号ｃｌｋを入力とする。
Ｐチャネル型ＭＯＳトランジスタ３５のゲート電極は、組み合わせ回路１０５から出力されたデータ信号ｄａｔａを入力とする。
Ｐチャネル型ＭＯＳトランジスタ３６のゲート電極は、制御信号反転回路１０１ｈによって反転された制御信号ｅｎバーを入力とする。
Ｎチャネル型ＭＯＳトランジスタ３７のゲート電極は、制御信号反転回路１０１ｈによって反転された制御信号ｅｎバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ３６のゲート電極は、制御信号反転回路１０１ｈによって反転された制御信号ｅｎバーを入力とする。
Ｎチャネル型ＭＯＳトランジスタ３７のゲート電極は、制御信号反転回路１０１ｈによって反転された制御信号ｅｎバーを入力とする。
Ｎチャネル型ＭＯＳトランジスタ３８のゲート電極は、組み合わせ回路１０５から出力されたデータ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ３９のゲート電極は、クロック信号反転回路１０１ｅによって反転されたクロック信号ｃｌｋバーを入力とする。
通過許可回路１０１ｉが、従来のマスタ側の通過許可回路である図１３に示す通過許可回路１０１ａと異なる点は、制御信号ｅｎをゲート入力とするＮチャネル型ＭＯＳトランジスタ３７及び制御信号ｅｎバーをゲート入力とするＰチャネル型ＭＯＳトランジスタ３６が備わっている点である。
Ｎチャネル型ＭＯＳトランジスタ３９のゲート電極は、クロック信号反転回路１０１ｅによって反転されたクロック信号ｃｌｋバーを入力とする。
通過許可回路１０１ｉが、従来のマスタ側の通過許可回路である図１３に示す通過許可回路１０１ａと異なる点は、制御信号ｅｎをゲート入力とするＮチャネル型ＭＯＳトランジスタ３７及び制御信号ｅｎバーをゲート入力とするＰチャネル型ＭＯＳトランジスタ３６が備わっている点である。
ここで、通過許可回路１０１ｉの動作について説明する。
Ｐチャネル型ＭＯＳトランジスタ３６及びＮチャネル型ＭＯＳトランジスタ３７にゲート入力されるデータ信号ｄａｔａは、Ｐチャネル型ＭＯＳトランジスタ３４にゲート入力されるクロック信号ｃｌｋが非アクティブ状態で、且つＰチャネル型ＭＯＳトランジスタ３６にゲート入力される制御信号ｅｎバーが非アクティブ状態の時に、データ信号ｄａｔａの反転信号であるデータ信号ｄａｔａバーとして通過許可回路１０１ｉを通過する。この時、Ｎチャネル型ＭＯＳトランジスタ３９にゲート入力されるクロック信号ｃｌｋバーとＮチャネル型ＭＯＳトランジスタ３７にゲート入力される制御信号ｅｎは共にアクティブ状態である。なお、本実施の形態において、アクティブ状態とは、信号の電圧レベルがＨｉの状態とし、非アクティブ状態とは、信号の電圧レベルがＬｏｗの状態とする。
Ｐチャネル型ＭＯＳトランジスタ３６及びＮチャネル型ＭＯＳトランジスタ３７にゲート入力されるデータ信号ｄａｔａは、Ｐチャネル型ＭＯＳトランジスタ３４にゲート入力されるクロック信号ｃｌｋが非アクティブ状態で、且つＰチャネル型ＭＯＳトランジスタ３６にゲート入力される制御信号ｅｎバーが非アクティブ状態の時に、データ信号ｄａｔａの反転信号であるデータ信号ｄａｔａバーとして通過許可回路１０１ｉを通過する。この時、Ｎチャネル型ＭＯＳトランジスタ３９にゲート入力されるクロック信号ｃｌｋバーとＮチャネル型ＭＯＳトランジスタ３７にゲート入力される制御信号ｅｎは共にアクティブ状態である。なお、本実施の形態において、アクティブ状態とは、信号の電圧レベルがＨｉの状態とし、非アクティブ状態とは、信号の電圧レベルがＬｏｗの状態とする。
通過したデータ信号ｄａｔａバーは、Ｐチャネル型ＭＯＳトランジスタ３６とＮチャネル型ＭＯＳトランジスタ３７のソース・ドレインパスから、保持回路１０１ｊへ出力される。
反対に、Ｐチャネル型ＭＯＳトランジスタ３４にゲート入力されるクロック信号ｃｌｋがアクティブ状態、又はＰチャネル型ＭＯＳトランジスタ３６にゲート入力される制御信号ｅｎバーがアクティブ状態の時は、Ｐチャネル型ＭＯＳトランジスタ３５及びＮチャネル型ＭＯＳトランジスタ３８にゲート入力されるデータ信号ｄａｔａは、通過許可回路１０１ｉを通過しない。この時、Ｎチャネル型ＭＯＳトランジスタ３９にゲート入力されるクロック信号ｃｌｋバー又はＮチャネル型ＭＯＳトランジスタ３７にゲート入力される制御信号ｅｎのどちらかが、非アクティブ状態である。
反対に、Ｐチャネル型ＭＯＳトランジスタ３４にゲート入力されるクロック信号ｃｌｋがアクティブ状態、又はＰチャネル型ＭＯＳトランジスタ３６にゲート入力される制御信号ｅｎバーがアクティブ状態の時は、Ｐチャネル型ＭＯＳトランジスタ３５及びＮチャネル型ＭＯＳトランジスタ３８にゲート入力されるデータ信号ｄａｔａは、通過許可回路１０１ｉを通過しない。この時、Ｎチャネル型ＭＯＳトランジスタ３９にゲート入力されるクロック信号ｃｌｋバー又はＮチャネル型ＭＯＳトランジスタ３７にゲート入力される制御信号ｅｎのどちらかが、非アクティブ状態である。
すなわち、通過許可回路１０１ｉは、レジスタ１Ａに入力される制御信号ｅｎが非アクティブ状態からアクティブ状態となることで、クロック信号ｃｌｋの信号状態によらず、入力されたデータ信号ｄａｔａを、後段の保持回路１０１ｊに通過させない。
＜保持回路１０１ｊ＞
保持回路１０１ｊは、インバータ回路４０と、回路４７をループにした回路であり、回路４７は、Ｐチャネル型ＭＯＳトランジスタ４１、４２、Ｎチャネル型ＭＯＳトランジスタ４３、４４それぞれのソース・ドレインパスが直列に接続され、Ｐチャネル型ＭＯＳトランジスタ４１、４６のソース・ドレインパスが並列に接続され、Ｎチャネル型ＭＯＳトランジスタ４４、４５のソース・ドレインパスが並列に接続されて成るＣＭＯＳ構造の回路である。
＜保持回路１０１ｊ＞
保持回路１０１ｊは、インバータ回路４０と、回路４７をループにした回路であり、回路４７は、Ｐチャネル型ＭＯＳトランジスタ４１、４２、Ｎチャネル型ＭＯＳトランジスタ４３、４４それぞれのソース・ドレインパスが直列に接続され、Ｐチャネル型ＭＯＳトランジスタ４１、４６のソース・ドレインパスが並列に接続され、Ｎチャネル型ＭＯＳトランジスタ４４、４５のソース・ドレインパスが並列に接続されて成るＣＭＯＳ構造の回路である。
インバータ回路４０は、通過許可回路１０１ｉから出力されたデータ信号ｄａｔａバーを反転して、データ信号ｄａｔａを出力する。
Ｐチャネル型ＭＯＳトランジスタ４１のゲート電極は、クロック信号反転回路１０１ｅによって反転されたクロック信号ｃｌｋバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ４２のゲート電極は、インバータ回路４０から出力されたデータ信号ｄａｔａを入力とする。
Ｐチャネル型ＭＯＳトランジスタ４１のゲート電極は、クロック信号反転回路１０１ｅによって反転されたクロック信号ｃｌｋバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ４２のゲート電極は、インバータ回路４０から出力されたデータ信号ｄａｔａを入力とする。
Ｐチャネル型ＭＯＳトランジスタ４６のゲート電極は、制御信号ｅｎを入力とする。
Ｎチャネル型ＭＯＳトランジスタ４３のゲート電極は、インバータ回路４０から出力されたデータ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ４４のゲート電極は、クロック信号ｃｌｋを入力とする。
Ｎチャネル型ＭＯＳトランジスタ４３のゲート電極は、インバータ回路４０から出力されたデータ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ４４のゲート電極は、クロック信号ｃｌｋを入力とする。
Ｎチャネル型ＭＯＳトランジスタ４５のゲート電極は、制御信号反転回路１０１ｈによって反転された制御信号ｅｎバーを入力とする。
保持回路１０１ｊが、従来のスレーブ側の保持回路である図１３に示す保持回路１０１ｂと異なる点は、制御信号ｅｎバーをゲート入力とするＮチャネル型ＭＯＳトランジスタ４５及び制御信号ｅｎをゲート入力とするＰチャネル型ＭＯＳトランジスタ４６が備わっている点である。
保持回路１０１ｊが、従来のスレーブ側の保持回路である図１３に示す保持回路１０１ｂと異なる点は、制御信号ｅｎバーをゲート入力とするＮチャネル型ＭＯＳトランジスタ４５及び制御信号ｅｎをゲート入力とするＰチャネル型ＭＯＳトランジスタ４６が備わっている点である。
ここで、保持回路１０１ｊの動作について説明する。
Ｐチャネル型ＭＯＳトランジスタ４２及びＮチャネル型ＭＯＳトランジスタ４３それぞれにゲート入力されるインバータ回路４０から出力されたデータ信号ｄａｔａは、Ｐチャネル型ＭＯＳトランジスタ４１にゲート入力されるクロック信号ｃｌｋバーが非アクティブ状態、又はＰチャネル型ＭＯＳトランジスタ４６にゲート入力される制御信号ｅｎが非アクティブ状態の時に、保持回路１０１ｇ内をループする。すなわち、保持回路１０１ｊはこの時、データ信号ｄａｔａをラッチする。
Ｐチャネル型ＭＯＳトランジスタ４２及びＮチャネル型ＭＯＳトランジスタ４３それぞれにゲート入力されるインバータ回路４０から出力されたデータ信号ｄａｔａは、Ｐチャネル型ＭＯＳトランジスタ４１にゲート入力されるクロック信号ｃｌｋバーが非アクティブ状態、又はＰチャネル型ＭＯＳトランジスタ４６にゲート入力される制御信号ｅｎが非アクティブ状態の時に、保持回路１０１ｇ内をループする。すなわち、保持回路１０１ｊはこの時、データ信号ｄａｔａをラッチする。
また、この時、Ｎチャネル型ＭＯＳトランジスタ４４にゲート入力されるクロック信号ｃｌｋ又はＮチャネル型ＭＯＳトランジスタ４５にゲート入力される制御信号ｅｎバーは、どちらかがアクティブ状態である。
反対に、Ｐチャネル型ＭＯＳトランジスタ４１にゲート入力されるクロック信号ｃｌｋバーがアクティブ状態で、且つＰチャネル型ＭＯＳトランジスタ４６にゲート入力される制御信号ｅｎもアクティブ状態の時は、インバータ回路４０から出力されたデータ信号ｄａｔａは、保持回路１０１ｉ内をループしない。すなわち、保持回路１０１ｉはこの時、データ信号ｄａｔａをラッチしない。また、この時、Ｎチャネル型ＭＯＳトランジスタ４４にゲート入力されるクロック信号ｃｌｋ及びＮチャネル型ＭＯＳトランジスタ４５にゲート入力される制御信号ｅｎバーは、いずれも非アクティブ状態である。
反対に、Ｐチャネル型ＭＯＳトランジスタ４１にゲート入力されるクロック信号ｃｌｋバーがアクティブ状態で、且つＰチャネル型ＭＯＳトランジスタ４６にゲート入力される制御信号ｅｎもアクティブ状態の時は、インバータ回路４０から出力されたデータ信号ｄａｔａは、保持回路１０１ｉ内をループしない。すなわち、保持回路１０１ｉはこの時、データ信号ｄａｔａをラッチしない。また、この時、Ｎチャネル型ＭＯＳトランジスタ４４にゲート入力されるクロック信号ｃｌｋ及びＮチャネル型ＭＯＳトランジスタ４５にゲート入力される制御信号ｅｎバーは、いずれも非アクティブ状態である。
すなわち、保持回路１０１ｊは、レジスタ１Ａに入力される制御信号ｅｎが非アクティブ状態からアクティブ状態となることで、クロック信号ｃｌｋの信号状態によらずに、通過許可回路１０１ｉを通過したデータ信号ｄａｔａをラッチする。
＜効果＞
レジスタ１Ａは、制御信号ｅｎが非アクティブ状態からアクティブ状態となることで、データ信号を保持回路１０１ｊにラッチしたまま、マスタラッチ回路内に入力されたデータ信号の遷移を停止するので、レジスタ１に比べて、消費電力が低い。
＜効果＞
レジスタ１Ａは、制御信号ｅｎが非アクティブ状態からアクティブ状態となることで、データ信号を保持回路１０１ｊにラッチしたまま、マスタラッチ回路内に入力されたデータ信号の遷移を停止するので、レジスタ１に比べて、消費電力が低い。
しかし、レジスタ１Ａを用いてクロック供給制御を行う場合、制御信号ｅｎの立ち上がりエッジは、クロック信号ｃｌｋの立ち下りエッジのタイミングより前の時点に、レジスタ１Ａに到達する必要がある。これは、レジスタ１を用いてクロック供給制御を行う場合より、クロック周期Ｔｃｙｃｌｅの半サイクル分以上早く制御信号ｅｎがレジスタ１Ａに到達しなければならないことを意味する。
図６は、図４に示すＡ２点、Ｂ２点、Ｃ２点、Ｙ２点における各信号のタイミングチャートを示す図である。
Ａ２点ではクロック信号ｃｌｋを、Ｂ２点ではクロック信号ｃｌｋ７を、Ｃ２点ではクロック信号ｃｌｋ６を、Ｙ２点では制御信号ｅｎを検出する。
図６に示すように、制御信号ｅｎの立ち上がりエッジ６００は、クロック信号ｃｌｋの立下りエッジ６０１のタイミングから少なくともセットアップ時間Ｔｓｅｔｕｐ３より前の時点に、Ｙ点に到達しなければならない。
Ａ２点ではクロック信号ｃｌｋを、Ｂ２点ではクロック信号ｃｌｋ７を、Ｃ２点ではクロック信号ｃｌｋ６を、Ｙ２点では制御信号ｅｎを検出する。
図６に示すように、制御信号ｅｎの立ち上がりエッジ６００は、クロック信号ｃｌｋの立下りエッジ６０１のタイミングから少なくともセットアップ時間Ｔｓｅｔｕｐ３より前の時点に、Ｙ点に到達しなければならない。
クロック周期Ｔｃｙｃｌｅを変更することなく、制御信号ｅｎの立ち上がりエッジ６００が、クロック信号ｃｌｋの立下りエッジ６０１のタイミングから少なくともセットアップ時間Ｔｓｅｔｕｐ３より前の時点に、Ｙ点に到達できるのであれば、レジスタの消費電力を低減することができるので、レジスタ１よりレジスタ１Ａをクロック信号の供給制御対象のレジスタとして用いることが望ましい。
＜考察＞
ここで、ゲーティッドセルとしてＡＮＤ回路１０２を用いた同期式集積回路１００、ゲーティッドセルとしてＯＲ回路を用いた同期式集積回路１００Ａ（詳細は後述する。）、実施の形態１の同期式集積回路１０、及び実施の形態２の同期式集積回路１０Ａそれぞれにおける、遅延時間Ｔｅｎの許容範囲（以下、「遅延許容範囲」という。）について考察する。
ここで、ゲーティッドセルとしてＡＮＤ回路１０２を用いた同期式集積回路１００、ゲーティッドセルとしてＯＲ回路を用いた同期式集積回路１００Ａ（詳細は後述する。）、実施の形態１の同期式集積回路１０、及び実施の形態２の同期式集積回路１０Ａそれぞれにおける、遅延時間Ｔｅｎの許容範囲（以下、「遅延許容範囲」という。）について考察する。
遅延許容範囲とは、制御信号ｅｎの遅延時間Ｔｅｎが、制御信号ｅｎのパスがクリティカルパスとならない、すなわち、クロック周期Ｔｃｙｃｌｅに影響を与えることのない遅延時間の範囲のことである。
制御信号ｅｎの遅延時間Ｔｅｎが遅延許容範囲を超える場合、設計者は、制御信号ｅｎのパスをクリティカルパスとみなして、クロック周期Ｔｃｙｃｌｅをクリティカルパスの遅延より大きくとりなおさなければならない。すなわち、同期式集積回路の動作周波数を下げなければならない。
制御信号ｅｎの遅延時間Ｔｅｎが遅延許容範囲を超える場合、設計者は、制御信号ｅｎのパスをクリティカルパスとみなして、クロック周期Ｔｃｙｃｌｅをクリティカルパスの遅延より大きくとりなおさなければならない。すなわち、同期式集積回路の動作周波数を下げなければならない。
まず、同期式集積回路１００Ａについて説明する。
図１４は、ゲーティッドセルとしてＯＲ回路が組み込まれた同期式集積回路１００Ａを模式的に示した図である。
同期式集積回路１００Ａが、背景技術にて説明した同期式集積回路１００と異なる点は、ＡＮＤ回路１０２がＯＲ回路２００に代わった点と、クロックスキュー調整に用いられるバッファ２１０、２１１だけであり、それ以外は同じである。
図１４は、ゲーティッドセルとしてＯＲ回路が組み込まれた同期式集積回路１００Ａを模式的に示した図である。
同期式集積回路１００Ａが、背景技術にて説明した同期式集積回路１００と異なる点は、ＡＮＤ回路１０２がＯＲ回路２００に代わった点と、クロックスキュー調整に用いられるバッファ２１０、２１１だけであり、それ以外は同じである。
バッファ２１０は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ３をレジスタ１０４に出力する。
バッファ２１１は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ２をレジスタ１０３に出力する。
組み合わせ回路１０６から出力された制御信号ｅｎは、制御信号線１０９を通ってＯＲ回路２００に入力される。
バッファ２１１は、クロック信号発生回路１０７から出力されたクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ２をレジスタ１０３に出力する。
組み合わせ回路１０６から出力された制御信号ｅｎは、制御信号線１０９を通ってＯＲ回路２００に入力される。
ＯＲ回路２００は、制御信号ｅｎとクロック信号ｃｌｋ０を入力とし、クロック信号ｃｌｋ１を出力とする。
ＯＲ回路２００は、信号が入力されてから出力されるまでに遅延時間Ｔｇ０分の位相遅れが生じる。
図１５は、図１４に示すＡ点、Ｂ点、Ｃ点、Ｘ２、Ｙ３点における各信号のタイミングチャートを示す図である。
ＯＲ回路２００は、信号が入力されてから出力されるまでに遅延時間Ｔｇ０分の位相遅れが生じる。
図１５は、図１４に示すＡ点、Ｂ点、Ｃ点、Ｘ２、Ｙ３点における各信号のタイミングチャートを示す図である。
Ａ点ではクロック信号ｃｌｋ１を、Ｂ点ではクロック信号ｃｌｋ２を、Ｃ点ではクロック信号ｃｌｋ３を、Ｄ点ではデータ信号ｄａｔａを、Ｘ２点ではクロック信号ｃｌｋ０を、Ｙ３点では制御信号ｅｎを検出する。
図１５に示すようにＡ、Ｂ、Ｃ点において検出される各クロック信号の位相は、クロックスキュー調整の結果、一致している。
図１５に示すようにＡ、Ｂ、Ｃ点において検出される各クロック信号の位相は、クロックスキュー調整の結果、一致している。
クロック信号ｃｌｋ０は、ＯＲ回路２００に入力されてからクロック信号ｃｌｋ１として出力されるまでに遅延時間Ｔｇ０分の遅延が生じるので、クロック信号ｃｌｋ１、ｃｌｋ２、ｃｌｋ３の位相より、遅延時間Ｔｇ０分早く進んだ信号位相がＯＲ回路２００に入力されるように調整されている。
データ信号ｄａｔａは、レジスタ１０１にラッチさせるデータの開始位置１１００が、レジスタ１０１に入力されるｃｌｋ１の立ち上がりエッジ１１０１より少なくともセットアップ時間Ｔｓｅｔｕｐ前の時点に、レジスタ１０１に到達するよう調整されている。
データ信号ｄａｔａは、レジスタ１０１にラッチさせるデータの開始位置１１００が、レジスタ１０１に入力されるｃｌｋ１の立ち上がりエッジ１１０１より少なくともセットアップ時間Ｔｓｅｔｕｐ前の時点に、レジスタ１０１に到達するよう調整されている。
制御信号ｅｎは、図１５に示すクロック信号ｃｌｋ０の立ち下がりエッジ１５０１を立ち下がらせずにＨｉｇｈ状態のままＯＲ回路２００からｃｌｋ１として出力させるために、立ち下がりエッジ１５０１のタイミングから少なくともセットアップ時間Ｔｓｅｔｕｐ４より前の時点に、制御信号ｅｎの立ち上がりエッジ１５０２がＹ３点に到達するように調整されている。
同期式集積回路１００Ａは、ゲート信号ｅｎを非アクティブ状態からアクティブ状態にすることで、ＯＲ回路２００から出力されるクロック信号ｃｌｋ１をＨｉｇｈの状態に固定してパルスを停止する。
レジスタ１０１は、ＯＲ回路２００からＨｉｇｈの状態で固定されたクロック信号ｃｌｋ１を受けると、通過許可回路１０１ａは閉じた状態になり、通過許可回路１０１ｃは開いた状態になる。
レジスタ１０１は、ＯＲ回路２００からＨｉｇｈの状態で固定されたクロック信号ｃｌｋ１を受けると、通過許可回路１０１ａは閉じた状態になり、通過許可回路１０１ｃは開いた状態になる。
よって、マスタラッチ回路のデータ遷移が行われないので、スレーブラッチ回路のデータ遷移も行われず、ＡＮＤ回路１０２をゲーティッドセルとして用いる場合よりもレジスタ１０１の消費電力を低減することができる。
しかし、上述したように制御信号ｅｎの立ち上がりエッジ１５０２は、クロック信号ｃｌｋ１の立ち下りエッジ１５０１のタイミングより前の時点で、レジスタ１０１に到達する必要がある。これは、ＡＮＤ回路１０２を用いてクロック供給制御を行う場合より、クロック周期Ｔｃｙｃｌｅの半サイクル分以上早く制御信号ｅｎが、ＯＲ回路２００に到達しなければならないことを意味する。
しかし、上述したように制御信号ｅｎの立ち上がりエッジ１５０２は、クロック信号ｃｌｋ１の立ち下りエッジ１５０１のタイミングより前の時点で、レジスタ１０１に到達する必要がある。これは、ＡＮＤ回路１０２を用いてクロック供給制御を行う場合より、クロック周期Ｔｃｙｃｌｅの半サイクル分以上早く制御信号ｅｎが、ＯＲ回路２００に到達しなければならないことを意味する。
図７は、クロックゲーティングの形態が異なる４つの同期式集積回路の、制御信号ｅｎの遅延許容範囲を表した図である。
各同期式集積回路において、クロック周期Ｔｃｙｃｌｅに対して許容される制御信号ｅｎの遅延許容範囲は、太字の矢印で示されている。
同図に示すように、同期式集積回路１０の遅延許容範囲７０１が最も大きく、以下、遅延許容範囲の大きさは、同期式集積回路１００の遅延許容範囲７０２、同期式集積回路１０Ａの遅延許容範囲７０３、同期式集積回路１００Ａの遅延許容範囲７０４の順に大きい。
各同期式集積回路において、クロック周期Ｔｃｙｃｌｅに対して許容される制御信号ｅｎの遅延許容範囲は、太字の矢印で示されている。
同図に示すように、同期式集積回路１０の遅延許容範囲７０１が最も大きく、以下、遅延許容範囲の大きさは、同期式集積回路１００の遅延許容範囲７０２、同期式集積回路１０Ａの遅延許容範囲７０３、同期式集積回路１００Ａの遅延許容範囲７０４の順に大きい。
一方、クロック信号の供給制御対象レジスタの消費電力は、同期式集積回路１０のレジスタ１が最も大きく、以下、消費電力の大きさは、同期式集積回路１００のレジスタ１０１、同期式集積回路１０Ａのレジスタ１Ａ、同期式集積回路１００Ａのレジスタ１０１の順に大きい。なお、レジスタ１０１の消費電力は、入力データ信号ｄａｔａの遷移確率によって消費電力の絶対値が変化するので、必ずしもこの順にならないことがある。
同期式集積回路１０Ａのレジスタ１Ａより、同期式集積回路１００Ａのレジスタ１０１の消費電力の方が小さい理由は、同期式集積回路１００Ａのレジスタ１０１の方がクロックラインで消費される電力が小さいためである。同様の理由で、同期式集積回路１０のレジスタ１より、同期式集積回路１００のレジスタ１０１の消費電力の方が小さい。
このように、上述の４つの形態の同期式集積回路は、それぞれ遅延許容範囲及びクロック供給制御対象レジスタの消費電力が異なるので、同期式集積回路の設計者が、制御信号ｅｎの遅延時間Ｔｅｎや、要求される動作周波数や消費電力に応じて、上述の４つのクロックゲーティングの形態を使い分けることで、同期式集積回路の動作周波数の向上、消費電力の低下を図ることができる。
このように、上述の４つの形態の同期式集積回路は、それぞれ遅延許容範囲及びクロック供給制御対象レジスタの消費電力が異なるので、同期式集積回路の設計者が、制御信号ｅｎの遅延時間Ｔｅｎや、要求される動作周波数や消費電力に応じて、上述の４つのクロックゲーティングの形態を使い分けることで、同期式集積回路の動作周波数の向上、消費電力の低下を図ることができる。
特に近年の同期式集積回路の設計では、セルベース設計が一般的である。セルベース設計においては、ＡＮＤ回路、ＯＲ回路、レジスタ回路等の様々な論理回路を予め論理セルとしてライブラリに登録しておき、設計者はこれらの論理セルをライブラリから選択して同期式集積回路の設計を行う。
上述のレジスタ１、レジスタ１Ａ、レジスタ１０１、ＡＮＤ回路１０２、ＯＲ回路２００等は、論理セルとしてライブラリに登録することが可能であり、設計者が、ライブラリからこれらを選択して同期式集積回路の構成部として用いることで、最適な箇所で最適なクロックゲーティングの形態を使い分けることができ、設計の自由度が飛躍的に向上し、ひいては設計時間の短縮につながる。
上述のレジスタ１、レジスタ１Ａ、レジスタ１０１、ＡＮＤ回路１０２、ＯＲ回路２００等は、論理セルとしてライブラリに登録することが可能であり、設計者が、ライブラリからこれらを選択して同期式集積回路の構成部として用いることで、最適な箇所で最適なクロックゲーティングの形態を使い分けることができ、設計の自由度が飛躍的に向上し、ひいては設計時間の短縮につながる。
＜補足＞
なお、本発明は上述の各実施の形態に限定されないのはもちろんである。すなわち、
（１）本発明に係るレジスタは、マスタ・スレーブ型のフリップフロップ回路でなくてもよい。例えば、図８に示す、通過許可回路８０１、保持回路８０２、インバータ８０３から成るレジスタ１Ｂも本発明に含まれる。
なお、本発明は上述の各実施の形態に限定されないのはもちろんである。すなわち、
（１）本発明に係るレジスタは、マスタ・スレーブ型のフリップフロップ回路でなくてもよい。例えば、図８に示す、通過許可回路８０１、保持回路８０２、インバータ８０３から成るレジスタ１Ｂも本発明に含まれる。
通過許可回路８０１は、Ｐチャネル型ＭＯＳトランジスタ８０４、８０５、８０６、Ｎチャネル型ＭＯＳトランジスタ８０７、８０８、８０９それぞれのソース・ドレインパスが直列に接続されて成るＣＭＯＳ構造の回路である。
Ｐチャネル型ＭＯＳトランジスタ８０４のゲート電極は、制御信号ｅｎバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ８０４のゲート電極は、制御信号ｅｎバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ８０５のゲート電極は、クロック信号ｃｌｋバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ８０６のゲート電極は、データ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ８０７のゲート電極は、データ信号ｄａｔａを入力とする。
Ｐチャネル型ＭＯＳトランジスタ８０６のゲート電極は、データ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ８０７のゲート電極は、データ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ８０８のゲート電極は、クロック信号ｃｌｋを入力とする。
Ｎチャネル型ＭＯＳトランジスタ８０９のゲート電極は、制御信号ｅｎを入力とする。
通過許可回路８０１が、実施の形態１で説明した通過許可回路１０１ｆと異なる点は、制御信号ｅｎバーをゲート入力とするＰチャネル型ＭＯＳトランジスタ８０４が、最も電源側に配置され、制御信号ｅｎをゲート入力とするＮチャネル型ＭＯＳトランジスタ８０９が、最もアース側に配置されている点である。動作は、通過許可回路１０１ｆと同様である。
Ｎチャネル型ＭＯＳトランジスタ８０９のゲート電極は、制御信号ｅｎを入力とする。
通過許可回路８０１が、実施の形態１で説明した通過許可回路１０１ｆと異なる点は、制御信号ｅｎバーをゲート入力とするＰチャネル型ＭＯＳトランジスタ８０４が、最も電源側に配置され、制御信号ｅｎをゲート入力とするＮチャネル型ＭＯＳトランジスタ８０９が、最もアース側に配置されている点である。動作は、通過許可回路１０１ｆと同様である。
保持回路８０２は、インバータ回路８１０、８１１がループ接続されて成る。保持回路８０２には、クロック信号ｃｌｋが入力されていないので、制御信号ｅｎを入力する必要はない。
（２）また、図９に示す、通過許可回路９０１、保持回路９０２、インバータ９０３から成るレジスタ１Ｃも本発明に含まれる。
（２）また、図９に示す、通過許可回路９０１、保持回路９０２、インバータ９０３から成るレジスタ１Ｃも本発明に含まれる。
通過許可回路９０１は、Ｐチャネル型ＭＯＳトランジスタ９０４、９０５、Ｎチャネル型ＭＯＳトランジスタ９０６、９０７それぞれのソース・ドレインパスが直列に接続されて成るクロックドインバータと、Ｐチャネル型ＭＯＳトランジスタ９０８とＮチャネル型ＭＯＳトランジスタ９０９から成るトランスファーゲートとで構成されている。なお、Ｐチャネル型ＭＯＳトランジスタ９０４、９０５、９０８のソース・ドレインパスは直列接続となっており、Ｎチャネル型ＭＯＳトランジスタ９０６、９０７、９０９のソース・ドレインパスも直列接続となっている。
Ｐチャネル型ＭＯＳトランジスタ９０４のゲート電極は、クロック信号ｃｌｋバーを入力とする。
Ｐチャネル型ＭＯＳトランジスタ９０５のゲート電極は、データ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ９０６のゲート電極は、データ信号ｄａｔａを入力とする。
Ｐチャネル型ＭＯＳトランジスタ９０５のゲート電極は、データ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ９０６のゲート電極は、データ信号ｄａｔａを入力とする。
Ｎチャネル型ＭＯＳトランジスタ９０７のゲート電極は、クロック信号ｃｌｋを入力とする。
Ｐチャネル型ＭＯＳトランジスタ９０８のゲート電極は、制御信号ｅｎバーを入力とする。
Ｎチャネル型ＭＯＳトランジスタ９０９のゲート電極は、制御信号ｅｎを入力とする。
Ｐチャネル型ＭＯＳトランジスタ９０８のゲート電極は、制御信号ｅｎバーを入力とする。
Ｎチャネル型ＭＯＳトランジスタ９０９のゲート電極は、制御信号ｅｎを入力とする。
通過許可回路９０１の動作は、通過許可回路１０１ｆと同様である。
保持回路９０２は、インバータ回路９１０、９１１がループ接続されて成る。保持回路９０２には、クロック信号ｃｌｋが入力されていないので、制御信号ｅｎを入力する必要はない。
（３）上記各実施の形態では、通過許可回路１０１ｆ及び１０１ｉを構成する、制御信号ｅｎ及び制御信号ｅｎバーをそれぞれゲート入力とするＰチャネル及びＮチャネルのＭＯＳトランジスタを、電源若しくはアースから最も離れるようにして配置していた。係る配置にすれば、制御信号ｅｎ若しくは制御信号ｅｎバーをゲート入力とするＭＯＳトランジスタは、他のクロック信号ｃｌｋやデータ信号ｄａｔａをゲート入力とするＭＯＳトランジスタより多少スイッチタイミングを遅らせても許容されるので、制御信号の遅延許容度を増すことができるという効果がある。しかし、本発明は、係る配置に限定されるものではなく、例えば、上述のレジスタ１Ｂの通過許可回路８０１のようにＭＯＳトランジスタを配置してもよい。
（４）上記各実施の形態で説明したフリップフロップ回路は、相補型のＭＯＳ回路であったが、相補型でなくてもよい。
保持回路９０２は、インバータ回路９１０、９１１がループ接続されて成る。保持回路９０２には、クロック信号ｃｌｋが入力されていないので、制御信号ｅｎを入力する必要はない。
（３）上記各実施の形態では、通過許可回路１０１ｆ及び１０１ｉを構成する、制御信号ｅｎ及び制御信号ｅｎバーをそれぞれゲート入力とするＰチャネル及びＮチャネルのＭＯＳトランジスタを、電源若しくはアースから最も離れるようにして配置していた。係る配置にすれば、制御信号ｅｎ若しくは制御信号ｅｎバーをゲート入力とするＭＯＳトランジスタは、他のクロック信号ｃｌｋやデータ信号ｄａｔａをゲート入力とするＭＯＳトランジスタより多少スイッチタイミングを遅らせても許容されるので、制御信号の遅延許容度を増すことができるという効果がある。しかし、本発明は、係る配置に限定されるものではなく、例えば、上述のレジスタ１Ｂの通過許可回路８０１のようにＭＯＳトランジスタを配置してもよい。
（４）上記各実施の形態で説明したフリップフロップ回路は、相補型のＭＯＳ回路であったが、相補型でなくてもよい。
本発明は、クロックゲーティングを行う同期式集積回路に利用できる。
１、１Ａ、１０１、１０３、１０４ レジスタ
１０、１０Ａ、１００、１００Ａ 同期式集積回路
２０〜２２、２７、２８、３２、３４〜３６、４１、４２、４６、８０４〜８０６、９０４，９０５、９０８ Ｐチャネル型ＭＯＳトランジスタ
２３〜２５、２９〜３１、３７〜３９、４３〜４５、８０７〜８０９、９０６、９０７、９０９ Ｎチャネル型ＭＯＳトランジスタ
２６、４０、８０３、８１０、８１１、９０３、９１０、９１１ インバータ回路
１０１ａ、１０１ｃ、１０１ｆ、１０１ｉ、８０１ 通過許可回路
１０１ｂ、１０１ｄ、１０１ｇ、１０１ｊ、８０２ 保持回路
１０１ｅ クロック信号反転回路
１０１ｈ 制御信号反転回路
１０２ ＡＮＤ回路
１０５、１０６ 組み合わせ回路
１０７ クロック信号発生回路
１０８ データ信号線
１０９ 制御信号線
１１０ クロック信号線
１１１〜１１８、２１０、２１１ バッファ
２００ ＯＲ回路
１０、１０Ａ、１００、１００Ａ 同期式集積回路
２０〜２２、２７、２８、３２、３４〜３６、４１、４２、４６、８０４〜８０６、９０４，９０５、９０８ Ｐチャネル型ＭＯＳトランジスタ
２３〜２５、２９〜３１、３７〜３９、４３〜４５、８０７〜８０９、９０６、９０７、９０９ Ｎチャネル型ＭＯＳトランジスタ
２６、４０、８０３、８１０、８１１、９０３、９１０、９１１ インバータ回路
１０１ａ、１０１ｃ、１０１ｆ、１０１ｉ、８０１ 通過許可回路
１０１ｂ、１０１ｄ、１０１ｇ、１０１ｊ、８０２ 保持回路
１０１ｅ クロック信号反転回路
１０１ｈ 制御信号反転回路
１０２ ＡＮＤ回路
１０５、１０６ 組み合わせ回路
１０７ クロック信号発生回路
１０８ データ信号線
１０９ 制御信号線
１１０ クロック信号線
１１１〜１１８、２１０、２１１ バッファ
２００ ＯＲ回路
Claims (7)
- 通過許可回路と保持回路とを含むレジスタ回路において、
前記通過許可回路は、
クロック信号をゲート入力とする第１のトランジスタと、データ信号をゲート入力とする第２のトランジスタと、制御信号をゲート入力とする第３のトランジスタとを有し、
第１のトランジスタのソース・ドレインパスと、第２のトランジスタのソース・ドレインパスと、第３のトランジスタのソース・ドレインパスとが直列に接続されて成り、
入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第１の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第１の状態とは異なる第２の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、
前記保持回路は、
前記通過許可回路から通過したデータ信号をラッチする
ことを特徴とするレジスタ回路。 - 前記保持回路は、
データ信号をゲート入力とする第４のトランジスタと、クロック信号をゲート入力とする第５のトランジスタと、制御信号をゲート入力とする第６のトランジスタとを有し、
第５のトランジスタのソース・ドレインパスと、第６のトランジスタのソース・ドレインパスとが並列に接続され、第４のトランジスタのソース・ドレインパスと、第５のトランジスタのソース・ドレインパスが直列に接続されて成り、
前記制御信号が前記第２の状態である期間に、前記通過許可回路から通過したデータ信号をラッチする
ことを特徴とする請求項１に記載のレジスタ回路。 - 前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、
前記スレーブラッチ回路が、前記通過許可回路及び前記保持回路を有することを特徴とする請求項１又は２記載のレジスタ回路。 - 前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、
前記マスタラッチ回路が、前記通過許可回路及び前記保持回路を有することを特徴とする請求項１又は２記載のレジスタ回路。 - 前記通過許可回路の第１のトランジスタ、第２のトランジスタ、第３のトランジスタは、ソース側からこの順に、第１のトランジスタのソース・ドレインパスと、第２のトランジスタのソース・ドレインパスと、第３のトランジスタのソース・ドレインパスとが直列に接続されて成ることを特徴とする請求項１に記載のレジスタ回路。
- 請求項１に記載のレジスタ回路と、クロック信号を発生するクロック信号発生回路と、制御信号を発生する組み合わせ回路とを含む同期式集積回路において、
前記レジスタ回路の第１のトランジスタのゲートと前記クロック信号発生回路とがクロック信号線を介して接続され、
前記レジスタ回路の第３のトランジスタのゲートと前記組み合わせ回路とが制御信号線を介して接続されている
ことを特徴とする同期式集積回路。 - 請求項３に記載のレジスタ回路と、請求項４に記載のレジスタ回路と、クロック信号を発生するクロック信号発生回路と、各々が制御信号を発生する複数の組み合わせ回路とを含む同期式集積回路において、
前記各レジスタ回路の第１のトランジスタのゲートと前記クロック信号発生回路とが、クロック信号線を介して接続され、
前記各レジスタ回路の第３のトランジスタのゲートと、前記複数の組み合わせ回路のうち対応する組み合わせ回路とが、制御信号線を介して接続されている
ことを特徴とする同期式集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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