JP2006121197A - レジスタ回路、レジスタ回路を含む同期式集積回路 - Google Patents

レジスタ回路、レジスタ回路を含む同期式集積回路 Download PDF

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Abstract

【課題】従来のゲーティッドセルを用いたクロックゲーティングに比べて、制御信号enが伝播されるレジスタ間のパス遅延を縮小することができるレジスタ回路を提供する。
【解決手段】通過許可回路101fは、レジスタ1に入力される制御信号enがアクティブ状態から非アクティブ状態となることで、クロック信号clkの信号状態によらず、通過許可回路101fに入力されたデータ信号Qを、後段の保持回路101gに通過させず、保持回路101gは、レジスタ1に入力される制御信号enがアクティブ状態から非アクティブ状態になることで、クロック信号clkの信号状態によらずに、通過許可回路101fを通過したデータ信号Qをラッチするので、ゲーティッドセルを用いずにクロックゲーティングを行うことができ、ゲーティッドセルの遅延時間分、パス遅延を縮小することができる。
【選択図】 図2

Description

本発明は、クロックゲーティングを取り入れた同期式集積回路に用いるレジスタ回路に関し、特に同期式集積回路の動作周波数の向上技術に関する。
集積回路の消費電力を削減する技術の1つに、クロックゲーティング(「ゲーティッドクロック」とも言う。)技術がある。
クロックゲーティング技術は、集積回路を構成する複数のブロック回路のうち、ある期間、動作する必要のないブロック回路にクロック信号のパルス供給を停止することで、集積回路の消費電力を低減させる技術である。
従来のクロックゲーティング技術では、AND回路やOR回路等の論理セルを用いて対象回路へのクロック信号の供給制御を行うのが一般的である。以下、クロックゲーティングに用いられる論理セルをゲーティッドセルと呼ぶ。
下記の特許文献1には、ゲーティッドセル(関数クロック発生回路)の発明が開示されている。
ここで、ゲーティッドセルが組み込まれた従来の同期式集積回路について説明する。
図10は、ゲーティッドセルが組み込まれた同期式集積回路100を模式的に示した図である。
同図には、同期式集積回路100の構成の一部として、クロック信号の供給制御対象のレジスタ101、ゲーティッドセルであるAND回路102、レジスタ103、104、組み合わせ回路105、106、クロック信号発生回路107、バッファ111、112等が示されている。
クロック信号発生回路107は、クロック信号clk0を出力する。出力されたクロック信号clk0は、クロック信号線110を通ってAND回路102、バッファ111、バッファ112に入力される。
バッファ111は、クロック信号clk0を入力とし、クロック信号clk3をレジスタ104に出力する。
バッファ112は、クロック信号clk0を入力とし、クロック信号clk2をレジスタ103に出力する。
組み合わせ回路105は、データ信号dataを出力する。出力されたデータ信号dataは、データ信号線108を通ってレジスタ101に入力される。
組み合わせ回路106は、レジスタ101に供給するクロック信号の供給制御に用いられる制御信号enを出力する。出力された制御信号enは、制御信号線109を通ってAND回路102に入力される。
AND回路102は、制御信号enとクロック信号clk0を入力とし、クロック信号clk1を出力とする。図12に、AND回路102のゲート回路図を示す。
AND回路102は、信号が入力されてから出力されるまでに遅延時間Tg分の位相遅れが生じる。
レジスタ101、103、104は、いずれもマスタ・スレーブ型のフリップフロップ回路である。
図13に、レジスタ101のゲート回路図を示す。
レジスタ101は、マスタラッチ回路を構成する通過許可回路101a、保持回路101bと、スレーブラッチ回路を構成する通過許可回路101c、保持回路101dと、クロック信号反転回路101eから成り、データ信号dataとクロック信号clk1を入力とし、ラッチしたデータ信号Qを出力とする。
図11は、図10に示すA点、B点、C点、D点、X点、Y点における各信号のタイミングチャートを示す図である。
A点ではクロック信号clk1を、B点ではクロック信号clk2を、C点ではクロック信号clk3を、D点ではデータ信号dataを、X点ではクロック信号clk0を、Y点では制御信号enを検出する。
図11に示すようにA、B、C点において検出される各クロック信号の位相は一致している。
同期式集積回路100は、レジスタ101に入力されるクロック信号clk1、レジスタ103に入力されるクロック信号clk2、レジスタ104に入力されるクロック信号clk3の各位相が合うように、クロック信号線110の各分岐線にバッファ111、112等を挿入することでクロックスキュー調整がなされている。そして、クロック信号clk0は、AND回路102に入力されてからクロック信号clk1として出力されるまでに遅延時間Tg分の遅延が生じるので、クロック信号clk1、clk2、clk3の位相より、遅延時間Tg分早く進んだ信号位相がAND回路102に入力されるように調整されている。
データ信号dataは、レジスタ101にラッチさせるデータの開始位置1100が、レジスタ101に入力されるclk1の立ち上がりエッジ1101のタイミングより少なくともセットアップ時間Tsetup前の時点に、レジスタ101に到達するよう調整されている。
制御信号enは、図11に示すクロック信号clk0の立ち上がりエッジ1102を立ち上がらせずにLow状態のままAND回路102からclk1として出力させるために、立ち上がりエッジ1102のタイミングから少なくともセットアップ時間Tsetup1前の時点に、制御信号enの立ち下がりエッジ1101がY点に到達するように調整されている。
クロック周期Tcycleの大きさは、同期式集積回路100を構成する各レジスタ間のパスのうち、最大遅延が生じるパスであるクリティカルパスのパス遅延に合わせて調整されている。
レジスタ間のパス遅延は、配線伝播遅延、レジスタ間に配置されている回路の入出力遅延及びセットアップ時間の総和である。例えば、レジスタ104とレジスタ101間のパス遅延は、Ten+Tsetup1+Tgで表される。
Tenは、制御信号enの遅延時間であり、クロック周期Tcycleは、Tcycle≧Ten+Tsetup1+Tgを満たすように調整されている。
特開平9−284101号公報
ところで、同期式集積回路100において、レジスタ104とレジスタ101間がクリティカルパスとなることが考えられる。この場合、そのパス遅延であるTen+Tsetup1+Tgの大きさを低減することができれば、クロック周期を小さくすることができ、動作周波数を向上させることができる。
そこで本発明は、従来のゲーティッドセルを用いたクロックゲーティングに比べて、制御信号enが伝播されるレジスタ間のパス遅延を縮小することができるレジスタ回路、及び当該レジスタ回路を含む同期式集積回路を提供することを目的とする。
上記目的を達成する本発明に係るレジスタ回路は、通過許可回路と保持回路とを含むレジスタ回路であって、前記通過許可回路は、クロック信号をゲート入力とする第1のトランジスタと、データ信号をゲート入力とする第2のトランジスタと、制御信号をゲート入力とする第3のトランジスタとを有し、第1のトランジスタのソース・ドレインパスと、第2のトランジスタのソース・ドレインパスと、第3のトランジスタのソース・ドレインパスとが直列に接続されて成り、入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第1の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第1の状態とは異なる第2の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、前記保持回路は、前記通過許可回路から通過したデータ信号をラッチすることを特徴とする。
また、本発明に係る同期式集積回路は、レジスタ回路と、クロック信号を発生するクロック信号発生回路と、制御信号を発生する組み合わせ回路とを含む同期式集積回路であって、前記レジスタ回路は、通過許可回路と保持回路とを含むレジスタ回路であり、前記通過許可回路は、クロック信号をゲート入力とする第1のトランジスタと、データ信号をゲート入力とする第2のトランジスタと、制御信号をゲート入力とする第3のトランジスタとを有し、第1のトランジスタのソース・ドレインパスと、第2のトランジスタのソース・ドレインパスと、第3のトランジスタのソース・ドレインパスとが直列に接続されて成り、入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第1の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第1の状態とは異なる第2の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、前記保持回路は、前記通過許可回路から通過したデータ信号をラッチし、前記レジスタ回路の第1のトランジスタのゲートと前記クロック信号発生回路とがクロック信号線を介して接続され、前記レジスタ回路の第3のトランジスタのゲートと前記組み合わせ回路とが制御信号線を介して接続されていることを特徴とする。
上記構成のレジスタ回路を、同期式集積回路のクロック供給制御対象のレジスタとして用いれば、ゲーティッドセルを配置することなくクロックゲーティングを行うことができるので、ゲーティッドセルを配置することで生じていた遅延時間分、パス遅延を縮小することができる。また、前記制御信号が伝播されるレジスタ間のパスがクリティカルパスとなる場合、そのパス遅延が縮小されるので同期式集積回路の動作周波数を向上させることができる。
また、前記保持回路は、データ信号をゲート入力とする第4のトランジスタと、クロック信号をゲート入力とする第5のトランジスタと、制御信号をゲート入力とする第6のトランジスタとを有し、第5のトランジスタのソース・ドレインパスと、第6のトランジスタのソース・ドレインパスとが並列に接続され、第4のトランジスタのソース・ドレインパスと、第5のトランジスタのソース・ドレインパスが直列に接続されて成り、前記制御信号が前記第2の状態である期間に、前記通過許可回路から通過したデータ信号をラッチするとしてもよい。
この構成により、制御信号を第2の状態にすることで、クロック信号の状態によらずに、データ信号をラッチすることができる。
また、前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、前記スレーブラッチ回路が、前記通過許可回路及び前記保持回路を有するとしてもよい。
この構成により、従来のAND回路をゲーティッドセルとして用いた同期式集積回路に比べて、AND回路によって生じていた遅延時間分、制御信号enが伝播されるレジスタ間のパス遅延を縮小することができる。
また、前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、前記マスタラッチ回路が、前記通過許可回路及び前記保持回路を有するとしてもよい。
この構成により、従来のOR回路をゲーティッドセルとして用いた同期式集積回路に比べて、OR回路によって生じていた遅延時間分、制御信号enが伝播されるレジスタ間のパス遅延を縮小することができる。
また、前記通過許可回路の第1のトランジスタ、第2のトランジスタ、第3のトランジスタは、ソース側からこの順に、第1のトランジスタのソース・ドレインパスと、第2のトランジスタのソース・ドレインパスと、第3のトランジスタのソース・ドレインパスとが直列に接続されて成るとしてもよい。
この構成により、制御信号をゲート入力とする第3のトランジスタは、他の第1、第2のトランジスタより多少スイッチタイミングを遅らせても許容されるので、制御信号の遅延許容度を増すことができる。
また、本発明に係る同期式集積回路は、第1レジスタ回路と、第2レジスタ回路と、クロック信号を発生するクロック信号発生回路と、各々が制御信号を発生する複数の組み合わせ回路とを含む同期式集積回路であって、前記第1レジスタ回路及び前記第2レジスタ回路はそれぞれ、通過許可回路と保持回路とを含むレジスタ回路であり、前記通過許可回路は、クロック信号をゲート入力とする第1のトランジスタと、データ信号をゲート入力とする第2のトランジスタと、制御信号をゲート入力とする第3のトランジスタとを有し、第1のトランジスタのソース・ドレインパスと、第2のトランジスタのソース・ドレインパスと、第3のトランジスタのソース・ドレインパスとが直列に接続されて成り、入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第1の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第1の状態とは異なる第2の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、前記保持回路は、前記通過許可回路から通過したデータ信号をラッチすることを特徴とし、前記各レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であり、前記第1レジスタ回路は、前記スレーブラッチ回路が、前記通過許可回路及び前記保持回路を有し、前記第2レジスタ回路は、前記マスタラッチ回路が、前記通過許可回路及び前記保持回路を有し、前記各レジスタ回路の第1のトランジスタのゲートと前記クロック信号発生回路とがクロック信号線を介して接続され、前記各レジスタ回路の第3のトランジスタのゲートと前記複数の組み合わせ回路のうち対応する組み合わせ回路とが制御信号線を介して接続されていることを特徴とする。
上記構成の同期式集積回路においては、最適な箇所に最適なクロックゲーティングの形態が使用され得るので、低消費電力と動作周波数の向上の双方が実現される。また、上記構成の同期式集積回路を用いれば、要求される仕様を満たす設計が容易になるため、設計時間を従来より短くすることができる。
以下、本発明に係るレジスタ回路の実施の形態ついて図面を用いて説明する。
<実施の形態1>
<同期式集積回路10>
図1は、実施の形態1の同期式集積回路10を模式的に示した図である。
同図には、同期式集積回路10の構成の一部として、クロック信号の供給制御対象であるレジスタ1、レジスタ103、104、組み合わせ回路105、106、クロック信号発生回路107、バッファ114、115、116等が示されている。
レジスタ103、104、組み合わせ回路105、106、クロック信号発生回路107は、背景技術で説明した同期式集積回路100を構成する同じ符号が付されたものと同じである。
同期式集積回路10が、同期式集積回路100と異なる点は、クロック信号の供給制御対象であるレジスタ1と、クロック信号発生回路107とレジスタ1とを接続するクロック信号線110の配線上にゲーティッドセルであるAND回路が配置されていない点と、制御信号線109が直接、レジスタ1に接続されている点である。
クロック信号発生回路107は、クロック信号clk0を出力する。出力されたクロック信号clk0は、クロック信号線110を通ってバッファ114、バッファ115、バッファ116に入力される。
バッファ114は、クロック信号発生回路107から出力されたクロック信号clk0を入力とし、クロック信号clk5をレジスタ103に出力する。
バッファ115は、クロック信号発生回路107から出力されたクロック信号clk0を入力とし、クロック信号clk4をレジスタ104に出力する。
バッファ116は、クロック信号発生回路107から出力されたクロック信号clk0を入力とし、クロック信号clkをレジスタ1に出力する。
組み合わせ回路105は、データ信号dataを出力する。出力されたデータ信号dataは、データ信号線108を通ってレジスタ1に入力される。
組み合わせ回路106は、レジスタ101に供給するクロック信号の供給制御に用いられる制御信号enを出力する。出力された制御信号enは、制御信号線109を通ってレジスタ1に入力される。
<レジスタ1>
図2に、レジスタ1のゲート回路図を示す。
レジスタ1は、マスタ・スレーブ型のフリップフロップ回路であり、マスタラッチ回路を構成する通過許可回路101a、保持回路101bと、スレーブラッチ回路を構成する通過許可回路101f、保持回路101gと、クロック信号反転回路101eと、制御信号反転回路101hから成る。
レジスタ1は、データ信号dataとクロック信号clkと制御信号enを入力とし、ラッチしたデータ信号Qを出力とする。
レジスタ1のマスタラッチ回路は、背景技術で説明したレジスタ100のマスタラッチ回路と同じ構成であり、スレーブラッチ回路の構成と、制御信号反転回路101hが付加されている点がレジスタ100と異なる。
<通過許可回路101f>
通過許可回路101fは、Pチャネル型MOS(Metal−Oxide Semiconductor)トランジスタ20、21、22、Nチャネル型MOSトランジスタ23、24、25それぞれのソース・ドレインパスが直列に接続されて成るCMOS(Complementary MOS)構造の回路である。
Pチャネル型MOSトランジスタ20のゲート電極は、クロック信号反転回路101eによって反転されたクロック信号clkバーを入力とする。
Pチャネル型MOSトランジスタ21のゲート電極は、マスタ側の保持回路101bから出力されたデータ信号Qを入力とする。
Pチャネル型MOSトランジスタ22のゲート電極は、制御信号反転回路101hによって反転された制御信号enバーを入力とする。
Nチャネル型MOSトランジスタ23のゲート電極は、制御信号enを入力とする。
Nチャネル型MOSトランジスタ24のゲート電極は、マスタ側の保持回路101bから出力されたデータ信号Qを入力とする。
Nチャネル型MOSトランジスタ25のゲート電極は、クロック信号clkを入力とする。
通過許可回路101fが、従来のスレーブ側の通過許可回路である図13に示す通過許可回路101cと異なる点は、制御信号enをゲート入力とするNチャネル型MOSトランジスタ23及び制御信号enバーをゲート入力とするPチャネル型MOSトランジスタ22が備わっている点である。
ここで、通過許可回路101fの動作について説明する。
Pチャネル型MOSトランジスタ21及びNチャネル型MOSトランジスタ24にゲート入力されるデータ信号Qは、Pチャネル型MOSトランジスタ20にゲート入力されるクロック信号clkバーが非アクティブ状態で、且つPチャネル型MOSトランジスタ22にゲート入力される制御信号enバーが非アクティブ状態の時に、データ信号Qの反転信号であるデータ信号Qバーとして通過許可回路101fを通過する。この時、Nチャネル型MOSトランジスタ25にゲート入力されるクロック信号clkとNチャネル型MOSトランジスタ23にゲート入力される制御信号enは共にアクティブ状態である。なお、本実施の形態において、アクティブ状態とは、信号の電圧レベルがHiの状態とし、非アクティブ状態とは、信号の電圧レベルがLowの状態とする。
通過したデータ信号Qバーは、Pチャネル型MOSトランジスタ22とNチャネル型MOSトランジスタ23のソース・ドレインパスから、保持回路101gへ出力される。
反対に、Pチャネル型MOSトランジスタ20にゲート入力されるクロック信号clkバーがアクティブ状態、又はPチャネル型MOSトランジスタ22にゲート入力される制御信号enバーがアクティブ状態の時は、Pチャネル型MOSトランジスタ21及びNチャネル型MOSトランジスタ24にゲート入力されるデータ信号Qは、通過許可回路101fを通過しない。この時、Nチャネル型MOSトランジスタ25にゲート入力されるクロック信号clk又はNチャネル型MOSトランジスタ23にゲート入力される制御信号enのどちらかが、非アクティブ状態である。
すなわち、通過許可回路101fは、レジスタ1に入力される制御信号enがアクティブ状態から非アクティブ状態となることで、クロック信号clkの信号状態によらず、通過許可回路101fに入力されたデータ信号Qを、後段の保持回路101gに通過させない。
<保持回路101g>
保持回路101gは、インバータ回路26と、回路33をループにした回路であり、回路33は、Pチャネル型MOSトランジスタ27、28、Nチャネル型MOSトランジスタ29、30それぞれのソース・ドレインパスが直列に接続され、Pチャネル型MOSトランジスタ27、32のソース・ドレインパスが並列に接続され、Nチャネル型MOSトランジスタ30、31のソース・ドレインパスが並列に接続されて成るCMOS構造の回路である。
インバータ回路26は、通過許可回路101fから出力されたデータ信号Qバーを反転して、データ信号Qを出力する。
Pチャネル型MOSトランジスタ27のゲート電極は、クロック信号clkを入力とする。
Pチャネル型MOSトランジスタ28のゲート電極は、インバータ回路26から出力されたデータ信号Qを入力とする。
Pチャネル型MOSトランジスタ32のゲート電極は、制御信号enを入力とする。
Nチャネル型MOSトランジスタ29のゲート電極は、インバータ回路26から出力されたデータ信号Qを入力とする。
Nチャネル型MOSトランジスタ30のゲート電極は、クロック信号反転回路101eによって反転されたクロック信号clkバーを入力とする。
Nチャネル型MOSトランジスタ31のゲート電極は、制御信号反転回路101hによって反転された制御信号enバーを入力とする。
保持回路101gが、従来のスレーブ側の保持回路である図13に示す保持回路101dと異なる点は、制御信号enバーをゲート入力とするNチャネル型MOSトランジスタ31及び制御信号enをゲート入力とするPチャネル型MOSトランジスタ32が備わっている点である。
ここで、保持回路101gの動作について説明する。
Pチャネル型MOSトランジスタ28及びNチャネル型MOSトランジスタ29それぞれにゲート入力されるインバータ回路26から出力されたデータ信号Qは、Pチャネル型MOSトランジスタ27にゲート入力されるクロック信号clkが非アクティブ状態、又はPチャネル型MOSトランジスタ32にゲート入力される制御信号enが非アクティブ状態の時に、保持回路101g内をループする。すなわち、保持回路101gは、この時、データ信号Qをラッチする。
また、この時、Nチャネル型MOSトランジスタ30にゲート入力されるクロック信号clkバー又はNチャネル型MOSトランジスタ31にゲート入力される制御信号enバーは、どちらかがアクティブ状態である。
反対に、Pチャネル型MOSトランジスタ27にゲート入力されるクロック信号clkと、Pチャネル型MOSトランジスタ32にゲート入力される制御信号enが共にアクティブ状態の時は、インバータ回路26から出力されたデータ信号Qは、保持回路101g内をループしない。すなわち、保持回路101gは、この時、データ信号Qをラッチしない。また、この時、Nチャネル型MOSトランジスタ30にゲート入力されるクロック信号clkバー及びNチャネル型MOSトランジスタ31にゲート入力される制御信号enバーは、いずれも非アクティブ状態である。
すなわち、保持回路101gは、レジスタ1に入力される制御信号enがアクティブ状態から非アクティブ状態になることで、クロック信号clkの信号状態によらずに、通過許可回路101fを通過したデータ信号Qをラッチする。
<効果>
図3は、図1に示すA1点、B1点、C1点、Y1点における各信号のタイミングチャートを示す図である。
A1点ではクロック信号clkを、B1点ではクロック信号clk5を、C1点ではクロック信号clk4を、Y1点では制御信号enを検出する。
レジスタ104とレジスタ1間のパス遅延は、Ten+Tsetup2である。ゲーティッドセルとしてAND回路102を用いた同期式集積回路100の、レジスタ104とレジスタ101間のパス遅延であるTen+Tsetup1+Tgと比較すると、パス遅延をTg分小さくすることができる。Tsetup1とTsetup2はほぼ同一の値である。
これにより、レジスタ104とレジスタ1間のパスが同期式集積回路10のクリティカルパスとなる場合、そのパス遅延が縮小されるので、同期式集積回路10の動作周波数を向上させることができる。
<実施の形態2>
上述のレジスタ1は、制御信号enがアクティブ状態から非アクティブ状態になることで、データ信号Qを保持回路101gにラッチしたまま、スレーブラッチ回路内に入力されたデータ信号の遷移を停止するものであったが、マスタラッチ回路では、入力されるクロック信号clkに応じて、入力されるデータ信号の遷移が行われるので、その分、レジスタ1内で無駄に電力が消費されるという問題があった。
実施の形態2では、係る問題を解決したレジスタについて説明する。
図4は、実施の形態2の同期式集積回路10Aを模式的に示した図である。
同期式集積回路10Aが、同期式集積回路10と異なる構成は、レジスタ1A、クロックスキュー調整に用いられるバッファ117、118、119だけであり、それ以外は同じである。
バッファ117はクロック信号発生回路107から出力されたクロック信号clk0を入力とし、クロック信号clk7をレジスタ103に出力する。
バッファ118は、クロック信号発生回路107から出力されたクロック信号clk0を入力とし、クロック信号clk6をレジスタ104に出力する。
バッファ119は、クロック信号発生回路107から出力されたクロック信号clk0を入力とし、クロック信号clkをレジスタ1に出力する。
<レジスタ1A>
図5に、レジスタ1Aのゲート回路図を示す。
レジスタ1Aは、マスタ・スレーブ型のフリップフロップ回路であり、マスタラッチ回路を構成する通過許可回路101i、保持回路101jと、スレーブラッチ回路を構成する通過許可回路101c、保持回路101dと、クロック信号反転回路101eと、制御信号反転回路101hから成る。
レジスタ1Aのスレーブラッチ回路は、背景技術で説明したレジスタ100のスレーブラッチ回路と同じ構成であり、レジスタ1Aのマスタラッチ回路の構成と、制御信号反転回路101hが付加されている点がレジスタ100と異なる。
<通過許可回路101i>
通過許可回路101iは、Pチャネル型MOSトランジスタ34、35、36、Nチャネル型MOSトランジスタ37、38、39それぞれのソース・ドレインパスが直列に接続されて成るCMOS構造の回路である。
Pチャネル型MOSトランジスタ34のゲート電極は、クロック信号clkを入力とする。
Pチャネル型MOSトランジスタ35のゲート電極は、組み合わせ回路105から出力されたデータ信号dataを入力とする。
Pチャネル型MOSトランジスタ36のゲート電極は、制御信号反転回路101hによって反転された制御信号enバーを入力とする。
Nチャネル型MOSトランジスタ37のゲート電極は、制御信号反転回路101hによって反転された制御信号enバーを入力とする。
Nチャネル型MOSトランジスタ38のゲート電極は、組み合わせ回路105から出力されたデータ信号dataを入力とする。
Nチャネル型MOSトランジスタ39のゲート電極は、クロック信号反転回路101eによって反転されたクロック信号clkバーを入力とする。
通過許可回路101iが、従来のマスタ側の通過許可回路である図13に示す通過許可回路101aと異なる点は、制御信号enをゲート入力とするNチャネル型MOSトランジスタ37及び制御信号enバーをゲート入力とするPチャネル型MOSトランジスタ36が備わっている点である。
ここで、通過許可回路101iの動作について説明する。
Pチャネル型MOSトランジスタ36及びNチャネル型MOSトランジスタ37にゲート入力されるデータ信号dataは、Pチャネル型MOSトランジスタ34にゲート入力されるクロック信号clkが非アクティブ状態で、且つPチャネル型MOSトランジスタ36にゲート入力される制御信号enバーが非アクティブ状態の時に、データ信号dataの反転信号であるデータ信号dataバーとして通過許可回路101iを通過する。この時、Nチャネル型MOSトランジスタ39にゲート入力されるクロック信号clkバーとNチャネル型MOSトランジスタ37にゲート入力される制御信号enは共にアクティブ状態である。なお、本実施の形態において、アクティブ状態とは、信号の電圧レベルがHiの状態とし、非アクティブ状態とは、信号の電圧レベルがLowの状態とする。
通過したデータ信号dataバーは、Pチャネル型MOSトランジスタ36とNチャネル型MOSトランジスタ37のソース・ドレインパスから、保持回路101jへ出力される。
反対に、Pチャネル型MOSトランジスタ34にゲート入力されるクロック信号clkがアクティブ状態、又はPチャネル型MOSトランジスタ36にゲート入力される制御信号enバーがアクティブ状態の時は、Pチャネル型MOSトランジスタ35及びNチャネル型MOSトランジスタ38にゲート入力されるデータ信号dataは、通過許可回路101iを通過しない。この時、Nチャネル型MOSトランジスタ39にゲート入力されるクロック信号clkバー又はNチャネル型MOSトランジスタ37にゲート入力される制御信号enのどちらかが、非アクティブ状態である。
すなわち、通過許可回路101iは、レジスタ1Aに入力される制御信号enが非アクティブ状態からアクティブ状態となることで、クロック信号clkの信号状態によらず、入力されたデータ信号dataを、後段の保持回路101jに通過させない。
<保持回路101j>
保持回路101jは、インバータ回路40と、回路47をループにした回路であり、回路47は、Pチャネル型MOSトランジスタ41、42、Nチャネル型MOSトランジスタ43、44それぞれのソース・ドレインパスが直列に接続され、Pチャネル型MOSトランジスタ41、46のソース・ドレインパスが並列に接続され、Nチャネル型MOSトランジスタ44、45のソース・ドレインパスが並列に接続されて成るCMOS構造の回路である。
インバータ回路40は、通過許可回路101iから出力されたデータ信号dataバーを反転して、データ信号dataを出力する。
Pチャネル型MOSトランジスタ41のゲート電極は、クロック信号反転回路101eによって反転されたクロック信号clkバーを入力とする。
Pチャネル型MOSトランジスタ42のゲート電極は、インバータ回路40から出力されたデータ信号dataを入力とする。
Pチャネル型MOSトランジスタ46のゲート電極は、制御信号enを入力とする。
Nチャネル型MOSトランジスタ43のゲート電極は、インバータ回路40から出力されたデータ信号dataを入力とする。
Nチャネル型MOSトランジスタ44のゲート電極は、クロック信号clkを入力とする。
Nチャネル型MOSトランジスタ45のゲート電極は、制御信号反転回路101hによって反転された制御信号enバーを入力とする。
保持回路101jが、従来のスレーブ側の保持回路である図13に示す保持回路101bと異なる点は、制御信号enバーをゲート入力とするNチャネル型MOSトランジスタ45及び制御信号enをゲート入力とするPチャネル型MOSトランジスタ46が備わっている点である。
ここで、保持回路101jの動作について説明する。
Pチャネル型MOSトランジスタ42及びNチャネル型MOSトランジスタ43それぞれにゲート入力されるインバータ回路40から出力されたデータ信号dataは、Pチャネル型MOSトランジスタ41にゲート入力されるクロック信号clkバーが非アクティブ状態、又はPチャネル型MOSトランジスタ46にゲート入力される制御信号enが非アクティブ状態の時に、保持回路101g内をループする。すなわち、保持回路101jはこの時、データ信号dataをラッチする。
また、この時、Nチャネル型MOSトランジスタ44にゲート入力されるクロック信号clk又はNチャネル型MOSトランジスタ45にゲート入力される制御信号enバーは、どちらかがアクティブ状態である。
反対に、Pチャネル型MOSトランジスタ41にゲート入力されるクロック信号clkバーがアクティブ状態で、且つPチャネル型MOSトランジスタ46にゲート入力される制御信号enもアクティブ状態の時は、インバータ回路40から出力されたデータ信号dataは、保持回路101i内をループしない。すなわち、保持回路101iはこの時、データ信号dataをラッチしない。また、この時、Nチャネル型MOSトランジスタ44にゲート入力されるクロック信号clk及びNチャネル型MOSトランジスタ45にゲート入力される制御信号enバーは、いずれも非アクティブ状態である。
すなわち、保持回路101jは、レジスタ1Aに入力される制御信号enが非アクティブ状態からアクティブ状態となることで、クロック信号clkの信号状態によらずに、通過許可回路101iを通過したデータ信号dataをラッチする。
<効果>
レジスタ1Aは、制御信号enが非アクティブ状態からアクティブ状態となることで、データ信号を保持回路101jにラッチしたまま、マスタラッチ回路内に入力されたデータ信号の遷移を停止するので、レジスタ1に比べて、消費電力が低い。
しかし、レジスタ1Aを用いてクロック供給制御を行う場合、制御信号enの立ち上がりエッジは、クロック信号clkの立ち下りエッジのタイミングより前の時点に、レジスタ1Aに到達する必要がある。これは、レジスタ1を用いてクロック供給制御を行う場合より、クロック周期Tcycleの半サイクル分以上早く制御信号enがレジスタ1Aに到達しなければならないことを意味する。
図6は、図4に示すA2点、B2点、C2点、Y2点における各信号のタイミングチャートを示す図である。
A2点ではクロック信号clkを、B2点ではクロック信号clk7を、C2点ではクロック信号clk6を、Y2点では制御信号enを検出する。
図6に示すように、制御信号enの立ち上がりエッジ600は、クロック信号clkの立下りエッジ601のタイミングから少なくともセットアップ時間Tsetup3より前の時点に、Y点に到達しなければならない。
クロック周期Tcycleを変更することなく、制御信号enの立ち上がりエッジ600が、クロック信号clkの立下りエッジ601のタイミングから少なくともセットアップ時間Tsetup3より前の時点に、Y点に到達できるのであれば、レジスタの消費電力を低減することができるので、レジスタ1よりレジスタ1Aをクロック信号の供給制御対象のレジスタとして用いることが望ましい。
<考察>
ここで、ゲーティッドセルとしてAND回路102を用いた同期式集積回路100、ゲーティッドセルとしてOR回路を用いた同期式集積回路100A(詳細は後述する。)、実施の形態1の同期式集積回路10、及び実施の形態2の同期式集積回路10Aそれぞれにおける、遅延時間Tenの許容範囲(以下、「遅延許容範囲」という。)について考察する。
遅延許容範囲とは、制御信号enの遅延時間Tenが、制御信号enのパスがクリティカルパスとならない、すなわち、クロック周期Tcycleに影響を与えることのない遅延時間の範囲のことである。
制御信号enの遅延時間Tenが遅延許容範囲を超える場合、設計者は、制御信号enのパスをクリティカルパスとみなして、クロック周期Tcycleをクリティカルパスの遅延より大きくとりなおさなければならない。すなわち、同期式集積回路の動作周波数を下げなければならない。
まず、同期式集積回路100Aについて説明する。
図14は、ゲーティッドセルとしてOR回路が組み込まれた同期式集積回路100Aを模式的に示した図である。
同期式集積回路100Aが、背景技術にて説明した同期式集積回路100と異なる点は、AND回路102がOR回路200に代わった点と、クロックスキュー調整に用いられるバッファ210、211だけであり、それ以外は同じである。
バッファ210は、クロック信号発生回路107から出力されたクロック信号clk0を入力とし、クロック信号clk3をレジスタ104に出力する。
バッファ211は、クロック信号発生回路107から出力されたクロック信号clk0を入力とし、クロック信号clk2をレジスタ103に出力する。
組み合わせ回路106から出力された制御信号enは、制御信号線109を通ってOR回路200に入力される。
OR回路200は、制御信号enとクロック信号clk0を入力とし、クロック信号clk1を出力とする。
OR回路200は、信号が入力されてから出力されるまでに遅延時間Tg0分の位相遅れが生じる。
図15は、図14に示すA点、B点、C点、X2、Y3点における各信号のタイミングチャートを示す図である。
A点ではクロック信号clk1を、B点ではクロック信号clk2を、C点ではクロック信号clk3を、D点ではデータ信号dataを、X2点ではクロック信号clk0を、Y3点では制御信号enを検出する。
図15に示すようにA、B、C点において検出される各クロック信号の位相は、クロックスキュー調整の結果、一致している。
クロック信号clk0は、OR回路200に入力されてからクロック信号clk1として出力されるまでに遅延時間Tg0分の遅延が生じるので、クロック信号clk1、clk2、clk3の位相より、遅延時間Tg0分早く進んだ信号位相がOR回路200に入力されるように調整されている。
データ信号dataは、レジスタ101にラッチさせるデータの開始位置1100が、レジスタ101に入力されるclk1の立ち上がりエッジ1101より少なくともセットアップ時間Tsetup前の時点に、レジスタ101に到達するよう調整されている。
制御信号enは、図15に示すクロック信号clk0の立ち下がりエッジ1501を立ち下がらせずにHigh状態のままOR回路200からclk1として出力させるために、立ち下がりエッジ1501のタイミングから少なくともセットアップ時間Tsetup4より前の時点に、制御信号enの立ち上がりエッジ1502がY3点に到達するように調整されている。
同期式集積回路100Aは、ゲート信号enを非アクティブ状態からアクティブ状態にすることで、OR回路200から出力されるクロック信号clk1をHighの状態に固定してパルスを停止する。
レジスタ101は、OR回路200からHighの状態で固定されたクロック信号clk1を受けると、通過許可回路101aは閉じた状態になり、通過許可回路101cは開いた状態になる。
よって、マスタラッチ回路のデータ遷移が行われないので、スレーブラッチ回路のデータ遷移も行われず、AND回路102をゲーティッドセルとして用いる場合よりもレジスタ101の消費電力を低減することができる。
しかし、上述したように制御信号enの立ち上がりエッジ1502は、クロック信号clk1の立ち下りエッジ1501のタイミングより前の時点で、レジスタ101に到達する必要がある。これは、AND回路102を用いてクロック供給制御を行う場合より、クロック周期Tcycleの半サイクル分以上早く制御信号enが、OR回路200に到達しなければならないことを意味する。
図7は、クロックゲーティングの形態が異なる4つの同期式集積回路の、制御信号enの遅延許容範囲を表した図である。
各同期式集積回路において、クロック周期Tcycleに対して許容される制御信号enの遅延許容範囲は、太字の矢印で示されている。
同図に示すように、同期式集積回路10の遅延許容範囲701が最も大きく、以下、遅延許容範囲の大きさは、同期式集積回路100の遅延許容範囲702、同期式集積回路10Aの遅延許容範囲703、同期式集積回路100Aの遅延許容範囲704の順に大きい。
一方、クロック信号の供給制御対象レジスタの消費電力は、同期式集積回路10のレジスタ1が最も大きく、以下、消費電力の大きさは、同期式集積回路100のレジスタ101、同期式集積回路10Aのレジスタ1A、同期式集積回路100Aのレジスタ101の順に大きい。なお、レジスタ101の消費電力は、入力データ信号dataの遷移確率によって消費電力の絶対値が変化するので、必ずしもこの順にならないことがある。
同期式集積回路10Aのレジスタ1Aより、同期式集積回路100Aのレジスタ101の消費電力の方が小さい理由は、同期式集積回路100Aのレジスタ101の方がクロックラインで消費される電力が小さいためである。同様の理由で、同期式集積回路10のレジスタ1より、同期式集積回路100のレジスタ101の消費電力の方が小さい。
このように、上述の4つの形態の同期式集積回路は、それぞれ遅延許容範囲及びクロック供給制御対象レジスタの消費電力が異なるので、同期式集積回路の設計者が、制御信号enの遅延時間Tenや、要求される動作周波数や消費電力に応じて、上述の4つのクロックゲーティングの形態を使い分けることで、同期式集積回路の動作周波数の向上、消費電力の低下を図ることができる。
特に近年の同期式集積回路の設計では、セルベース設計が一般的である。セルベース設計においては、AND回路、OR回路、レジスタ回路等の様々な論理回路を予め論理セルとしてライブラリに登録しておき、設計者はこれらの論理セルをライブラリから選択して同期式集積回路の設計を行う。
上述のレジスタ1、レジスタ1A、レジスタ101、AND回路102、OR回路200等は、論理セルとしてライブラリに登録することが可能であり、設計者が、ライブラリからこれらを選択して同期式集積回路の構成部として用いることで、最適な箇所で最適なクロックゲーティングの形態を使い分けることができ、設計の自由度が飛躍的に向上し、ひいては設計時間の短縮につながる。
<補足>
なお、本発明は上述の各実施の形態に限定されないのはもちろんである。すなわち、
(1)本発明に係るレジスタは、マスタ・スレーブ型のフリップフロップ回路でなくてもよい。例えば、図8に示す、通過許可回路801、保持回路802、インバータ803から成るレジスタ1Bも本発明に含まれる。
通過許可回路801は、Pチャネル型MOSトランジスタ804、805、806、Nチャネル型MOSトランジスタ807、808、809それぞれのソース・ドレインパスが直列に接続されて成るCMOS構造の回路である。
Pチャネル型MOSトランジスタ804のゲート電極は、制御信号enバーを入力とする。
Pチャネル型MOSトランジスタ805のゲート電極は、クロック信号clkバーを入力とする。
Pチャネル型MOSトランジスタ806のゲート電極は、データ信号dataを入力とする。
Nチャネル型MOSトランジスタ807のゲート電極は、データ信号dataを入力とする。
Nチャネル型MOSトランジスタ808のゲート電極は、クロック信号clkを入力とする。
Nチャネル型MOSトランジスタ809のゲート電極は、制御信号enを入力とする。
通過許可回路801が、実施の形態1で説明した通過許可回路101fと異なる点は、制御信号enバーをゲート入力とするPチャネル型MOSトランジスタ804が、最も電源側に配置され、制御信号enをゲート入力とするNチャネル型MOSトランジスタ809が、最もアース側に配置されている点である。動作は、通過許可回路101fと同様である。
保持回路802は、インバータ回路810、811がループ接続されて成る。保持回路802には、クロック信号clkが入力されていないので、制御信号enを入力する必要はない。
(2)また、図9に示す、通過許可回路901、保持回路902、インバータ903から成るレジスタ1Cも本発明に含まれる。
通過許可回路901は、Pチャネル型MOSトランジスタ904、905、Nチャネル型MOSトランジスタ906、907それぞれのソース・ドレインパスが直列に接続されて成るクロックドインバータと、Pチャネル型MOSトランジスタ908とNチャネル型MOSトランジスタ909から成るトランスファーゲートとで構成されている。なお、Pチャネル型MOSトランジスタ904、905、908のソース・ドレインパスは直列接続となっており、Nチャネル型MOSトランジスタ906、907、909のソース・ドレインパスも直列接続となっている。
Pチャネル型MOSトランジスタ904のゲート電極は、クロック信号clkバーを入力とする。
Pチャネル型MOSトランジスタ905のゲート電極は、データ信号dataを入力とする。
Nチャネル型MOSトランジスタ906のゲート電極は、データ信号dataを入力とする。
Nチャネル型MOSトランジスタ907のゲート電極は、クロック信号clkを入力とする。
Pチャネル型MOSトランジスタ908のゲート電極は、制御信号enバーを入力とする。
Nチャネル型MOSトランジスタ909のゲート電極は、制御信号enを入力とする。
通過許可回路901の動作は、通過許可回路101fと同様である。
保持回路902は、インバータ回路910、911がループ接続されて成る。保持回路902には、クロック信号clkが入力されていないので、制御信号enを入力する必要はない。
(3)上記各実施の形態では、通過許可回路101f及び101iを構成する、制御信号en及び制御信号enバーをそれぞれゲート入力とするPチャネル及びNチャネルのMOSトランジスタを、電源若しくはアースから最も離れるようにして配置していた。係る配置にすれば、制御信号en若しくは制御信号enバーをゲート入力とするMOSトランジスタは、他のクロック信号clkやデータ信号dataをゲート入力とするMOSトランジスタより多少スイッチタイミングを遅らせても許容されるので、制御信号の遅延許容度を増すことができるという効果がある。しかし、本発明は、係る配置に限定されるものではなく、例えば、上述のレジスタ1Bの通過許可回路801のようにMOSトランジスタを配置してもよい。
(4)上記各実施の形態で説明したフリップフロップ回路は、相補型のMOS回路であったが、相補型でなくてもよい。
本発明は、クロックゲーティングを行う同期式集積回路に利用できる。
同期式集積回路10を模式的に示した図である。 レジスタ1のゲート回路図である。 図1に示すA1点、B1点、C1点、Y1点における各信号のタイミングチャートを示す図である。 同期式集積回路10Aを模式的に示した図である。 レジスタ1Aのゲート回路図である。 図4に示すA2点、B2点、C2点、Y2点における各信号のタイミングチャートを示す図である。 各形態の同期式集積回路における制御信号enの遅延許容範囲を表した図である。 レジスタ1Bのゲート回路図である。 レジスタ1Cのゲート回路図である。 同期式集積回路100を模式的に示した図である。 図10に示すA点、B点、C点、D点、X点、Y点における各信号のタイミングチャートを示す図である。 AND回路102のゲート回路図である。 レジスタ101のゲート回路図である。 同期式集積回路100Aを模式的に示した図である。 図14に示すA点、B点、C点、Y点における各信号のタイミングチャートを示す図である。
符号の説明
1、1A、101、103、104 レジスタ
10、10A、100、100A 同期式集積回路
20〜22、27、28、32、34〜36、41、42、46、804〜806、904,905、908 Pチャネル型MOSトランジスタ
23〜25、29〜31、37〜39、43〜45、807〜809、906、907、909 Nチャネル型MOSトランジスタ
26、40、803、810、811、903、910、911 インバータ回路
101a、101c、101f、101i、801 通過許可回路
101b、101d、101g、101j、802 保持回路
101e クロック信号反転回路
101h 制御信号反転回路
102 AND回路
105、106 組み合わせ回路
107 クロック信号発生回路
108 データ信号線
109 制御信号線
110 クロック信号線
111〜118、210、211 バッファ
200 OR回路

Claims (7)

  1. 通過許可回路と保持回路とを含むレジスタ回路において、
    前記通過許可回路は、
    クロック信号をゲート入力とする第1のトランジスタと、データ信号をゲート入力とする第2のトランジスタと、制御信号をゲート入力とする第3のトランジスタとを有し、
    第1のトランジスタのソース・ドレインパスと、第2のトランジスタのソース・ドレインパスと、第3のトランジスタのソース・ドレインパスとが直列に接続されて成り、
    入力された制御信号がアクティブ又は非アクティブのいずれかの状態である第1の状態の期間に、入力されたクロック信号の状態に応じて、入力されたデータ信号を前記保持回路に通過させ、入力された制御信号が第1の状態とは異なる第2の状態である期間に、入力されたデータ信号を前記保持回路に通過させず、
    前記保持回路は、
    前記通過許可回路から通過したデータ信号をラッチする
    ことを特徴とするレジスタ回路。
  2. 前記保持回路は、
    データ信号をゲート入力とする第4のトランジスタと、クロック信号をゲート入力とする第5のトランジスタと、制御信号をゲート入力とする第6のトランジスタとを有し、
    第5のトランジスタのソース・ドレインパスと、第6のトランジスタのソース・ドレインパスとが並列に接続され、第4のトランジスタのソース・ドレインパスと、第5のトランジスタのソース・ドレインパスが直列に接続されて成り、
    前記制御信号が前記第2の状態である期間に、前記通過許可回路から通過したデータ信号をラッチする
    ことを特徴とする請求項1に記載のレジスタ回路。
  3. 前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、
    前記スレーブラッチ回路が、前記通過許可回路及び前記保持回路を有することを特徴とする請求項1又は2記載のレジスタ回路。
  4. 前記レジスタ回路は、マスタラッチ回路とスレーブラッチ回路を有するマスタ・スレーブ型のフリップフロップ回路であって、
    前記マスタラッチ回路が、前記通過許可回路及び前記保持回路を有することを特徴とする請求項1又は2記載のレジスタ回路。
  5. 前記通過許可回路の第1のトランジスタ、第2のトランジスタ、第3のトランジスタは、ソース側からこの順に、第1のトランジスタのソース・ドレインパスと、第2のトランジスタのソース・ドレインパスと、第3のトランジスタのソース・ドレインパスとが直列に接続されて成ることを特徴とする請求項1に記載のレジスタ回路。
  6. 請求項1に記載のレジスタ回路と、クロック信号を発生するクロック信号発生回路と、制御信号を発生する組み合わせ回路とを含む同期式集積回路において、
    前記レジスタ回路の第1のトランジスタのゲートと前記クロック信号発生回路とがクロック信号線を介して接続され、
    前記レジスタ回路の第3のトランジスタのゲートと前記組み合わせ回路とが制御信号線を介して接続されている
    ことを特徴とする同期式集積回路。
  7. 請求項3に記載のレジスタ回路と、請求項4に記載のレジスタ回路と、クロック信号を発生するクロック信号発生回路と、各々が制御信号を発生する複数の組み合わせ回路とを含む同期式集積回路において、
    前記各レジスタ回路の第1のトランジスタのゲートと前記クロック信号発生回路とが、クロック信号線を介して接続され、
    前記各レジスタ回路の第3のトランジスタのゲートと、前記複数の組み合わせ回路のうち対応する組み合わせ回路とが、制御信号線を介して接続されている
    ことを特徴とする同期式集積回路。
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