JPH0250397A - データ保持回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は入力データを保持するスタティック型のデー
タ保持回路に係り、特にＣＭＯ３型半導体集積回路で使
用するのに好適なデータ保持回路に関する。

（従来の技術） レジスタやカウンタを構成するフリップフロップ回路に
は、データを保持するという基本的な機能がある。第１
４図ないし第１６図はそれぞれ従来のデータ保持回路の
構成を示す図である。

第１４図のデータ保持回路は、それぞれ２個のＰチャネ
ルＭＯＳトランジスタ　１１１．　１１２及びＮチャネ
ルＭＯＳトランジスタ　１１３．　１１４からなるクロ
ックドインバータ　１１５と、それぞれ１個のＰチャネ
ルＭＯＳトランジスタ　１１Ｂ及びＮチャネルＭＯＳト
ランジスタ　１１７からなるインバータ　１１ｇと、そ
れぞれ２個のＰチャネルＭＯＳトランジスタ　１１９．
　１２０及びＮチャネルＭＯＳトランジスタ１２１、　
　＋２２からなるクロックドインバータ　１２３とで構
成されている。

このデータ保持回路で、クロック信号ＣＬＫが“Ｌ“レ
ベルでクロック信号ＣＬＫが“Ｈ“レベルのとき、クロ
ックドインバータ　１１５が動作し、入力データＩＮは
このクロックドインバータ　１１５で反転されてインバ
ータ　１１ｇに入力される。すなわち、このときは入力
データＩＮの取込みが行なわれ、インバータ　１１８は
入力された信号を反転する。このとき、クロックドイン
バータ　１２３は動作しない。次にクロック信号ＣＬＫ
が“Ｈ“レベル。

クロック信号ＣＬＫが“Ｌ″レベルときは、クロックド
インバータ　１２８が動作し、インバータ　１１８の出
力はこのクロックドインバータ　１２３で反転されてイ
ンバータ　１１８の入力に帰還される。このとき、デー
タの保持がインバータ　１１８とクロックドインバータ
　１２３とで行なわれ、保持データＯＵＴがインバータ
　１１８から出力される。

ところで、上記従来のデータ保持回路では使用されるト
ランジスタの数が多いという問題がある。

近年、ＬＳＩのシステム規模は拡大する傾向にあるため
、第１３図のような回路を１チツプ上に多数形成すると
、チップサイズが増大し、製造コストが大きくなってし
まう。

第１５図のデータ保持回路は、トランジスタの数を削減
するため、第１４図回路のり、ロックドインバータ　１
２３の代りに、それぞれ１個のＰチャネルＭＯＳトラン
ジスタ　１２４及びＮチャネルＭＯＳトランジスタ　１
２５からなるインバータ　１２［ｉを用いるようにした
ものである。すなわち、このデータ保持回路の場合、ク
ロックドインバータ　１１５が動作し、人力データＩＮ
の取込みが行なわれると、２個のインバータ　１１８．
　１２８によってデータの保持が行なわれる。

しかし、この回路では次のような問題がある。

すなわち、予め２個のインバータ　１１８．１２６によ
って保持されているデータと、次にクロックドインバー
タ　１１５によって取込みが行なわれる入力データＩＮ
のレベルが逆の場合、電源Ｖ。Ｄと接地との間に貫通電
流が流れてしまう。例えば、インバータ　１２Ｂの出力
が“Ｈ°レベルとなるようにデータ保持（ＯＵＴ−“Ｌ
゛レベルが行なわれているときに、クロックドインバー
タ　１１５によって“Ｈ°レベルの入力データＩＮの取
込みが行なわれると、インバータ　１２Ｂ内のＰチャネ
ルＭＯＳトランジスタ　１２４と、クロックドインバー
タ　１１５内のＮチャネルＭＯＳトランジスタ　１１３
及び１１４を介して電源ｖＤＤと接地との間に電流が流
れる。

これとは反対に、インバータ　１２Ｂの出力が“Ｌ″レ
ベルなるようにデータ保持（ＯＵＴ−“Ｈ”レベル）が
行なわれているときに、クロックドインバータ　１１５
によって″Ｌルベルの入力データＩＮの取込みが行なわ
れると、クロックドインバータ　１１５内のＰチャネル
ＭＯＳトランジスタ　１１１゜１１２及びインバータ　
１２６内のＮチャネルＭＯＳトランジスタ　１２５を介
して電源ｖＤＤと接地との間に電流が流れる。従って、
データを正確にＯＵＴまで伝達させるためには、インバ
ータ　１１８の回路閾値電圧を満足するようにＰチャネ
ルＭＯＳ）うンジスタ　Ｉｌｌ、　　１１２．　１２４
とＮチャネルＭＯＳトランジスタ　１１３．　１１４．
　１２５の寸法を設計しなければならない。一方、この
回路の動作速度は、ＰチャネルＭＯＳトランジスタ　ｌ
１１．　１１２．　１１６とＮチャネルＭＯＳトランジ
スタ　１１３．　１１４．　１１７のオン抵抗値が小さ
い程、かつＰチャネルＭＯＳトランジスタ　１２４とＮ
チャネルＭＯＳトランジスタ　１２５のオン抵抗値が大
きい程、速くなる。また上記のような電源ｖＤＤと接地
との間に流れる電流の大きさはインバータ　１２ｆｉ内
の両トランジスタ１２４、　１２５のオン抵抗値に依存
する。従って、上記両トランジスタ　１２４．　１２５
のオン抵抗値を、トランジスタ　１１１．　１１２．　
１１３．　１１４のオン抵抗値に比べて十分大きくする
ことにより、正確なデータの伝達が可能になると共に電
源ｖＤＤと接地との間に流れる電流も小さく押さえるこ
とができる。

すなわち、結果的にはトランジスタ　１２４．　１２５
のオン抵抗値を大きくすることになり、これは両トラン
ジスタのチャネル幅Ｗを小さくし、チャネル長りを大き
く設計することにより実現できる。しかし、チャネル幅
Ｗを小さくすることは、集積回路の製造上の限界があり
、また、チャネル長りを大きくすることはチップ面積の
増大につながる。

また、一般的に全て同一寸法のトランジスタで構成され
るゲート・アレイ等の集積回路では、この第１５図のよ
うな回路を構成することは不可能である。

また、第１６図のデータ保持回路は、前記第１５図回路
に対してトランジスタの数を削減するため、前記クロッ
クドインバータ　１１５の代りにＰチャネルＭＯＳトラ
ンジスタ　１２７とＮチャネルＭＯＳトランジスタ　１
２８とを並列接続して構成されたトランスファゲート　
１２９を用いるようにしたものである。しかし、この回
路の場合にも第１５図回路と同様にトランジスタ　１２
４．　１２５のオン抵抗値を大きくする必要がある。

他方、第１７図及び第１８図はそれぞれ、上記第１４図
及び第１５図に示すようなデータ保持回路を２つ用い、
かつ出力データをリセット信号もしくはセット信号に基
づいて一義的に設定できるようにした従来のセット・リ
セット型デイレイドフリップフロップ回路の構成を示す
図である。

第１７図のフリップフロップ回路はリセット優先のもの
であり、それぞれ２個のＰチャネルＭＯＳトランジスタ
　１３１．　１３２、ＮチャネルＭＯＳトランジスタ　
１３３．　１３４からなりクロック信号ＣＬＫＩ、ＣＬ
ＫＩに同期して入力データＩＮを反転するクロックドイ
ンバータ　１３５、ＰチャネルＭＯＳトランジスタ　１
３８．　１３７．　１３８及びＮチャネルＭＯＳトラン
ジスタ　１３９．　１４０．　１４１からなり上記クロ
ックドインバータ　１３５の出力、リセット信号Ｒｅｓ
ｅｔ及びセット信号Ｓｅｔが供給されるリセット優先型
の論理回路１４２、それぞれ２個のＰチャネルＭＯＳト
ランジスタ　１４３．　１４４、ＮチャネルＭＯＳトラ
ンジスタ　１４５．　１４６からな記論理回路１４２の
出力を反転し論理回路１４２の入力側に帰還するクロッ
クドインバータ　１４７、それぞれ２個のＰチャネルＭ
ｏＳトランジスタ　１４８゜１４９、ＮチャネルＭＯＳ
トランジスタ　１５０．　１５１からなりクロック信号
ＣＬＫ２．ＣＬＫ２に同期して上記論理回路４２の出力
を反転するクロックドインバータ　１５２、Ｐチャネル
ＭＯＳトランジスタ１５３、　１５４．　１５５及びＮ
チャネルＭＯＳトランジスタ　１５６．　１５７．　１
５８からなり上記クロックドインバータ　１５２の出力
、リセット信号Ｒｅｓｅｔ及びセット信号Ｓｅｔが供給
されるリセット優先型の論理回路１５９、それぞれ２個
のＰチャネルＭＯＳトランジスタ　１８０．　１８１、
ＮチャネルＭＯＳトランジスタ　１Ｂ２．　１６３から
なりクロック信号ＣＬＫ２゜ＣＬＫ２に同期して上記論
理回路１５９の出力を反転し論理回路１５９の入力側に
帰還するクロックドインバータ　１６４から構成されて
いる。

第１８図のフリップフロップ回路は、上記第１７図回路
内のリセット優先型の論理回路１４２の代りに、Ｐチャ
ネルＭＯＳトランジスタ　１６５゜ＩＱ［ｉ、　　１ｆ
３７及びＮチャネルＭＯＳトランジスタ１８８、　１１
３９．　１７０からなり前記クロックドインバータ　１
３５の出力、リセット信号Ｒｅｓｅｔ及びセット信号Ｓ
ｅｔが供給されるセット優先型の論理回路１７１を設け
ると共に、第１７図回路内のリセット優先型の論理回路
１５９の代りに、ＰチャネルＭＯＳトランジスタ　１７
２．　１７３．　１７４及びＮチャネルＭＯ９トランジ
スタ　１７５．　１７８．　１７７からなり前記クロ ックドインバータ　１５２もしくは　１８４の出力、リ
セット信号Ｒｅｓｅｔ及びセット信号Ｓｅｔが供給され
るセット優先型の論理回路１７８を設けるようにしたも
のである。

第１７図の従来回路において、ノードＥに得られる出力
データＯＵＴは、このフリップフロップ回路が集積回路
に内蔵されている場合、次段回路に入力として供給され
る。従って、このノードＥには次段回路の入力容量や配
線による浮遊容量が存在する。そして、この浮遊容量は
スイッチングスピードを遅らせることになる。例えば、
０ＵＴ−“Ｈ”　　ＣＬＫ２−　”Ｌ’　　Ｓｅｔ　−
”Ｌ”のときに、リセット信号ＲｅｓｅｔがＨ＃に変化
したときの動作を考える。リセット信号ＲｅｓｅｔがＨ
”レベルになると、論理回路１５９内のＮチャネルＭｏ
Ｓトランジスタ　１５８がオンするから、ノードＥの信
号は″Ｈルベルから“Ｌ“レベルに変化しようとする。

このとき、ノードＥの浮遊容量が大きいと、その立ち下
がり時間が遅くなる。

また、ノードＤを“Ｈ°レベルに設定するためには、ク
ロックドインバータ　１６４がノードＥの出力を伝達す
ることにより行なわれるから、ノードＥの出力データＯ
ＵＴの立ち下がり時間が大きくなると、それだけノード
Ｄのレベル設定に時間がかかることになる。この結果、
出力データＯＵＴのレベル設定が遅れることになる。ま
た、リセット信号Ｒｅｓｃｔが“Ｈ“レベルから“Ｌ°
レベルに変化するときやセット信号Ｓｅｔが変化すると
きでも同様である。これらを解決するためには論理回路
１５９内の各トランジスタのチャネル幅Ｗを大きくする
方法や、ノードＤやノードＥにバッファを挿入する方法
が考えられる。しかし、論理回路１５９内ではこれらの
トランジスタが直列に接続されているため、各トランジ
スタのチャネル幅Ｗを大きくする方法では出力データＯ
ＵＴの立ち上がり、立ち下がりの改善効果が半減するた
め、チャネル幅Ｗをより大きく設定しなければならない
。他方、ノードＤやノードＥにバッファを挿入する方法
は、それだけ素子数が多くなる。従って、これらの方法
は集積回路化する際に製造価格の上昇をもたらす。また
、このようなことは第１８図のセット優先のセット・リ
セット型デイレイドフリップフロップ回路についても同
様である。

（発明が解決しようとする課題） このように従来のデータ保持回路では、電源と接地との
間に貫通電流が流れないようにするために、多くのトラ
ンジスタを設けたり、また上記貫通電流の値を小さくす
るためにトランジスタのオン抵抗値を大きくする必要が
あり、これによって集積回路化の際にチップ面積が増大
したり、ゲート・アレイ等の集積回路上では構成が不可
能になるという欠点がある。

さらにセット・リセット機能を持つ従来のデータ保持回
路では、セットもしくはリセット動作を高速に行なわせ
るために素子数の増加や素子サイズの増大を招き、集積
回路化する際に製造価格が上昇するという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源と接地との間に流れる貫通電流
の値が小さくでき、集積回路化の際にチップ面積が増大
することを防止することができ、かつゲート・アレイ等
の集積回路上で容易に構成できるデータ保持回路を提供
することにある。

さらにこの発明は、集積回路化する際に製造価格の上昇
を伴わないセット・リセット機能を有するデータ保持回
路を提ＯＬすることにある。

〔発明の構成〕

（課題を解決するための手段） この発明のデータ保持回路は、クロック信号に同期して
入力データを取込む０ＭＯ５型の入力データ取込回路と
、上記入力データ取込回路によって取り込まれたデータ
が入力されるＣＭＯ８型の第１のＣＭＯ３反転回路と、
上記第１の反転回路の出力をその入力に帰還する０ＭＯ
５型の第２の反転回路と、上記第２の反転回路の出力と
上記第１の反転回路の入力との間に直列に挿入された抵
抗素子とを具備したことを特徴とする。

さらにこの発明のデータ保持回路では、全面敷きつめ型
ゲートアレイにおいては上記抵抗素子としてＭＯＳトラ
ンジスタのゲート電極を構成する導電体層が使用される
。また、素子領域及び配線領域を有する集積回路ではそ
の配線領域に上記抵抗素子が形成され、ＣＭＯＳスタテ
ィック型ランダムアクセスメモリを内蔵した集積回路で
はメモリセルで使用される負荷素子と同一の材料で上記
抵抗素子が構成される。

さらにこの発明のデータ保持回路では、前記入力データ
取込回路が、出力ノードである第１のノードと第２のノ
ードとの間に直列接続されゲートに入力データ及び第１
のクロック信号がそれぞれ供給されるＰチャネルの第１
、第２のＭＯＳトランジスタと、第１のノードと第２の
ノードとの間に接続されゲートに第１の制御信号が供給
されるＰチャネルの第３のＭＯＳトランジスタと、第２
のノードと第１の電源との間に接続されゲートに第２の
制御信号が（ｊｌｉ給されるＰチャネルの第４のＭＯＳ
トランジスタと、′：ｊＳ１のノードと第２の電源との
間に直列接続されゲートに入力データ、上記第１のクロ
ック信号とｔ目補な関係にある第２のクロック信号及び
第１の制御信号がそれぞれ供給されるＮチャネルの第５
ないし第７のＭＯＳトランジスタと、第１のノードと第
２の電源との間に接続されゲートに第２の制御信号が供
給されるＮチャネルの第８のＭＯＳトランジスタとから
なるＣＭＯＳ論理回路で構成されている。

また、前記入力データ取込回路が、第１の電源と出力ノ
ードである第１のノードとの間に直列接続されゲートに
第１の制御信号、第１のクロック信号及び入力データが
それぞれ供給されるＰチャネルの第１ないし第３のＭＯ
Ｓトランジスタと、第１の電源と第１のノードとの間に
接続されゲートに第２の制御信号が供給されるＰチャネ
ルの第４のＭＯＳトランジスタと、第１のノードと第２
のノードとの間に直列接続されゲートに入力データ及び
上記第１のクロック信号と相補な関係にある第２のクロ
ック信号がそれぞれ供給されるＮチャネルの第５、第６
のＭＯＳトランジスタと、第１のノードと第２のノード
との間に接続されゲートに第１の制御信号が供給される
Ｎチャネルの第７のＭＯＳトランジスタと、第２のノー
ドと第２の電源との間に接続されゲートに第２の制御信
号が供給されるＮチャネルの第８のＭＯＳトランジスタ
とからなるＣＭＯＳ論理回路で構成されている。

また、この発明のデータ保持回路は、第１の電源と第１
のノードとの間に直列接続され、ゲートに第１の制御信
号、第１のクロック信号及び入力データがそれぞれ供給
されるＰチャネルの第１、第２及び第３のＭＯＳトラン
ジスタ、第１の電源と上記第１のノードとの間に接続さ
れ、ゲートに第２の制御信号が供給されるＰチャネルの
第４のＭＯＳトランジスタ、上記第１のノードと第２の
ノードとの間に直列接続され、ゲートに上記入力データ
及び上記クロック信号と相補な関係にある第２のクロッ
ク信号がそれぞれ供給されるＮチャネルの第５、第６の
ＭＯＳトランジスタ、上記第１のノードと上記第２のノ
ードとの間に接続され、ゲートに上記第１の制御信号が
供給されるＮチャネルの第７のＭＯＳトランジスタ、上
記第２のノードと第２の電源との間に接続され、ゲート
に上記第２の制御信号が供給されるＮチャネルの第８の
ＭＯＳトランジスタからなる論理回路と、上記第１のノ
ードに入力ノードが接続され、出力ノードがデータ出力
ノードに接続された第１のＣＭＯＳ反転回路と、上記デ
ータ出力ノードに入力ノードが接続され、出力ノードが
上記第１のノードに接続された第２のＣＭＯＳ反転回路
とを具備したことを特徴とする。

この発明のデータ保持回路は、第１の電源と第１のノー
ドとの間に接続され、ゲートに第１の制御信号が供給さ
れるＰチャネルの第１のＭＯＳトランジスタ、上記第１
のノードと第２のノードとの間に直列接続され、ゲート
に第１のクロック信号及び入力データがそれぞれ供給さ
れるＰチャネルの第２及び第３のＭＯＳトランジスタ、
上記第１のノードと第２のノードとの間に接続され、ゲ
ートに第２の制御信号が供給されるＰチャネルの第４の
ＭＯＳトランジスタ、上記第２のノードと第２の電源と
の間に直列接続され、ゲートに上記入力データ、上記第
１のクロック信号と相補な関係にある第２のクロック信
号及び上記第２の制御信号がそれぞれ供給されるＮチャ
ネルの第５、第６及び第７のＭＯＳトランジスタ、上記
第２のノードと第２の電源との間に接続され、ゲートに
上記第１の制御信号が供給されるＮチャネルの第８のＭ
ＯＳトランジスタからなる論理回路と、上記第２のノー
ドに入力ノードが接続され、出力ノードがデータ出力ノ
ードに接続された第１のＣＭＯＳ反転回路と、上記デー
タ出力ノードに入力ノードが接続され、出力ノードが上
記第２のノードに接続された第２のＣＭＯＳ反転回路と
を具備したことを特徴とする。

（作用） 入力データ取込回路によって取り込まれたデータと、第
２の反転回路の出力データのレベルが逆の場合、入力デ
ータ取込回路と第２の反転回路とを介して電源と接地と
の間に流れる貫通電流の値は、抵抗素子を挿入すること
によって削減される。このため、入力データ取込回路と
第１及び第２の反転回路を構成するＭＯＳトランジスタ
は全て同一の寸法のものを使用することができる。

またセット・リセット機能を持つデータ保持回路では、
データ出力ノードに第１のＣＭＯＳ反転回路の出力ノー
ドを接続するようにしており、セット・リセット信号に
相当する第１、第２の制御信号が供給される論理回路は
その前段に設けるようにしているので、第１のＣＭＯＳ
反転回路を構成するＰチャネル及びＮチャネルＭＯＳト
ランジスタの素子サイズをそれ程大きくすることなしに
セット、リセット時に出力データを高速に設定すること
ができる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明のデータ保持回路の第１の実施例によ
る構成を示す回路図である。この実施例によるデータ保
ｔ！７１１！１７Ｂは、それぞれ２個のＰチャネルＭＯ
Ｓトランジスタ１１．１２及びＮチャネルＭＯＳトラン
ジスタ１３．１４からなるクロックドインバータ１５と
、それぞれ１個のＰチャネルＭＯＳトランジスタ１６及
びＮチャネルＭＯＳトランジスタ１７からなるインバー
タ１８と、それぞれ１個のＰチャネルＭＯＳトランジス
タ１９及びＮチャネルＭＯＳトランジスタ２０からなる
クロックドインバータ２１と、抵抗２２とから構成され
ている。

上記クロックドインバータ１５のＰチャネルＭＯＳトラ
ンジスタ１１のゲートにはクロック信号ＣＬＫが、Ｐチ
ャネルＭＯＳトランジスタ１２及びＮチャネルＭＯＳト
ランジスタ１３の各ゲートには入力データＩＮが、Ｎチ
ャネルＭＯＳトランジスタ１４のゲートにはクロック信
号ＣＬＫがそれぞれ供給される。上記インバータ１８の
ＰチャネルＭＯＳトランジスタ１６及びＮチャネルＭＯ
Ｓトランジスタ１７の各ゲートには上記クロックドイン
バータ１５の出力ノードＡの信号が供給される。上記イ
ンバータ２１のＰチャネルＭＯＳトランジスタ１９及び
ＮチャネルＭＯＳトランジスタ２０の各ゲートには上記
インバータ１８の出力ノードＢの信号が供給される。そ
して、上記インバータ１８の出力ノードＢの信号は保持
データＯＵＴとして出力され、上記インバータ２１の出
力ノードＣの信号は抵抗２２を介して上記インバータ■
８の入力に帰還される。

この実施例回路で、クロック信号ＣＬＫが“Ｌ”レベル
でクロック信号ＣＬＫが“Ｈ”レベルのとき、クロック
ドインバータ１５が動作し、入力データＩＮはこのクロ
ックドインバータ１５で反転されてインバータ１８に入
力される。このとき、入力データＩＮの取込みが行なわ
れ、インバータ１８は入力された信号を反転する。さら
に、このインバータ１８の出力はインバータ２１で反転
され、抵抗２２を介してインバータ１８の入力に正帰還
され、保持データＯＵＴがインバータＩ８から出力され
る。

すなわち、このデータ保持回路では、前記第１３図の従
来回路と同様に、クロックドインバータ１５が動作し、
入力データＩＮの取込みが行なわれると、２個のインバ
ータ１８．２１によってデータの保持が行なわれる。

そして、例えばインバータ２１の出力ノードＣの信号が
“Ｈ”レベルのときに、クロックドインバータ１５が動
作し、入力データＩＮの取込みが行なわれてこのクロッ
クドインバータ１５の出力ノードＡに“Ｌ”レベルのデ
ータが出力されるときの、ノードＡの電位ＶＡＩは、ト
ランジスタ１９．１３゜１４のオン抵抗をＲｐ　１９．
　Ｒｎ　１３．　Ｒｎ　１４、抵抗２２の抵抗値をＲ２
２とすると、次式で与えられる。

・・・　１ ここで、抵抗２２の値Ｒ２２がＲｎ　１３＋Ｒｎ　１４
に比べて十分大きくなるように設定しておけば、電位Ｖ
ＡＩをほぼ接地電位のＯＶにすることができる。

例えば、Ｒ２２−ＩＭΩ、Ｒｎ　１３−　Ｒｎ　＊４−
　Ｉ　ＫＱ、Ｒｐ　１９＝　１１１　ＫＱ、Ｖ　Ｉ３　
＋）　”＝　５　Ｖとすれば、ＶＡＩは次式で示される
ように約０．０１Ｖになる。

０１２０Ｇ −０，００９９夕０．０１（Ｖ）　　　　　　　　　　
　　・・・２また、予め２個のインバータ１８．２１に
よって保持されているデータと、次にクロックドインバ
ータＩ５によって取込みが行なわれる入力データＩＮの
レベルが逆の場合、電源ｖＤＤと接地との間には次式で
与えられるような貫通電流■１が流れる。

ＩＩ””ＶＤＤ ／　　（Ｒｐ１９＋Ｒ２２＋Ｒｎ１３＋Ｒｎ１４）・・
・３ 上記３式に上記のような各位を代入すると、この貫通電
流１１はほぼ０．００４９ｍＡと極めて小さな値になる
。また、この貫通電流はインバータ１８の出力ノードＢ
が“Ｈ″レベルなれば、インバータ２１の出力ノードＣ
が“Ｌ”レベルになるため、その時点で流れなくなる。

他方、インバータ２１の出力ノードＣの信号が“Ｌ″レ
ベルときに、クロックドインバータ１５が動作し、入力
データＩＮの取込みが行なわれてこのクロックドインバ
ータ１５の出力ノードＡに“Ｈ”レベルのデータが出力
されるときの、ノードＡの電位Ｖ＾２は、トランジスタ
１１．１２．２０のオン抵抗をＲｐ　１１．　Ｒｐ　２
１．　Ｒｎ　２０とすると次式％式％ ここで、前記と同様に抵抗２２の値Ｒ２２がＲｐ　１１
十Ｒｐ　１２に比べて十分大きくなるように設定してお
けば、電位ＶＡ２をほぼ電源電位ｖＤＤにすることがで
きる。例えば、Ｒ２２−Ｉ　ＭΩ、Ｒｐ　１ｌ−Ｒｐ　
１２−　Ｉ　ＫＱ、Ｒｎ２０−１０　ＫＱ、ｖＤＤｍ５
Ｖとすれば、Ｖ＾２は次式で示すように４．９９■にな
る。

禦４．９９（Ｖ）　　　　　　　　　　　　　　　　　
　・・・５また、このとき、電源ｖＤＤと接地との間に
は次式で与えられるような貫通電流Ｉ２が流れる。

１２＝ＶＤＤ ／　（Ｒｐ１１＋Ｒｐ１２＋Ｒ２２＋Ｒｎ２０）・・・
６ 上記６式に上記の各位を代入すると、この貫通電流Ｉ２
はＩｌと同様にほぼ０．００４９ｍＡと極めて小さな値
になり、この貫通電流はインバータ１８の出力ノードＢ
が“Ｌ＃レベルになれば、インバータ２１の出力ノード
Ｃが“Ｈ”レベルになるため、その時点で流れなくなる
。

このようにインバータ２１の出力とインバータ１８の入
力との間に抵抗２２を挿入することにより、前記第１２
図の従来回路に比べてトランジスタの数を２個少なくで
きる。なお、この実施例回路では抵抗２２を１個余分に
設ける必要があるが、一般に集積回路では抵抗とＭＯＳ
トランジスタとの占有面積を比較した場合、抵抗はＭＯ
Ｓトランジスタと同等もしくはそれ以下にすることがで
きる。このため、データ保持回路が多数設けられた集積
回路では、そのチップサイズを従来に比べて小さくする
ことができる。

また、上記実施例回路では抵抗２２を設けることによっ
て電源と接地との間に流れる貫通電流の削減を図るよう
にしているので、全てのトランジスタの寸法を同一に設
計してもよい。このため、前記第１５図もしくは第１６
図の従来回路のように、貫通電流の削減を図るためにあ
る特定のトランジスタの寸法を変える必要がなくなる。

従って、これによってもチップサイズの縮小化を図るこ
とができ、同一寸法のトランジスタで構成されるゲート
・アレイ等の集積回路上にこの実施例回路を構成するこ
とが可能になる。

第２図はこの発明のデータ保持回路の第２の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ１５の代りに、ゲートにクロック信号ＣＬＫ
が供給されるＰチャネルＭＯ３トランジスタ２３と、ゲ
ートにクロック信号ＣＬＫが供給されるＮチャネルＭＯ
Ｓトランジスタ２４のソース・ドレイン間を並列接続し
て構成されるＣＭＯＳ型のトランスファーゲート２５を
用いるようにしたものである。

このようにトランスファーゲート２５を入力データＩＮ
の取込回路に使用したデータ保持回路では、予め２個の
インバータ１８．２１によって保持されているデータと
、次にトランスファーゲート２５によって取込みが行な
われる入力データＩＮのレベルが逆の場合に、電源ｖＤ
Ｄと接地との間には入力データＩＮを発生する回路とイ
ンバータ２１との間で前記のような貫通電流が流れる。

ところが、この場合にも抵抗２２が設けられているため
、トランジスタ１９．２０のオン抵抗を大きくすること
なしに、電源ｖＤＤと接地との間に流れる貫通電流の値
を小さくすることができる。

第３図はこの発明のデータ保持回路の第３の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ１５の代りに、セット信号Ｓｅｔに基づいて
保持データＯＵＴを“Ｈ“レベルに設定するためのＣＭ
ＯＳ型の論理回路３゜を設けるようにしたものである。

この論理回路３０は電源ｖＤＤと出力ノードＡとの間に
ソース・ドレイン間が直列接続され、各ゲートにセット
信号Ｓ　ｅｔ、　　クロック信号ＣＬＫ及び入力データ
ＩＮが供給される３個のＰチャネルＭＯＳトランジスタ
３１、３２．３３と、出力ノードＡと接地との間にソー
ス・ドレイン間が直列接続され、各ゲートに入力データ
ＩＮ及びクロック信号ＣＬＫが供給される２個のＮチャ
ネルＭＯＳトランジスタ３４．３５と、出力ノードＡと
接地との間にソース・ドレイン間が接続され、ゲートに
セット信号Ｓｅｔが供給されるＮチャネルＭＯＳトラン
ジスタ３Ｂとから構成されている。

この実施例回路において、セット信号Ｓｅｔが“Ｈ“レ
ベルにされているときは、論理回路３０内のＰチャネル
ＭＯＳトランジスタ３１がオフし、ＮチャネルＭＯＳト
ランジスタ３Ｂがオンするため、出力ノードＡは入力デ
ータＩＮにかかわらず“Ｌ″レベル設定される。従って
、インバータｌＢの出力ノードＢの信号、すなわち保持
データＯＵＴは”Ｈ″レベルされる。

他方、セット信号Ｓｅｔが“Ｌ″レベルされているとき
はＰチャネルＭＯ３トランジスタ３１がオンし、Ｎチャ
ネルＭＯＳトランジスタ３６がオフするため、この論理
回路３０は第１図中のクロックドインバータ１５と同様
にクロック信号ＣＬ　Ｋ　。

ＣＬＫに同期して入力データＩＮの反転を行なうことに
なる。

この実施例の場合でも、抵抗２２の値Ｒ２２を論理回路
３０内のＮチャネルＭＯＳトランジスタ３４．３５のそ
れぞれのオン抵抗値の和（Ｒｎ　３４＋　Ｒｎ　３５）
及びＮチャネルＭｏＳトランジスタ３６のオン抵抗Ｒｎ
　３Ｂに比べて十分大きくなるように設定しておけば、
′Ｈ２レベルの入力データＩＮが供給されたとき及びセ
ット信号Ｓｅｔが“Ｈ″レベルされたときにノードＡの
電位をほぼ接地電位のＯＶに設定することができる。さ
らに抵抗２２の値Ｒ２２を論理回路３０内のＰチャネル
ＭＯＳトランジスタ３１．３２．３３のそれぞれのオン
抵抗値の和（Ｒｐ　３１＋　Ｒｐ　３２＋　Ｒｐ　３３
）に比べて十分大きくなるように設定しておけば、“Ｌ
″レベル入力データＩＮが供給されたときにノードＡの
電位をほぼ電源電位ＶＯＯにすることができる。

第４図はこの発明のデータ保持回路の第４の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ１５の代りに、リセット信号Ｒｅｓｅｔに基
づいて保持データＯＵＴをＬ“レベルに設定するための
ＣＭＯＳ型の論理回路４０を設けるようにしたものであ
る。この論理回路４０は電源ＶＤＤと出力ノードＡとの
間にソース・ドレイン間が直列接続され、各ゲートにク
ロック信号ＣＬＫ及び入力データＩＮが供給される２個
のＰチャネルＭＯＳトランジスタ４１．４２と、電源Ｖ
ＤＤと出力ノードＡとの間にソース・ドレイン間が接続
され、ゲートにリセット信号Ｒｃｓｅｔが供給されるＰ
チャネルＭＯＳトランジスタ４３と、出力ノードＡと接
地との間にソース・ドレイン間が接続され、各ゲートに
入力データＩＮ、　　クロック信号ＣＬＫ及びリセット
信号Ｒｅｓｅｔが供給される３個のＮチャネルＭＯＳト
ランジスタ４４．４５゜４Ｇとから構成されている。

この実施例回路において、リセット信号Ｒｅｓｅｔが“
Ｌ”レベルにされているときは、論理回路４０内のＰチ
ャネルＭＯＳトランジスタ４３がオンし、ＮチャネルＭ
ＯＳトランジスタ４６がオフするため、出力ノードＡは
入力データＩＮにかかわらず“Ｈ２レベルに設定される
。従って、インバータ１８の出力ノードＢの信号、すな
わち保持データＯＵＴは“Ｌ”レベルにされる。

他方、リセット信号Ｒｅｓｅｔが“Ｈ″レベルされてい
るときはＰチャネルＭＯＳトランジスタ４３がオフし、
ＮチャネルＭＯＳトランジスタ４６がオンするため、こ
の論理回路４０は第１図中のクロックドインバータ１５
と同様にクロック信号ＣＬＫ。

ＣＬＫに同期して入力データＩＮの反転を行なうことに
なる。

この実施例の場合でも、抵抗２２の値Ｒ２２を論理回路
４０内のＮチャネルＭＯＳトランジスタ４４．４５゜４
６のそれぞれのオン抵抗値の和（Ｒｎ　４４＋　Ｒｎ　
４５＋　Ｒｎ　４Ｂ）に比べて十分大きくなるように設
定しておけば、“Ｈ゛レベル入力データＩＮが供給され
たときにノードＡの電位をほぼ接地電位のＯＶに設定す
ることができる。さらに抵抗２２の値Ｒ２２を論理回路
４０内のＰチャネルＭＯＳトランジスタ４１．４２のそ
れぞれのオン抵抗値の和（Ｒｐ４１＋Ｒｐ　４２）及び
ＰチャネルＭＯＳトランジスタ４３のオン抵抗Ｒｐ４３
に比べて十分大きくなるように設定しておけば、“Ｌ″
レベル入力データＩＮが供給されたとき及びリセット信
号Ｒｅｓｅｔが“Ｌ。

レベルにされたときにノードＡの電位をほぼ電源電位Ｖ
ｌ）Ｄにすることができる。

第５図はこの発明のデータ保持回路の第５の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ１５の代りに、セット・リセット機能を持つ
セット優先型のＣＭＯＳ型の論理回路５０を設けるよう
にしたものである。すなわち、この論理回路５０は、電
源ｖＤＤとノードＤとの間にソース・ドレイン間が接続
・され、ゲートにセット信号Ｓｅｔが供給されるＰチャ
ネルＭＯＳトランジスタ５Ｉと、上記ノードＤと出力ノ
ードＡとの間にソース拳ドレイン間が直列接続され、各
ゲー！・にクロック信号ＣＬＫ及び入力データＩＮが供
給される２個のＰチャネルＭＯＳトランジスタ５２．５
３と、上記ノードＤと出力ノードＡとの間にソース・ド
レイン間が接続され、ゲートにリセット信号Ｒｅｓｅｔ
が供給されるＰチャネルＭＯＳトランジスタ５４と、出
力ノードＡと接地との間にソース・ドレイン間が直列接
続され、各ゲートに入力データＩＮ、　　クロック信号
ＣＬＫ及びリセット信号Ｒ１３ｓｅｔが供給される３個
のＮチャネルＭＯＳトランジスタ５５．５６．５７と、
出力ノードＡと接地との間にソース・ドレイン間が接続
され、ゲートにセット信号Ｓｅｔが供給されるＮチャネ
ルＭｏＳトランジスタ５８とから構成されている。

この実施例回路において、セット信号Ｓｅｔが″Ｈ″レ
ベルにされているときは、論理回路５０内のＮチャネル
ＭＯＳトランジスタ５８がオンすることにより、出力ノ
ードＡは入力データＩＮにかかわらず“Ｌ″レベル設定
される。従って、インバータ１８の出力ノードＢの信号
、すなわち保持データＯＵＴは′Ｈ”レベルにされる。

他方、セット信号Ｓｅｔが′Ｌ”レベルのときにリセッ
ト信号Ｒｅｓｅｔが“Ｌ”レベルにされることにより、
論理回路５０内のＰチャネルＭＯＳトランジスタ５１．
５４がオンする。このときは、出力ノードＡが入力デー
タＩＮにかかわらず“Ｈ＃レベルに設定される。従って
、インバータ１８の出力ノードＢの信号、すなわち保持
データＯＵＴは“Ｌ”レベルにされる。

この実施例の場合でも、抵抗２２の値Ｒ２２を論理回路
５０内のＮチャネルＭＯＳトランジスタ５５．５６゜５
７のそれぞれのオン抵抗値の和（Ｒｎ　５５＋　Ｒｎ　
５Ｂ＋　Ｒｎ　５７）に比べて十分大きくなるように設
定しておけば、“Ｈ°レベルの入力データＩＮが供給さ
れたときにノードＡの電位をほぼ接地電位のＯＶに設定
することができる。さらに抵抗２２の値Ｒ２２を論理回
路５０内のＰチャネルＭＯＳトランジスタ５１．５４そ
れぞれのオン抵抗値の和（Ｒｐ　５１＋　Ｒｐ　５４）
に比べて十分大きくなるように設定しておけば、セット
信号Ｓｅｔが“Ｌ”レベルのときに′Ｌａレベルのリセ
ット信号Ｒｅｓｅｔが供給された場合に、ノードＡの電
位をほぼ電源電位ｖＤＤにすることができる。さらに上
記抵抗２２の値Ｒ２２を論理回路５０内のＮチャネルＭ
ＯＳトランジスタ５８のオン抵抗Ｒｎ　５８に比べて十
分大きくなるように設定しておけば、“Ｈ”レベルのセ
ット信号Ｓｅｔが供給された場合に、ノードＡの電位を
ほぼ接地電位のＯＶにすることができる。

第６図はこの発明のデータ保持回路の第６の実施例によ
る構成を示す回路図である。この実施例によるデータ保
持回路は、上記第１図の実施例回路におけるクロックド
インバータ１５の代りに、セット・リセット機能を持つ
リセット優先型のＣＭＯＳ型の論理回路６０を設けるよ
うにしたものである。すなわち、この論理回路６０は、
電源ＶＤＤと出力ノードＡとの間にソース・ドレイン間
が直列接続され、各ゲートにセット信号Ｓ　ｅｔ。

クロック信号ＣＬＫ及び入力データＩＮが供給される３
個のＰチャネルＭＯＳトランジスタＧｌ、　８２゜６３
と、電源■ＤＤと出力ノードＡとの間にソースドレイン
間が接続され、ゲートにリセット信号Ｒｅｓｃｔが供給
されるＰチャネルＭＯＳトランジスタ６４と、出力ノー
ドＡとノードＥとの間にソース・ドレイン間が直列接続
され、各ゲートに入力データＩＮ及びクロック信号ＣＬ
Ｋが供給される２個のＮチャネルＭＯＳトランジスタロ
５．６６と、上記ノードＥと接地との間にソース・ドレ
イン間が接続され、ゲートにリセット信号Ｒｅｓｅｔが
供給されるＮチャネルＭＯＳトランジスタロ７と、出力
ノードＡと上記ノードＥとの間にソース・ドレイン間が
接続され、ゲートにセット信号Ｓｅｔが供給されるＮチ
ャネルＭＯＳトランジスタ８８とから構成されている。

この実施例回路において、リセット信号Ｒｃｓｅｔが″
Ｌ゛レベルにされているときは、論理回路６０内のＰチ
ャネルＭＯＳトランジスタ０４がオンすることにより、
出力ノードＡは入力データＩＮにかかわらず“Ｈ“レベ
ルに設定される。従って、インバータｌＢの出力ノード
Ｂの信号、すなわち保持７’　−夕ＯＵ　Ｔは“Ｌ”レ
ベルにされる。

他方、リセット信号Ｒｅｓｅｔが“Ｈ゛レベルときにセ
ット信号Ｓｅｔが“Ｈ”　レベルにされることにより、
論理回路６０内のＮチャネルＭＯＳトランジスタ８７．
６８がオンする。このときは、出力ノードＡが入力デー
タＩＮにかかわらず“Ｌ”レベルに設定される。従って
、インバータ１８の出力ノードＢの信号、すなわち保持
データＯＵＴは“Ｈ”レベルにされる。

この実施例の場合でも、抵抗２２の値Ｒ２２を論理回路
６０内のＮチャネルＭＯＳトランジスタロ５．　Ｂｅ６
７のそれぞれのオン抵抗値の和（Ｒｎ　６５＋　Ｒｎ　
６６十Ｒｎ　６７）　’に比べて十分大きくなるように
設定しておけば、“Ｈ”レベルの入力データＩＮが供給
されたときにノードＡの電位をほぼ接地電位のＯｖに設
定することができる。さらに抵抗２２の値Ｒ２２を論理
回路６０内のＰチャネルＭＯＳトランジスタ８１．８２
．６３のそれぞれのオン抵抗値の和（Ｒｐ　８１＋　Ｒ
ｐＧ２＋　Ｒ−ｐ　６３）に比べて十分大きくなるよう
に設定しておけば、“Ｌルベルの入力データＩＮが供給
されたときにノードＡの電位をほぼ電源電位ｖＤＤにす
ることができる。

第７図はこの発明に係るデータ保持回路が構成される集
結回路の一例を示すパターン平面図である。この集積回
路は全面に同一寸法のＭＯＳトランジスタを多数敷きつ
めた、いわゆる全面敷きつめ型ゲート・アレイのもので
あり、８１は内部素子及び配線領域、８２は周辺に配置
されたパッドである。

第８図は上記第７図に示す集積回路において、内部素子
及び配線領域８１を拡大して示すパターン平面図である
。図中、８１ｐは多数のＰチャネルＭＯ３トランジスタ
８３が構成される内部素子及び配線領域であり、各Ｐチ
ャネルＭＯＳトランジスタ８３はソース・ドレインとな
る一対のｐ型拡散領域８４と、その中央に配置され例え
ば多結晶シリコン層等で構成されたゲート電極８５とか
ら構成されている。他方、８１ｎは多数のＮチャネルＭ
ＯＳトランジスタ８６が構成される内部素子及び配線領
域であり、各ＮチャネルＭＯＳトランジスタ８Ｂはソー
ス・ドレインとなる一対のｎ型拡散領域８７とその中央
に配置され例えば多結晶シリコン層等で構成されたゲー
ト電極８８とから構成されている。なお、第９図に１個
のＮチャネルＭＯＳトランジスタ８ＢのＡ−Ａ’線に沿
った断面構造の一例を示す。

図中、８９はゲート絶縁膜であり、９０は層間絶縁膜で
ある。

このような全面敷きつめ型ゲート・アレイの集積回路に
おいて前記のようなデータ保持回路を構成する場合に、
前記抵抗２２はＭＯＳトランジスタとして使用しない位
置のＮチャネルもしくはＰチャネルＭＯＳトラレジる夕
のゲート電極材料を選択的に高抵抗にして使用する。す
なわち、通常、ＭＯＳトランジスタのゲート電極として
使用する場合にはこのゲート電極材料である多結晶シリ
コン層に対して不純物を打込んで低抵抗化する。しかし
、前記抵抗２２として使用する場合には不純物を打ち込
まず、あるいは打ち込みｆｆ１（注入量）を制限するこ
とによって高抵抗状態にする。

第１０図はこの発明に係るデータ保持回路が構成される
集積回路の一例を示すパターン平面図である。この集積
回路は全面敷きつめ型でないゲート・アレイのものであ
り、９１は内部素子領域、９２は配線領域、９３は周辺
に配置されたパッドである。

第１１図は上記第１０図に示す集積回路において、内部
素子領域９１と配線領域９２とを拡大して示すパターン
平面図である。各内部素子領域９１内にはそれぞれＰチ
ャネルＭＯＳトランジスタ９４とＮチャネルＭＯＳトラ
ンジスタ９５とが混在して形成されている。

このような全面敷きつめ型でないゲート・アレイ、スタ
ンダードセルもしくはフルカスタム等のように、内部素
子領域と配線領域とが別れて形成される集積回路で前記
のようなデータ保持回路を構成する場合に、前記抵抗２
２は内部素子領域相互間に配置された配線領域９２に構
成される。

また、この発明に係るデータ保持回路を、ＭＯＳスタテ
ィック型ランダムアクセスメモリを内蔵した集積回路内
に構成する場合は、メモリセルで使用される高抵抗負荷
素子と同一の材料を用いて前記抵抗２２を構成すればよ
い。

第１２図及び第１３図はそれぞれこの発明を、出力デー
タのセット・リセット機能を持つデータ保持回路に実施
した、この発明の第７及び第８の実施例による構成を示
す回路図である。

第１２図は出力データのセット・リセット機能を持つリ
セット優先型のデータ保持回路の構成を示すものである
。このデータ保持回路には、前記第６図の実施例回路に
おけるリセット優先のＣＭＯＳ型の論理回路６０と同様
にＰトランジスタ６１、６２．８３．６４及びＮトラン
ジスタ６５．６Ｇ。

［ｉ７．８８からなり、セット信号Ｓ　ｅｔ、リセット
信号ＲＱＳｅＬ、入力データＩＮ及びクロック信号ＣＬ
ＫＩ　、ＣＬＫＩが供給される論理回路６０−１と、前
記第６図の実施例回路内のインバータ１８と同様にＰト
ランジスタ１６及びＮトランジスタ１７からなり、上記
論理回路６０−１の出力が供給されるインバータ１８−
１と、前記第６図の実施例回路内のインバータ２１と同
様にＰトランジスタ１ｇ及びＮトランジスタ２０からな
り、上記インバータ１８−１の出力を反転して上記論理
回路６０−１の入力側に帰還するインバータ２１〜１と
で構成された前段のデータ保持部２０１が設けられてい
る。さらに、このデータ保持回路には、クロック信号し
て上記とは異なるＣＬＫ２．ＣＬＫ２が供給されるリセ
ット優先のＣＭＯＳ型の論理回路６０−２と、この論理
回路６０−２の出力が供給されるインバータ１Ｂ−２と
、このインバータ■８−２の出力を反転して上記論理回
路６０−２の入力側に帰還するインバータ２１−２とで
構成された後段のデータ保持部２０２が設けられている
。

このような構成のデータ保持回路は、前段のデータ保持
部２０１をマスター側フリップフロップ回路、後段のデ
ータ保持部２０２をスレーブ側フリップフロップ回路と
するセット・リセット機能付リセット優先のデイレイド
型フリップフロップとして作用し、その前段のデータ保
持部２０１の真理値表は、下記の１表に示す通りである
。

１表 上記実施例回路において、前段のデータ保持部２０１と
後段のデータ保持部２０２とはクロック信号が異なるだ
けであり、その他の構成は同じであるために両回路は同
様の動作を行なう。従って、以下に前段のデータ保持部
２０１の動作についてのみ説明するが、後段のデータ保
持部２０２の動作はこれと同様である。

いま、セット信号Ｓｅｔが“Ｌ″　レベル、リセット信
号Ｒｅｓｅｔが“Ｈルーベル（Ｒｅｓｅｔ　−”Ｌ”　
）のとき、論理回路６０−１内ではＰＪ−ランジスタロ
１がオン、ＰトランジスタＢ４がオフ、Ｎトランジスタ
Ｂ７がオン、Ｎトランジスタ６８がオフとなる。このと
き、クロック信号ＣＬＫＩが“Ｌ“レベルに、ＣＬＫＩ
が“Ｈ”レベルにそれぞれ変化すると、Ｐトランジスタ
６２及びＮトランジスタ６６がオンし、この論理回路６
０−１は供給される入力データＩＮに対してインバータ
として動作し、その出力ノードＡに入力データＩＮの反
転データを出力する。

例えば、インバータ１８−１の出力が“Ｌ″レベルとき
、入力データＩＮが“Ｌ″レベルら′Ｈ”レベルに変化
すると、論理回路６０−１内のＰトランジスタ８３がオ
フ、Ｎトランジスタ６５がオンとなるため、この論理回
路６０−１の出力ノードＢは“Ｌ＃レベルになろうとす
る。このとき、このノードＢはインバータ２１−１の出
力により予め“Ｈ”レベルにされている。従って、この
ときは、インバータ２１−１内のＰトランジスタ１９、
論理回路６０−１内の３個のＮトランジスタ８５．８８
．８７を介して電源電圧ＶＤＤと接地電圧との間に電流
が流れる。そして、このときのノードＢの電位Ｖ８　（
Ｌ）は、上記Ｐトランジスタ１９及びＮトランジスタ６
５゜６８、６７それぞれのオン抵抗をＲｐ　１９．　Ｒ
ｎ　６５゜Ｒｎ　６Ｂ、　　Ｒｎ　６７とすると次の式
で与えられる。

そして、インバータ１８−１がノードＢの電位ＶＢ　（
Ｌ）を“Ｌ°レベルとして検知するためには、このイン
バータ１８−１の回路閾値電圧ＶＴＨ１８はＶａ　　（
Ｌ）　＜ＶＴ　Ｈ２Ｓを満足する必要がある。

従って、ＶＢ＜ＶＴＨ１８の関係を満足するためには下
記の式のような条件がみたされればよい。

Ｒｐ１９＞＞Ｒｎ０５＋Ｒｎ６８＋Ｒｎ６７　　　　−
８さらにこのときに流れる電流の値を小さくするために
は、Ｐトランジスタ１９のオン抵抗Ｒｐ１９を十分に大
きくすれば良く、これは上記８式の条件と矛盾すること
はない。そして、ノードＣがインバータ１８−１の出力
により“Ｈ＃レベルにされると、インバータ２１−１内
のＰトランジスタ１９がオフするため、Ｐトランジスタ
１９及び３個のＮトランジスタ８５．８Ｂ、　［１７を
介して電源電圧ＶＤＤと接地電圧との間に流れる電流は
流れなくなる。

他方、ＩＮ−“Ｌ”レベル、ノードＣ−“Ｈ。

レベルのときにクロック信号ＣＬＫＩが“Ｌ”レベルに
、ＣＬＫｌが“Ｈ″レベルそれぞれ変化した場合を考え
る。この場合には、Ｐトランジス・・・７ タロ１．８２．６３及びＮトランジスタ２０がオンする
ため、これらのトランジスタを介して電源電圧ｖＤＤと
接地電圧との間に電流が流れる。そして、このときのノ
ードＢの電位Ｖｅ　　（Ｈ）は、上記Ｐトランジスタ６
１．６２．８３及びＮトランジスタ２０それぞれのオン
抵抗をＲｐ　８１．　Ｒｐ　６２．　Ｒｐ　（ｉ３゜Ｒ
ｎ　２Ｇとすると次の式で与えられる。

・・・９ そして、インバータ１８−１がこのときのノードＢの電
位Ｖｏ（Ｈ）を“Ｈ″レベルして検知するためは、この
インバータ１８−１の回路閾値電圧ＶＴ　Ｈｌｇ１；Ｌ
ＶＢ　　（Ｈ）　＞　ＶＴ　Ｈｌｇを満足する必要があ
る。従って、このＶｅ　　（Ｈ）　＞ＶＴ　Ｈｌｇ（７
）関係を満足するためには下記の式のような条件がみた
されればよい。

Ｒｎ２０＞＞Ｒｐ６１＋Ｒｐ８２＋Ｒｐ８３　　　＝１
０さらにこのときに流れる電流の値を小さくするために
は、Ｎトランジスタ２０のオン抵抗Ｒｎ　２０を十分に
大きくすれば良く、これは上記１０式の条件と矛盾する
ことはない。そして、ノードＣがインバータ１８−１の
出力により“Ｌ″レベルされると、インバータ２１−１
内のＮトランジスタ２０がオフするため、３個のＰトラ
ンジスタ６１．６２．６３及びＮトランジスタ２０を介
して電源電圧ＶＤＤと接地電圧との間に流れる電流は流
れなくなる。

Ｓ　ｅｔ　−Ｒｅｓｅｔ−“Ｌ°レベル、ＣＬＫＩ−“
Ｌ２レベルのときは論理回路６０−１は動作しない。そ
して、２個のインバータ１８−１　、２１−１はノード
Ｂ及びＣの信号を保持する働きをする。

５ｅｔ−Ｌ”レベル、Ｒｅｓｅｔ■″Ｈ”レベルのとき
はＰ　ｌ−ランジスタ８１．８４がオン、Ｎトランジス
タ６７、６８がオフであるため、クロック信号ＣＬＫＩ
のレベルにかかわりなくノードＢは“Ｈ”レベルに設定
される。ただし、このとき、ノードＣのレベルが予め“
Ｈ“レベルに設定されており、インバータ２１−１内の
Ｎトランジスタ２ｏがオンしているときは、上記Ｐトラ
ンジスタ８４及びＮトランジスタ２０を介して電源電圧
ＶＤＤと接地電圧との間に電流が流れる。このとき、ノ
ードＢの電位ＶＢは、上記Ｐトランジスタ６４とＮトラ
ンジスタ２０それぞれのオン抵抗をＲｐ８４．Ｒｎ２０
とすると次の式で与えられる。

・・・　１１ そして、インバータ１８−１がこのノードＢの電位ＶＢ
を”Ｈ“レベルとして検知するためには、このインバー
タ１８−１の回路閾値電圧ＶＴ）１１８はＶＢ＞ｖ７　
、１８を満足する必要がある。従って、ＶＢ＞ｖＴＨ１
８の関係を満足するためには下記の式のような条件がみ
たされればよい。

Ｒｎ２０＞＞Ｒｐ６４　　　　　　　　　　−１２さら
にこのときに流れる電流の値を小さくするためには前記
と同様にＲｎ　２０を十分に大きくすれば良く、これは
上記１２式の条件と矛盾することはない。そして、ノー
ドＣがインバータ１Ｂ−１の出力により“Ｌ″レベルさ
れると、インバータ２１−１内のＮトランジスタ２０が
オフするため、電源電圧ｖＤＤと接地電圧との間に流れ
る電流は流れなくなる。

Ｓｅｔ　−”Ｈ−レベル、Ｒｅ５ｅｔ　−”Ｌ’　レベ
ルのときはＰトランジスタ６１．６４がオフ、Ｎトラン
ジスタ０７．８８がオンであるため、クロック信号ＣＬ
ＫＩ及び入力データＩＮのレベルにかかわりなくノード
Ｂは“Ｌ″レベル設定される。ただし、このとき、ノー
ドＣのレベルが予め“Ｌ”レベルに設定されており、イ
ンバータ２１−１内のＰトランジスタ１９がオンしてい
るときは、Ｐトランジスタ１９と２個のＮトランジスタ
６８．６７を介して電源電圧ＶＤＤと接地電圧との間に
電流が流れる。

このとき、ノードＢの電位Ｖ、は、上記Ｎトランジスタ
０７．　（ｉ８とＰトランジスタ１９それぞれのオン抵
抗をＲｎ　６７、　Ｒｎ　８ｇ、　　Ｒｐ１９とすると
次の式で与えられる。

・・・　１３ そして、インバータ１８−１がこのノードＢの電位ＶＢ
を“Ｌ”レベルとして検知するためには、このインバー
タ１８−１の回路閾値電圧ＶＴ）（１８はＶｅ　＜Ｖ、
　、　１８を満足する必要がある。従って、ｖＢくｖＴ
Ｈ１８の関係を満足するためには下記の式のような条件
がみたされればよい。

Ｒｐ１９＞＞Ｒｎ６７＋Ｒｎ８８　　　　　　　＝１４
さらにこのときに流れる電流の値を小さくするためには
前記と同様にＲｐ　１９を十分に大きくすれば良く、こ
れは上記１４式の条件と矛盾することはない。そして、
ノードＣがインバータ１８−１の出力により“Ｈ”レベ
ルにされると、インバータ２１−１内のＰトランジスタ
１９がオフするため、電ｉＦｊ電圧ＶＤＤと接地電圧と
の間に流れる電流は流れなくなる。

すなわち、この実施例回路で、Ｐトランジスタ１９のオ
ン抵抗Ｒｐ　１９が、Ｎトランジスタ６３のオン抵抗Ｒ
ｎ　８３、Ｎトランジスタ６７のオン抵抗Ｒｎ　８７、
Ｎトランジスタ６８のオン抵抗Ｒｎ　（ｉ８と比べて十
分に大きな値であり、同様にＮトランジスタ２０のオン
抵抗Ｒｎ　２０が、Ｐトランジスタ６２のオン抵抗Ｒｐ
６２、Ｐトランジスタ６３のオン抵抗Ｒｐ６３、Ｐトラ
ンジスタ６４のオン抵抗Ｒｐ　６４と比べて十分に大き
な値であれば、デイレイド型フリップフロップとして安
定に動作する。

ところで、この実施例回路における大きな特徴は、出力
データＯＵＴを得るノードＥを駆動する回路がＰトラン
ジスタとＮトランジスタとから構成された単純なインバ
ータ１８−２になっているということである。このノー
ドＥに外部回路の大きな負荷容量が接続される場合に、
ＰトランジスタｔｅとＮトランジスタ１７のチャネル幅
Ｗを大きくして高速動作を可能にすることは、前記第１
７図に示す従来回路において直列接続された多数のトラ
ンジスタのチャネル幅を大きくする場合に比べて容易に
なる。このため、従来に比べて集積回路化の際にチップ
面積を小さくしても高速動作が可能になる。

また、第１７図に示す従来回路において、例えばノード
Ｄのレベルがリセット信号ＲｅｓＱｔに基づいて決定さ
れるためには、クロック信号ＣＬＫ２が“Ｈ”レベルの
ときはノードＣの電位がクロックドインバータ　１５２
を通じて、クロック信号ＣＬＫ２がＬ”レベルのときは
ノードＥの電位がクロックドインバータ　１６４を通じ
てそれぞれ行なわれる。このため、リセット動作を高速
に行なわせるためには、クロックドインバータ　１６４
を構成する各トランジスタのチャネル幅Ｗを大きくする
必要がある。ところが、この実施例回路の場合には常に
同じ経路によって決定される。つまり、ノードＤの電位
を決定するのは論理回路６０−２、ノードＥの電位を決
定するのはインバータ１８−２であり、インバータ２１
−２はこのときの電位設定とは関係ない。従って、イン
バータ２１−２を構成するトランジスタは小さなチャネ
ル幅にでき、集積回路化の際にチップ面積を小さくする
ことができる。また、チップ面積が小さくなることによ
り、集積回路化の際に製造価格の上昇は伴わない。

第１３図は出力データのセット・リセット機能を持つセ
ット優先型のデータ保持回路の構成を示すものである。

このデータ保持回路には、前記第５図の実施例回路にお
けるセット優先のＣＭＯＳ型の論理回路５０と同様にＰ
トランジスタ５１．５２゜５３、５４及びＮトランジス
タ５５．５６．５７．５８からなり、セット信号５ｅｔ
ｂ　リセット信号Ｒｅｓｅｔ、入力データＩＮ及びクロ
ック信号ＣＬＫＩ、ＣＬＫＩが供給される論理回路５０
−１と、前記第５図の実施例回路内のインバータ１８と
同様にＰトランジスタ１Ｂ及びＮトランジスタ１７から
なり、上記論理回路５０−２の出力が供給されるインバ
ータ１８−３と、前記第５図の実施例回路内のインバー
タ２１と同様にＰトランジスタ１９及びＮトランジスタ
２ｏからなり、上記インバータ１８−３の出力を反転し
て上記論理回路５０−１の入力側に帰還するインバータ
２１−３とで構成された前段のデータ保持部２１１が設
けられている。さらに、このデータ保持回路には、クロ
ック信号して上記とは異なるＣＬＫ２゜ＣＬＫ２が供給
されるリセット優先のＣＭＯＳ型の論理回路５０−２と
、この論理回路５０−２の出力が供給されるインバータ
１８−４と、このインバータ１８−４の出力を反転して
上記論理回路５０−２の入力側に帰還するインバータ２
１−４とで構成された後段のデータ保持部２１２が設け
られている。

このような構成のデータ保持回路は、前段及び後段の論
理回路５０−１と５０−２がセット優先型であることの
みが異なるだけであり、上記第１２図の実施例回路のも
のと同様に、出力データＯＵＴを得るノードＥを駆動す
る回路がＰトランジスタとＮトランジスタとから構成さ
れた単純なインバータ１８−４になっている。このため
、Ｐトランジスタ１ＢとＮトランジスタ１７のチャネル
幅Ｗを大きくして高速動作させることは、前記第１８図
に示す従来回路において直列接続された多数のトランジ
スタのチャネル幅を大きくする場合に比べて容易になる
。このため、従来に比べて集積回路化の際にチップ面積
を小さくしても高速動作が可能になる。さらに、ノード
Ｄの電位を決定するのは論理回路５０−２、ノードＥの
電位を決定するのはインバータ１８−４であり、インバ
ータ２１−４はこのときの電位設定とは関係ない。従っ
て、インバータ２１−４を構成するトランジスタは小さ
なチャネル幅にでき、集積回路化の際にチップ面積を小
さくすることができる。

なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記第５図の実施例回路では、論理回路５０内におい
て電源ＶＤＤとノードＤとの間に、ゲートにセット信号
Ｓｅｔが供給されるＰチャネルＭＯＳトランジスタ５１
のソース・ドレイン間を接続する場合について説明した
が、これはゲートにセット信号Ｓｅｔが供給されるＰチ
ャネルＭＯＳトランジスタをトランジスタ５１の他にも
う１個設け、ＰチャネルＭＯＳトランジスタ５４のソー
スをノードＤに接続する代りに、このゲートにセット信
号Ｓｅｔが供給されるＰチャネルＭＯＳトランジスタの
ソース・ドレイン間を介して電源ＶＯＯに接続するよう
に構成してもよい。

また、同様に第６図の実施例回路では、論理回路６０内
において接地とノードＥとの間に、ゲートにリセット信
号Ｒｅｓｅｔが供給されるＮチャネルＭＯＳトランジス
タ６７のソース・ドレイン間を接続する場合について説
明したが、これはゲートにリセット信号Ｒｅｓｅｔが供
給されるＮチャネルＭｏＳトランジスタをトランジスタ
６７の他にもう１個設け、ＮチャネルＭＯＳトランジス
タロ８のソースをノードＥに接続する代りに、このゲー
トにリセット信号Ｒｃｓｅｔが供給されるＮチャネルＭ
ＯＳトランジスタのドレイン・ソース間を介して接地す
るように構成してもよい。さらに第１２図及び第１３図
の実施例回路においても、これと同様にセット信号もし
くはリセット信号が供給されるトランジスタを２個設け
るように構成してもよい。

［発明の効果］ 以上説明したように、この発明によれば、電源と接地と
の間に流れる貫通電流の値が小さくでき、集積回路化の
際にチップ面積が増大することを防止することができ、
かつゲート・アレイ等の集積回路上で容易に構成できる
データ保持回路を提供することができる。

さらにこの発明によれば、集積回路化する際に製造価格
の上昇を伴わないセット・リセット機能を有するデータ
保持回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明のデータ保持回路の一実施例による構
成を示す回路図、第２図ないし第６図はそれぞれこの発
明の他の実施例による構成を示す回路図、第７図はこの
発明に係るデータ保持回路が構成される集積回路の一例
を示すパターン平面図、第８図は第７図の集積回路の一
部を拡大して示すパターン平面図、第９図は第８図中の
１個のトランジスタ断面図、第１０図はこの発明に係る
データ保持回路が構成される集積回路の一例を示すパタ
ーン平面図、第１１図は上記第１０図に示す集積回路の
一部を拡大して示すパターン平面図、第１２図及び第１
３図はそれぞれこの発明の他の実施例による構成を示す
回路図、第１４図ないし第１８図はそれぞれ従来の回路
図である。 １５・・・クロックドインバータ、１８．１８−１　。 １８−２．１８−３．１８−４．２１．２１−１．２１
−２゜２１−３．２１−４・・・インバータ、２２・・
・抵抗、２５・・・トランスファゲート、３０．４０．
５０．１３０．５０−１　。 ５０−２．　［ｉｏ、　６０−１．８０−２・・・論理
回路。 第 図 第 図 第 図 第１０ 図 第１１ 図 第１４ 図 第１５ 図

Claims (8)

【特許請求の範囲】
1. （１）クロック信号に同期して入力データを取込むＣＭ
   ＯＳ型の入力データ取込回路と、 上記入力データ取込回路によって取り込まれたデータが
   入力されるＣＭＯＳ型の第１の反転回路と、 上記第１の反転回路の出力をその入力に帰還するＣＭＯ
   Ｓ型の第２の反転回路と、 上記第２の反転回路の出力と上記第１の反転回路の入力
   との間に直列に挿入された抵抗素子とを具備したことを
   特徴とするデータ保持回路。
2. （２）前記抵抗素子としてＭＯＳトランジスタのゲート
   電極を構成する導電体層を使用するようにした請求項１
   記載のデータ保持回路。
3. （３）前記抵抗素子が素子領域及び配線領域を有する半
   導体集積回路の配線領域に形成されている請求項１記載
   のデータ保持回路。
4. （４）前記抵抗素子がＣＭＯＳスタティック型ランダム
   アクセスメモリ装置のメモリセルで使用される負荷素子
   と同一の材料で構成されている請求項１記載のデータ保
   持回路。
5. （５）前記入力データ取込回路は、 出力ノードである第１のノードと第２のノードとの間に
   直列接続され、ゲートに入力データ及び第１のクロック
   信号がそれぞれ供給されるＰチャネルの第１、第２のＭ
   ＯＳトランジスタと、第１のノードと第２のノードとの
   間に接続され、ゲートに第１の制御信号が供給されるＰ
   チャネルの第３のＭＯＳトランジスタと、 第２のノードと第１の電源との間に接続され、ゲートに
   第２の制御信号が供給されるＰチャネルの第４のＭＯＳ
   トランジスタと、 第１のノードと第２の電源との間に直列接続され、ゲー
   トに入力データ、上記第１のクロック信号と相補な関係
   にある第２のクロック信号及び第１の制御信号がそれぞ
   れ供給されるＮチャネルの第５、第６及び第７のＭＯＳ
   トランジスタと、第１のノードと第２の電源との間に接
   続され、ゲートに第２の制御信号が供給されるＮチャネ
   ルの第８のＭＯＳトランジスタと を具備したＣＭＯＳ論理回路で構成されている請求項１
   記載のデータ保持回路。
6. （６）前記入力データ取込回路は、 第１の電源と出力ノードである第１のノードとの間に直
   列接続され、ゲートに第１の制御信号、第１のクロック
   信号及び入力データがそれぞれ供給されるＰチャネルの
   第１、第２及び第３のＭＯＳトランジスタと、 第１の電源と第１のノードとの間に接続され、ゲートに
   第２の制御信号が供給されるＰチャネルの第４のＭＯＳ
   トランジスタと、 第１のノードと第２のノードとの間に直列接続され、ゲ
   ートに上記入力データ及び上記第１のクロック信号と相
   補な関係にある第２のクロック信号がそれぞれ供給され
   るＮチャネルの第５、第６のＭＯＳトランジスタと、 第１のノードと第２のノードとの間に接続され、ゲート
   に第１の制御信号が供給されるＮチャネルの第７のＭＯ
   Ｓトランジスタと、 第２のノードと第２の電源との間に接続され、ゲートに
   第２の制御信号が供給されるＮチャネルの第８のＭＯＳ
   トランジスタと を具備したＣＭＯＳ論理回路で構成されている請求項１
   記載のデータ保持回路。
7. （７）第１の電源と第１のノードとの間に直列接続され
   、ゲートに第１の制御信号、第１のクロック信号及び入
   力データがそれぞれ供給されるＰチャネルの第１、第２
   及び第３のＭＯＳトランジスタ、 第１の電源と上記第１のノードとの間に接続され、ゲー
   トに第２の制御信号が供給されるＰチャネルの第４のＭ
   ＯＳトランジスタ、 上記第１のノードと第２のノードとの間に直列接続され
   、ゲートに上記入力データ及び上記クロック信号と相補
   な関係にある第２のクロック信号がそれぞれ供給される
   Ｎチャネルの第５、第６のＭＯＳトランジスタ、 上記第１のノードと上記第２のノードとの間に接続され
   、ゲートに上記第１の制御信号が供給されるＮチャネル
   の第７のＭＯＳトランジスタ、上記第２のノードと第２
   の電源との間に接続され、ゲートに上記第２の制御信号
   が供給されるＮチャネルの第８のＭＯＳトランジスタか
   らなる論理回路と、 上記第１のノードに入力ノードが接続され、出力ノード
   がデータ出力ノードに接続された第１のＣＭＯＳ反転回
   路と、 上記データ出力ノードに入力ノードが接続され、出力ノ
   ードが上記第１のノードに接続された第２のＣＭＯＳ反
   転回路と を具備したことを特徴とするデータ保持回路。
8. （８）第１の電源と第１のノードとの間に接続され、ゲ
   ートに第１の制御信号が供給されるＰチャネルの第１の
   ＭＯＳトランジスタ、 上記第１のノードと第２のノードとの間に直列接続され
   、ゲートに第１のクロック信号及び入力データがそれぞ
   れ供給されるＰチャネルの第２及び第３のＭＯＳトラン
   ジスタ、 上記第１のノードと第２のノードとの間に接続され、ゲ
   ートに第２の制御信号が供給されるＰチャネルの第４の
   ＭＯＳトランジスタ、 上記第２のノードと第２の電源との間に直列接続され、
   ゲートに上記入力データ、上記第１のクロック信号と相
   補な関係にある第２のクロック信号及び上記第２の制御
   信号がそれぞれ供給されるＮチャネルの第５、第６及び
   第７のＭＯＳトランジスタ、 上記第２のノードと第２の電源との間に接続され、ゲー
   トに上記第１の制御信号が供給されるＮチャネルの第８
   のＭＯＳトランジスタからなる論理回路と、 上記第２のノードに入力ノードが接続され、出力ノード
   がデータ出力ノードに接続された第１のＣＭＯＳ反転回
   路と、 上記データ出力ノードに入力ノードが接続され、出力ノ
   ードが上記第２のノードに接続された第２のＣＭＯＳ反
   転回路と を具備したことを特徴とするデータ保持回路。