JP2008251061A

JP2008251061A - シフトレジスタ

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Publication number: JP2008251061A
Application number: JP2007087960A
Authority: JP
Inventors: Kohei Yamada; 耕平山田
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-03-29
Filing date: 2007-03-29
Publication date: 2008-10-16
Anticipated expiration: 2027-03-29
Also published as: JP5261956B2

Abstract

【課題】シフトレジスタ動作を小さいチップ面積で実現可能とし且つクロック入力の立ち上がり（もしくは立ち下がり）エッジのみで動作可能とするシフトレジスタを提供する。
【解決手段】制御信号ＣＫ(36)がＬで制御信号ＣＫb(37)がＨのとき、スイッチ12を経て入力信号Ｄ(11)はラッチセル13のインバータ14に加えられ、インバータ14の出力信号がラッチセル13の出力としてインバータ16で反転されてシフト出力Ｑ0(17)となる。スイッチ18は制御信号ＣＫb(37)が立ち下がる時点、すなわちクロック入力ＣＫ_in(34)の立ち上がり時点で動作してラッチセル13の出力を通過させ、ラッチセル19のインバータ20に加え、インバータ20の出力信号がラッチセル19の出力としてシフト出力Ｑ1(22)となる。以下同様に、スイッチ23,29及びラッチセル24,30を経て入力信号Ｄ(11)がシフト出力Ｑ2(28),Ｑ3(33)に次々と伝搬される。
【選択図】図１Ａ

Description

本発明は、シフトレジスタ動作を小さいチップ面積で実現可能とし且つ入力信号をクロック信号毎にシフトさせることができるシフトレジスタに関する。

図５Ａ及び図５Ｂは、従来のシフトレジスタの基本構成を示す回路図である。図５Ａ(ａ)に示すように従来のシフトレジスタは、入力信号Ｄ(151)を印加する側から順に第１のアナログスイッチ152、第１のラッチセル153、・・・、第４のアナログスイッチ165、第４のラッチセル166を並べて構成し、２つのアナログスイッチ及び２つのラッチセルの組で１つのフリップフロップ170,171を形成しフリップフロップ170,171の出力端から出力Ｑ0(160),Ｑ1(169)を得るものである。ラッチセル例えば第１のラッチセル153は、インバータ154と、インバータ154の出力にその入力が接続されまたインバータ154の入力にその出力が接続されるクロックドインバータ155とで構成される。図５Ａ(ｂ)は、クロック入力ＣＫ_in(172)から制御信号ＣＫ及び制御信号ＣＫbを生成する回路を示すもので、インバータ173とインバータ175の直列回路であり、クロック入力ＣＫ_in(172)が入力されている。制御信号ＣＫ(176)は２つ目のインバータ175の出力から生成され、また制御信号ＣＫb(174)は１つ目のインバータ173の出力から生成され、図５Ａ(ａ)のアナログスイッチ及びクロックドインバータにそれぞれ印加される。

図５Ｂは、図５Ａに示した回路記号の詳細を示す回路図である。図５Ｂ(ａ)に示すアナログスイッチ181は、回路的にはＰチャネルMOSFET(182)とＮチャネルMOSFET(183)より成り、両方のMOSFETの各ソース同士、各ドレイン同士を接続している。そしてMOSFET(182,183)のゲートに印加される制御信号Ｇp(184)，Ｇn(185)によってＴ1(186)及びＴ2(187)相互間の信号通過をスイッチング制御する。いまＧp(184)が「Ｌ」(LOW)レベルでＧn(185)が「Ｈ」(HIGH)レベルのときは、スイッチはオン動作をし、Ｔ1(186)及びＴ2(187)相互間に信号を流すことができる。またＧp(184)が「Ｈ」レベルでＧn(185)が「Ｌ」レベルのときは、スイッチはオフ動作をし、Ｔ1(186)及びＴ2(187)相互間の信号通過を遮断する。

図５Ｂ(ｂ)に示すインバータ191は、反転(NOT)回路であり、回路的にはＰチャネルMOSFET(192)とＮチャネルMOSFET(193)より成り、２個のMOSFET(192,193)が電源からグランドに直列に結線される。そして入力ＩＮ(194)が「Ｌ」レベルのときは、出力ＯＵＴ(195)は「Ｈ」レベルとなるよう動作する。また入力ＩＮ(194)が「Ｈ」レベルのときは、出力ＯＵＴ(195)は「Ｌ」レベルとなるよう動作する。

図５Ｂ(ｃ)に示すクロックドインバータ201は、回路的には２つのＰチャネルMOSFET(202,203)と２つのＮチャネルMOSFET(204,205)より成り、４個のMOSFET(202〜205)が電源からグランドにすべて直列に結線される。そしてＧp(206)が「Ｌ」レベルでＧn(207)が「Ｈ」レベルのときは、入力ＩＮ(208)のレベルを反転した出力を出力ＯＵＴ(209)から出力して通常のインバータと同じ動作をする。またＧp(206)が「Ｈ」レベルでＧn(207)が「Ｌ」レベルのときは、入力ＩＮ(208)の状態にかかわらず出力ＯＵＴ(209)は電源、グランド双方から切り離され、いわゆるオープンの状態となり、ハイインピーダンスを呈する。

図６は、図５Ａ及び図５Ｂに示した従来のシフトレジスタの典型的な動作波形を示すタイミング図である。図６に示すように、制御信号ＣＫ(176)が「Ｌ」レベルで制御信号ＣＫb(174)が「Ｈ」レベルのとき、入力信号Ｄ(151)が第１のフリップフロップ170の第１のラッチセル153に取り込まれ、次いで制御信号ＣＫ(176)が「Ｈ」レベルで制御信号ＣＫb(174)が「Ｌ」レベルのとき、第１のフリップフロップ170の第１のラッチセル153に取り込
まれた入力信号Ｄ(151)が第１のフリップフロップ170の第２のラッチセル157に取り込まれて保持される。第２のフリップフロップ171についても同様な動作をする。このようにして、入力信号Ｄ(151)が、クロック入力ＣＫ_in(172)の立ち上がり毎にシフトされて、フリップフロップ出力Ｑ0(160),Ｑ1(169),・・・と、順にシフト出力されることが分かる。

このように従来のシフトレジスタは、２つのスイッチおよびラッチセルから構成されるフリップフロップを並べて構成され、入力信号Ｄ(151)が、クロック入力ＣＫ_in(172)の立ち上がり毎にシフトされて、出力Ｑ0(160),Ｑ1(169),・・・として出力を取り出すため、ＬＳＩでこのシフトレジスタを実現するとチップ面積が大きくなってしまうという問題があった。

この問題を解決するための一方策が特許文献１に提示されている。すなわち特許文献１の図１に開示されたシフトレジスタでは、シフトレジスタを構成するハーフステージ20ａ，20ｂ，・・・からそれぞれ出力を取り出すことによってシフトレジスタ動作を小さいチップ面積で実現可能としている。
特開平11-164090号公報(段落0009〜0011、図１)

しかし特許文献１に提示されているシフトレジスタは、シフトレジスタ動作を小さいチップ面積で実現可能としてはいるものの、クロック入力の立ち上がり及び立ち下がりの両側エッジで動作させているため、通常のシフトレジスタと同様に扱うことができず当該シフトレジスタを利用しようとする回路設計者には扱いにくいという課題がある。

上記した課題を解決するため本発明は、シフトレジスタ動作を小さいチップ面積で実現可能とし且つクロック入力の立ち上がりもしくは立ち下がりの一方のエッジのみで動作可能とするシフトレジスタを提供することを目的とする。

本発明のシフトレジスタは、アナログスイッチおよびラッチセルをこの順に複数並べ、隣接する前記ラッチセルからシフト出力を引き出すシフトレジスタであって、クロック入力の立ち上がりもしくは立ち下がりの一方のエッジのみで動作するトグルフリップフロップの出力から制御信号を生成する制御信号生成回路を備え、前記アナログスイッチおよび前記ラッチセルの動作を制御する制御端子に前記制御信号生成回路が生成した制御信号を入力して前記ラッチセルから前記シフト出力を得ることを特徴とするものである。

本発明によれば、シフトレジスタ動作を小さいチップ面積で実現可能とし且つクロック入力の立ち上がりもしくは立ち下がりの一方のエッジのみで動作させることができるので、通常のシフトレジスタと同様に一般回路と馴染みがよく、所定部分のみを従来回路と置き換えることも可能で、シフトレジスタを利用しようとする回路設計者にとって扱いやすい。

以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施形態１］
図１Ａ及び図１Ｂは、本発明の第１の実施形態に係るシフトレジスタの構成を示す回路図である。図１Ａ(ａ)に示すように本発明の第１の実施形態に係るシフトレジスタは、入力信号Ｄ(11)を印加する側から順に第１のアナログスイッチ12、第１のラッチセル13、・
・・、第４のアナログスイッチ29、第４のラッチセル30を並べて構成し、各ラッチセルの出力端から出力Ｑ0(17)、Ｑ1(22)、Ｑ2(28)、Ｑ3(33)を得るものである。ラッチセル、例えば第１のラッチセル13は、インバータ14と、インバータ14の出力にその入力が接続されまたインバータ14の入力にその出力が接続されるクロックドインバータ15とにより構成される。ラッチセル出力端から取り出す論理は出力を利用する形態に応じてインバータ(反転回路)16,27を適宜付加する。図１Ａ(ｂ)は、クロック入力ＣＫ_in(34)の立ち上がり信号にて動作するＴ-ＦＦ(トグルフリップフロップ)35を有し、Ｔ-ＦＦ35に対してクロック入力ＣＫ_in(34)を入力し、クロックの立ち上がり信号にて動作するＴ-ＦＦ35から制御信号ＣＫ(36)及びＣＫb(37)を得る制御信号生成回路を示す。すなわち、制御信号ＣＫ(36)は、Ｔ-ＦＦ35のＱ出力から生成され、また制御信号ＣＫb(37)は、Ｔ-ＦＦ35のＱb出力から生成され、それぞれ図１Ａ(ａ)のアナログスイッチ及びクロックドインバータに印加される。

図１Ｂは、図１Ａに示した回路記号の詳細を示す回路図であり、既述した図５Ｂの回路図の構成と同じであるが、再度説明すれば、図１Ｂ(ａ)に示すアナログスイッチ41は、回路的にはＰチャネルMOSFET(42)とＮチャネルMOSFET(43)より成り、両方のMOSFETの各ソース同士、各ドレイン同士を接続している。そしてMOSFET(42,43)のゲートに印加される制御信号Ｇp(44)，Ｇn(45)によってＴ1(46)及びＴ2(47)相互間の信号通過をスイッチング制御する。いまＧp(44)が「Ｌ」レベルでＧn(45)が「Ｈ」レベルのときは、スイッチすなわちMOSFET(42,43)はオン動作をし、Ｔ1(46)及びＴ2(47)相互間に信号を流すことができる。またＧp(44)が「Ｈ」レベルでＧn(45)が「Ｌ」レベルのときは、スイッチすなわちMOSFET(42,43)はオフ動作をし、Ｔ1(46)及びＴ2(47)相互間の信号通過を遮断する。

図１Ｂ(ｂ)に示すインバータ51は、反転(ＮＯＴ)回路であり、回路的にはＰチャネルMOSFET(52)とＮチャネルMOSFET(53)より成り、２個のMOSFET(52,53)が電源からグランドに直列に結線される。そして入力ＩＮ(54)が「Ｌ」レベルのときは、ＰチャネルMOSFET(52)が導通し、ＰチャネルMOSFET(52)ドレインからの出力により出力ＯＵＴ(55)は「Ｈ」レベルとなるよう動作する。また入力ＩＮ(54)が「Ｈ」レベルのときは、ＮチャネルMOSFET(53)が導通し、ＮチャネルMOSFET(53)ドレインからの出力により出力ＯＵＴ(55)は「Ｌ」レベルとなるよう動作する。

図１Ｂ(ｃ)に示すクロックドインバータ61は、回路的には２つのＰチャネルMOSFET(62,63)と２つのＮチャネルMOSFET(64,65)より成り、４個のMOSFET(62〜65)が電源からグランドにすべて直列に結線される。そしてＧp(66)が「Ｌ」レベルでＧn(67)が「Ｈ」レベルのときは、入力ＩＮ(68)のレベルを反転した出力を出力ＯＵＴ(69)から出力して通常のインバータと同じ動作をする。またＧp(66)が「Ｈ」レベルでＧn(67)が「Ｌ」レベルのときは、入力ＩＮ(68)の状態にかかわらず出力ＯＵＴ(69)は電源、グランド双方から切り離され、いわゆるオープンの状態となり、ハイインピーダンスを呈する。

図２は、図１Ａ及び図１Ｂに示した本発明の第１の実施形態に係るシフトレジスタの動作波形を示すタイミング図である。図２に示すように、制御信号ＣＫ(36)が「Ｌ」レベルで制御信号ＣＫb(37)が「Ｈ」レベルのとき、第１のアナログスイッチ12を経て入力信号Ｄ(ここでＤは「Ｈ」レベルに固定とする)(11)は第１のラッチセル13のインバータ14に加えられ、インバータ14の出力信号が第１のラッチセル13の出力としてインバータ16で反転されて出力信号(１)、すなわちシフト出力Ｑ0(17)となる。図１Ａ(ｂ)に示すＴ-ＦＦ(トグルフリップフロップ)35は、クロック入力ＣＫ_in(34)の立ち上がり信号で動作することでクロック入力ＣＫ_in(34)は、Ｔ-ＦＦ35により１／２に分周され、その間に次のステージのアナログスイッチ18とラッチセル19に入力信号Ｄ(11)が伝搬される。つまり、第２のアナログスイッチ18は第１のアナログスイッチ12と異なる制御信号により制御されるため制御信号ＣＫb(37)が立ち下がる時点、すなわちクロック入力ＣＫ_in(34)の立ち上がり時
点で動作して第１のラッチセル13の出力を通過させて第２のラッチセル19のインバータ20に加え、インバータ20の出力信号が第２のラッチセル19の出力として出力信号(２)、すなわちシフト出力Ｑ1(22)となる。

以下のステージも同様に、制御信号ＣＫ(36)および制御信号ＣＫb(37)によって制御されるアナログスイッチ23,29およびラッチセル24,30により入力信号Ｄ(11)が次々と伝搬されることにより、入力ＣＫ_in(11)の立ち上がり毎に、ラッチセルの出力Ｑ0(17),Ｑ1(22),Ｑ2(28),Ｑ3(33),・・・(初期状態は、全て「Ｌ」レベルとした)は、順に「Ｈ」レベルに変化し、すなわち、シフトレジスタとして動作する。

このように本発明の第１の実施形態に係るシフトレジスタは、クロック入力ＣＫ_in(11)がＴ-ＦＦ35により分周されて制御信号36,37が生成され、この制御信号によってアナログスイッチ12,18,23,29およびラッチセル13,19,24,30 (これらを“コア回路”と称する)が制御されるものである。これにより、シフトレジスタ動作を小さいチップ面積で実現可能とし且つクロックの立ち上がりエッジのみで動作させることができるので、通常のシフトレジスタと同様に一般の回路と馴染みがよく、所定部分のみを従来回路と置き換えることも可能で、回路設計者にとって扱いやすいシフトレジスタを提供することができる。

なお本発明の第１の実施形態に係るシフトレジスタは、１つのラッチセルで、１つのシフト出力を得ることを基本にし、クロック入力がＴ-ＦＦにより分周されて制御信号が生成され、この制御信号によってコア回路が制御されるものであるが、必要に応じて、クロックと独立に初期値を確定するためのリセット回路等をコア回路に設けてコア回路を条件付けるようにしても良い。
［実施形態２］
図３は、本発明の第２の実施形態に係るシフトレジスタの構成を示す回路図である。本発明の第２の実施形態に係るシフトレジスタは、上記図１Ａ，図１Ｂに示した本発明の第１の実施形態に係るシフトレジスタを双方向シフトレジスタに適用したものである。図３(ａ)では、説明の都合上、双方向のシフトデータをＱ０，Ｑ１，Ｑ２の３ビットを出力するもの（アナログスイッチ１２０と１２１の間から後述の右シフトの４ビット目を、アナログスイッチ１１２と１１３の間から後述の左シフトの４ビット目を、それぞれ出力しうるが、これらは単方向のシフトデータを出力するものである）について説明するが、ビット数を増やして４ビットシフト以上にすれば、本発明の第２の実施形態に係る発明の効果を一層顕著なものにすることができる。

図３(ａ)に示すように本発明の第２の実施形態に係るシフトレジスタは、双方向に入力信号をシフトさせることができるシフトレジスタであって、図の左から右方向へのシフト動作、すなわちＱ0→Ｑ2方向シフト(以降、「右シフト」と称する)と、図の右から左方向へのシフト動作、すなわちＱ2→Ｑ0方向シフト(以降、「左シフト」と称する)を行えるよう構成している。そして入力信号ＤＬ101は、右シフトの際の入力信号(本実施形態では「Ｈ」レベル固定)、また入力信号ＤＲ131は左シフトの際の入力信号(本実施形態では「Ｌ」レベル固定)である。

図３(ａ)において各々のクロックドインバータおよびアナログスイッチ(「スイッチ」と称する)は、Ｘ群およびＹ群にグループ分けされている（図中の各回路素子にＸもしくはＹの符号が付されていて、どちらの群に属するかを示している）。右シフトの場合には、Ｘ群のクロックドインバータおよびスイッチが常に導通で（クロックドインバータが導通とは、クロック信号（ＣＫ，ＣＫb）とは無関係に、通常のインバータとして動作することを意味する。また、クロックドインバータが非導通とは、クロック信号（ＣＫ，ＣＫb）によりハイインピーダンス出力と通常出力とを切り替える本来のクロックドインバータとして動作することを意味する。）、Ｙ群のクロックドインバータおよびスイッチがシ
フトレジスタ機能を実現する動作をし、左シフトの場合には、逆に、Ｙ群のクロックドインバータおよびスイッチが常に導通でＸ群のクロックドインバータおよびスイッチがシフトレジスタ機能を実現する動作をし、左右いずれの向きに入力信号をシフトさせるか(図３(ｂ)に示す方向入力DIR_in(138)によって決定される)に応じてＸ群およびＹ群のクロックドインバータおよびスイッチの動作がそれぞれ制御される。

図３(ｂ)は、上記第１の実施形態で説明したように、Ｔ-ＦＦ135に対してクロック入力ＣＫ_in(134)を入力し、クロック入力ＣＫ_in(134)の立ち上がり信号にて動作するＴ-ＦＦ135から制御信号ＣＫ(136)及び制御信号ＣＫb(137)を得る制御信号生成回路と、Ｄ-ＦＦ（遅延型フリップフロップ）139に対して方向入力DIR_in(138)を入力し、Ｄ-ＦＦ139のクロック端子にクロック入力ＣＫ_in(134)の立ち上がり信号を受けたときＤ-ＦＦ139に入力された方向入力DIR_in(138)に応じてＤ-ＦＦ139から方向制御信号DIR(140)及び方向制御信号DIRb(141)を得る方向制御信号生成回路を示す。図３(ｃ)は、図示しないスイッチ制御信号生成回路によりスイッチング制御信号を生成するときの論理式を示すテーブル142である。スイッチ制御信号生成回路は、制御信号ＣＫ(136),ＣＫb(137)と方向制御信号DIR(140),DIRb(141)との論理的組み合せからスイッチ制御信号Ｄ00,Ｄ00b,・・・,Ｄ11,Ｄ11bを生成する。そして図３(ａ)のコア回路(上記第１の実施形態で定義したように、各制御信号により制御されるスイッチおよびラッチセルにより構成される)には、方向制御信号DIR(140),DIRb(141)とスイッチ制御信号Ｄ00,Ｄ00b,・・・,Ｄ11,Ｄ11bを与えて、Ｘ群およびＹ群のクロックドインバータおよびスイッチの動作を制御する。

図４は、本発明の第２の実施形態に係るシフトレジスタの動作波形を示すタイミング図である。図４のタイミング図に基づいて図３に示す本発明の第２の実施形態に係るシフトレジスタの動作を説明する。いま右シフト動作の場合、方向入力DIR_in(138)は「Ｌ」レベルに置かれ、方向制御信号DIR(140)も「Ｌ」レベルに置かれているので、Ｄ00=Ｄ10b=CＫb，Ｄ00b＝Ｄ10＝ＣＫ，Ｄ01＝Ｄ11＝Ｌ，Ｄ01b＝Ｄ11b＝Ｈとなり、右シフトの第１ステージでは、「Ｈ」レベル固定された入力信号ＤＬ101はＸ群の第１のスイッチ112を通過し、第２のスイッチ113で留め置かれる。そしてクロック入力ＣＫ_in(134)が立ち上がりその立ち上がりエッジでスイッチ制御信号Ｄ10（＝ＣＫ）が「Ｌ」レベルとなると第２のスイッチ113が導通して、留め置かれた入力信号ＤＬ101を通過させ、第１のラッチセル102のＸ群クロックドインバータ103に印加する。クロックドインバータ103はＸ群のため導通し入力信号ＤＬ101を反転した第１のラッチセル102の出力を第３のスイッチ114に印加する。第３のスイッチ114はＸ群のため導通し第１のラッチセル102の出力はインバータ105でさらに反転して出力信号(１)、すなわちシフト出力Ｑ0(106)を出力する。このため出力Ｑ0(106)は入力信号ＤＬ101と同じ「Ｈ」レベルになる。

右シフトの第２のステージでは、第４のスイッチ115はスイッチ制御信号Ｄ00（＝ＣＫb）が「Ｌ」レベルとなるまで第１のラッチセル102の「Ｌ」レベルの出力を留め置く。そしてスイッチ制御信号Ｄ00が「Ｌ」レベルとなると第１のラッチセル102の出力を通過させ、第２のラッチセル107のＸ群クロックドインバータ108に印加する。クロックドインバータ108はＸ群のため導通し反転した入力信号ＤＬ101を反転した第２のラッチセル107の「Ｈ」レベルの出力を第５のスイッチ116に印加する。第５のスイッチ116はＸ群のため導通し第２のラッチセル107の「Ｈ」レベルの出力を出力信号(２)、すなわちシフト出力Ｑ1(110)として出力する。このため出力Ｑ1(110)は入力信号ＤＬ101と同じ「Ｈ」レベルになる。

右シフトの第３のステージでは、第６のスイッチ117はスイッチ制御信号Ｄ10（＝ＣＫ）が「Ｌ」レベルとなるまで第２のラッチセル107の「Ｈ」レベルの出力を留め置く。そしてスイッチ制御信号Ｄ10が「Ｌ」レベルとなると第２のラッチセル107の「Ｈ」レベルの出力を通過させ、第３のラッチセル122のＸ群クロックドインバータ123に印加する。ク
ロックドインバータ123はＸ群のため導通し入力信号ＤＬ101を反転した第３のラッチセル122の出力を第７のスイッチ118に印加する。第７のスイッチ118はＸ群のため導通し第３のラッチセル122の出力をインバータ125でさらに反転して出力信号(３)、すなわちシフト出力Ｑ2(126)を出力する。このため出力Ｑ2(126)は入力信号ＤＬ101と同じ「Ｈ」レベルになる。

このように右シフトの３ステージまで入力信号ＤＬ101が次々と伝搬されることにより、入力ＣＫ_in(134)の立ち上がり毎に、ラッチセルの出力Ｑ0(106),Ｑ1(110),Ｑ2(126)(初期状態は、全て「Ｌ」レベルとした)は、順に「Ｈ」レベルに変化し、すなわち、右シフトするシフトレジスタとして動作していることが分かる。

図４におけるシフトレジスタの動作波形を示すタイミング図では、上記第３ステージにおける右シフト出力、すなわち出力Ｑ2(126)を得た後に図３のシフトレジスタを左シフトに切り替えている。左シフト動作させる、すなわちシフト方向を反転させる場合、方向入力DIR_in(138)が「Ｈ」レベルに置かれ、クロック入力ＣＫ_in(134)の立ち上がりで方向制御信号DIR(140)およびDIRb(141)がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに置かれる。

図３に示す双方向シフトレジスタにおいて、Ｄ-ＦＦ139は、方向制御信号DIR(140)を「Ｌ」レベル（右シフト）から「Ｈ」レベル(左シフト)に切り替えると同時に次のクロック入力ＣＫ_in(134)の立ち上がりエッジまで信号のシフトを防止する役目を担っている。すなわち左シフトに切り替えられてもスイッチ121へのスイッチ制御信号DIRb(141)が「Ｌ」レベルになるまでスイッチ121で入力信号ＤＲ131の通過を留め置き、これにより信号のシフトを防止する。また入力信号ＤＲ131のコア回路におけるシフト動作はクロック入力ＣＫ_in(134)の立ち上がりエッジでスイッチ制御信号DIRb(141)が「Ｌ」レベルになる時点で開始されることから方向反転入力もクロック同期するようにされる。

左シフト動作のため方向制御信号DIR(140)，DIRb(141)がそれぞれ「Ｈ」レベル，「Ｌ」レベルに置かれると、図３(ｃ)のテーブル142に示される論理式を実現するスイッチ制御信号生成回路(図示せず)からのスイッチ制御信号Ｄ00,Ｄ00b,・・・,Ｄ11,Ｄ11b（Ｄ01=Ｄ11b=CＫb，Ｄ01b＝Ｄ11＝ＣＫ，Ｄ00＝Ｄ10＝Ｌ，Ｄ00b＝Ｄ10b＝Ｈ）により、上述と同様にＹ群のクロックドインバータおよびスイッチが常に導通でＸ群のクロックドインバータおよびスイッチがシフトレジスタ機能を実現する動作を行う。左シフトの第１ステージでは、「Ｌ」レベル固定された入力信号ＤＲ131はＹ群の第10のスイッチ121を通過し、第９のスイッチ120はスイッチ制御信号Ｄ01（=CＫb）が「Ｌ」レベルとなるまで入力信号ＤＲ131の通過を留め置く。そしてクロック入力ＣＫ_in(134)が立ち上がり、その立ち上がりエッジでスイッチ制御信号Ｄ01が「Ｌ」レベルとなったら第９のスイッチ120が導通して、留め置いた入力信号ＤＲ131を通過させ、第４のラッチセル127のＹ群クロックドインバータ129に印加する。クロックドインバータ129はＹ群のため導通し入力信号ＤＲ131を反転した第４のラッチセル127の「Ｈ」レベルの出力を第８のスイッチ119に印加する。第８のスイッチ119はＹ群のため導通し第４のラッチセル127の「Ｈ」レベルの出力をインバータ125でさらに反転して出力信号(３)、すなわちシフト出力Ｑ2(126)を出力する。このため出力Ｑ2(126)は入力信号ＤＲ131と同じ「Ｌ」レベルになる。

左シフトの第２のステージでは、第７のスイッチ118はスイッチ制御信号Ｄ11（＝ＣＫ）が「Ｌ」レベルとなるまで第４のラッチセル127の「Ｈ」レベル出力を留め置く。そしてスイッチ制御信号Ｄ11が「Ｌ」レベルとなると第４のラッチセル127の出力を通過させ、第３のラッチセル122のＹ群クロックドインバータ124に印加する。クロックドインバータ124はＹ群のため導通し入力信号ＤＲ131を反転した第４のラッチセル127の「Ｈ」レベルの出力を第６のスイッチ117に印加する。第６のスイッチ117はＹ群のため導通し第４の
ラッチセル127の「Ｈ」レベルの出力を反転した出力信号(２)、すなわちシフト出力Ｑ1(110)を出力する。このため出力Ｑ1(110)は入力信号ＤＲ131と同じ「Ｌ」レベルになる。

左シフトの第３のステージでは、第５のスイッチ116はスイッチ制御信号Ｄ01（=CＫb）が「Ｌ」レベルとなるまで第３のラッチセル122の「Ｌ」レベルの出力を留め置く。そして図４には図示されていないがスイッチ制御信号Ｄ01が「Ｌ」レベルとなると第５のスイッチ116は第３のラッチセル122の「Ｌ」レベルの出力を通過させ、第２のラッチセル107のＹ群クロックドインバータ109に印加する。クロックドインバータ109はＹ群のため導通し入力信号ＤＲ131を反転した「Ｈ」レベルの第２のラッチセル107の出力を第４のスイッチ115に印加する。第４のスイッチ115はＹ群のため導通し第２のラッチセル107の「Ｈ」レベルの出力をインバータ105でさらに反転して出力信号(１)、すなわちシフト出力Ｑ0(106)を出力する。このため出力Ｑ0(106)は入力信号ＤＲ131と同じ「Ｌ」レベル(図示せず)になる。

このように左シフトの３ステージまで入力信号ＤＲ131が次々と伝搬されることにより、入力ＣＫ_in(134)の立ち上がり毎に、ラッチセルの出力Ｑ2(126),Ｑ1(110),Ｑ0(106)(初期状態は、全て「Ｈ」レベルとした)は、順に「Ｌ」レベルに変化し、すなわち、左シフトするシフトレジスタとして動作していることが分かる。また方向入力DIR_in(138)を任意のタイミングで切り替えても、ラッチセルの出力Ｑ2(126),Ｑ1(110),Ｑ0(106)はクロックＣＫ_in(134)の立ち上がりエッジでのみ変化することが分かる。

以上説明したように本発明の第２の実施形態に係るシフトレジスタは、クロック入力ＣＫ_in(134)がＴ-ＦＦ135により分周されて制御信号136,137が生成され、さらに方向入力DIR_in(138)がＤ-ＦＦ139に入力され、Ｄ-ＦＦ139のクロック端子にクロック入力ＣＫ_in(134)の立ち上がり信号を受けたときＤ-ＦＦ139に入力された方向入力DIR_in(138)に応じてＤ-ＦＦ139から方向制御信号140,141が生成され、生成された制御信号136,137と方向制御信号140,141との論理的組み合せからスイッチ制御信号を生成し、方向制御信号140,141とスイッチ制御信号(Ｄ00,Ｄ00b,・・・,Ｄ11,Ｄ11b)をコア回路に与えて、コア回路のラッチセルおよびアナログスイッチの動作を制御する。これにより、上記第１の実施形態に係るシフトレジスタと同様にシフトレジスタ動作を小さいチップ面積で実現可能とし且つクロックの立ち上がりエッジのみで動作させることができるので、通常のシフトレジスタと同様に一般の回路と馴染みがよく、所定部分のみを従来回路と置き換えることも可能で、回路設計者にとって扱いやすいシフトレジスタ(双方向シフトレジスタ)を提供することができる。

なお本発明の第２の実施形態に係るシフトレジスタは、１つのラッチセルで、１つのシフト出力を得ることを基本にし、クロック入力がＴ-ＦＦにより分周されて制御信号が生成され、さらに方向入力がＤ-ＦＦに入力され、Ｄ-ＦＦのクロック端子にクロック入力の立ち上がり信号を受けたときＤ-ＦＦに入力された方向入力に応じてＤ-ＦＦから方向制御信号が生成され、生成された制御信号と方向制御信号との論理的組み合せからスイッチ制御信号を生成し、方向制御信号とスイッチ制御信号をコア回路に与えて、コア回路が制御されるものであるが、必要に応じて、クロックと独立に初期値を確定するためのリセット回路等をコア回路に設けてコア回路を条件付けるようにしても良い。

また、今までクロックＣＫ_in(134)の立ち上がりエッジに同期して動作する実施形態について説明してきたが、Ｔ-ＦＦ(トグルフリップフロップ)35,135およびＤ-ＦＦ（遅延型フリップフロップ）139をクロックＣＫ_in(134)の立ち下がりエッジで出力が切り替わるものに置き換えれば、クロックＣＫ_in(134)の立ち下がりエッジに同期して動作するシフトレジスタを得ることができる。

本発明の第１の実施形態に係るシフトレジスタの構成を示す図である。図１Ａに示した回路記号の詳細を示す回路図である。本発明の第１の実施形態に係るシフトレジスタの動作波形を示すタイミング図である。本発明の第２の実施形態に係るシフトレジスタの構成を示す図である。本発明の第２の実施形態に係るシフトレジスタの動作波形を示すタイミング図である。従来のシフトレジスタの基本構成を示す図である。図５Ａに示した回路記号の詳細を示す回路図である。従来のシフトレジスタの典型的な動作波形を示すタイミング図である。

符号の説明

11 入力信号Ｄ
12 第１のアナログスイッチ
13 第１のラッチセル
14 インバータ
15 クロックドインバータ
16 インバータ
17 シフト出力Ｑ0
18 第２のアナログスイッチ
19 第２のラッチセル
20 インバータ
21 クロックドインバータ
22 シフト出力Ｑ1
23 第３のアナログスイッチ
24 第３のラッチセル
25 インバータ
26 クロックドインバータ
27 インバータ
28 シフト出力Ｑ2
29 第４のアナログスイッチ
30 第４のラッチセル
31 インバータ
32 クロックドインバータ
33 シフト出力Ｑ3
34 入力IN
35 Ｔ-ＦＦ(トグルフリップフロップ)
36 制御信号ＣＫ
37 制御信号ＣＫb
41 アナログスイッチ
42 PMOSFET
43 NMOSFET
44 ゲート入力信号
45 ゲート入力信号
51 インバータ
52 PMOSFET
53 NMOSFET
54 入力IN
55 出力OUT
61 クロックドインバータ
62 PMOSFET
63 PMOSFET
64 NMOSFET
65 NMOSFET
66 ゲート入力信号
67 ゲート入力信号
68 入力IN
69 出力OUT

Claims

アナログスイッチおよびラッチセルをこの順に複数並べ、隣接する前記ラッチセルからシフト出力を引き出すシフトレジスタであって、クロック入力の立ち上がりもしくは立ち下がりの一方のエッジのみで動作するトグルフリップフロップの出力から制御信号を生成する制御信号生成回路を備え、前記アナログスイッチおよび前記ラッチセルの動作を制御する制御端子に前記制御信号生成回路が生成した制御信号を入力して前記ラッチセルから前記シフト出力を得ることを特徴とするシフトレジスタ。
前記制御信号生成回路は前記トグルフリップフロップにより前記クロック入力を分周して分周したクロック入力に応じた制御信号を生成することを特徴とする請求項１に記載のシフトレジスタ。
前記ラッチセル出力端に反転回路を備え、前記シフト出力を利用する形態に応じて前記シフト出力の論理を変えることを特徴とする請求項１に記載のシフトレジスタ。
前記クロック入力と独立に初期値を確定するためのリセット回路を前記ラッチセルに設け、前記ラッチセルの初期値を設定するよう構成したことを特徴とする請求項１に記載のシフトレジスタ。
シフト方向に応じてそれぞれ導通/非導通が定まる前段と後段のアナログスイッチの間に同じくシフト方向に応じて導通/非導通が定まるクロックドインバータの組を有するラッチセルを設け、前記前段のアナログスイッチ，前記ラッチセル及び前記後段のアナログスイッチをこの順に複数並べ、前記後段のアナログスイッチの出力端からシフト出力を引き出す双方向シフトレジスタであって、クロック入力の立ち上がりもしくは立ち下がりの一方のエッジのみで動作するトグルフリップフロップの出力から制御信号を生成する制御信号生成回路と、遅延型フリップフロップを有し該遅延型フリップフロップのクロック入力端子に前記クロック入力を受けたとき前記遅延型フリップフロップの入力端子に与えられた方向入力に基づいて前記遅延型フリップフロップの出力から方向制御信号を生成する方向制御信号生成回路と、生成された前記制御信号及び前記方向制御信号の論理的組み合せからスイッチ制御信号を生成するスイッチ制御信号生成回路とを備え、前記アナログスイッチおよび前記ラッチセルの動作を制御する制御端子に前記スイッチ制御信号生成回路が生成したスイッチ制御信号を入力して、前記後段のアナログスイッチの出力端からシフト出力を得ることを特徴とする双方向シフトレジスタ。
前記方向制御信号生成回路は、前記遅延型フリップフロップの入力端子に与えられた方向入力の切り替えがあったときは、前記遅延型フリップフロップのクロック入力端子に与えられる次のクロック入力の前記一方のエッジまで、信号のシフトを防止することを特徴とする請求項５に記載の双方向シフトレジスタ。
前記ラッチセルの後段に設けた前記アナログスイッチの出力端に反転回路を備え、前記シフト出力を利用する形態に応じて前記シフト出力の論理を変えることを特徴とする請求項５に記載の双方向シフトレジスタ。
前記クロック入力と独立に初期値を確定するためのリセット回路を前記ラッチセルに設け、前記ラッチセルの初期値を設定するよう構成したことを特徴とする請求項５に記載の双方向シフトレジスタ。