JPH04176098A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH04176098A JPH04176098A JP2303451A JP30345190A JPH04176098A JP H04176098 A JPH04176098 A JP H04176098A JP 2303451 A JP2303451 A JP 2303451A JP 30345190 A JP30345190 A JP 30345190A JP H04176098 A JPH04176098 A JP H04176098A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- transfer gate
- circuit
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002457 bidirectional effect Effects 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 10
- 210000004899 c-terminal region Anatomy 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシフトレジスタに関し、特に双方向のシフトレ
ジスタに関する。
ジスタに関する。
従来のシフトレジスタとしては、第３図に示すような回
路が用いられている。第３図において、入力端子１３と
、一方の入力を入力端チエ３にもう片方をインバータＩ
Ｖ５の入力に接続したトランスファゲートＧｌ Ｏとを
有し、入力をトランスファ／ｙ’−）ＧＩＯの一方に出
力をトランスフアゲ−）Ｇｌ １の一方に接続したイン
バータＩＶ５と、インバータＩＶ５の出力を入力に、出
力をトランスフアゲ−）Ｇｌ ２の一方に接続したイン
バータＩＶ６と、もう一方をインバータＩＶ５の入力に
接続したトランスファゲートＧ１２とから構成されたラ
ッチ回路Ｃと、このラッチ回路Ｃと同様な２つのインバ
ータＩＶ６．ＩＶ７、トランスフアゲ−）Ｇｌ ３から
構成されたラッチ回路りを有している。これらラッチ回
路Ｃ，Ｄは、トランスファゲートＧｌ １を通して接続
され、ラッチ回路りの出力は出力端子０１に接続される
。この回路構成において、トランスフアゲ−）Ｇｌ Ｏ
。
路が用いられている。第３図において、入力端子１３と
、一方の入力を入力端チエ３にもう片方をインバータＩ
Ｖ５の入力に接続したトランスファゲートＧｌ Ｏとを
有し、入力をトランスファ／ｙ’−）ＧＩＯの一方に出
力をトランスフアゲ−）Ｇｌ １の一方に接続したイン
バータＩＶ５と、インバータＩＶ５の出力を入力に、出
力をトランスフアゲ−）Ｇｌ ２の一方に接続したイン
バータＩＶ６と、もう一方をインバータＩＶ５の入力に
接続したトランスファゲートＧ１２とから構成されたラ
ッチ回路Ｃと、このラッチ回路Ｃと同様な２つのインバ
ータＩＶ６．ＩＶ７、トランスフアゲ−）Ｇｌ ３から
構成されたラッチ回路りを有している。これらラッチ回
路Ｃ，Ｄは、トランスファゲートＧｌ １を通して接続
され、ラッチ回路りの出力は出力端子０１に接続される
。この回路構成において、トランスフアゲ−）Ｇｌ Ｏ
。
０１３及びトランスファゲートＧｌｌ、Ｇ１２は、それ
ぞれ同時に開閉する。以上により、クロックがＨ状態の
時にはラッチ回路Ｃが読み込み状態に、ラッチ回路りが
データ保持状態に、反対にクロックがＬの時には、ラッ
チ回路Ｃがデータ保持状態に、ラッチ回路りがデータ読
み込み状態となる。
ぞれ同時に開閉する。以上により、クロックがＨ状態の
時にはラッチ回路Ｃが読み込み状態に、ラッチ回路りが
データ保持状態に、反対にクロックがＬの時には、ラッ
チ回路Ｃがデータ保持状態に、ラッチ回路りがデータ読
み込み状態となる。
このように構成されたフリップフロップ回路を用いて、
第４図のようなシフトレジスタを構成することができる
。
第４図のようなシフトレジスタを構成することができる
。
第４図において、右シフト制御、左シフト制御入力、右
シフト入力を入力とする２個のＡＮＤゲー）１０．１１
と、この出力を入力とするＯＲゲート１２と、インバー
タ１３と、インバータ１３の入力をＪ入力とし、インバ
ータ１３の出力をに入力とし、クロック信号をＣ入力と
し、出力をＱ出力とするＪフリップフロップが示されて
いる。以上のような構成が４段接続されている。
シフト入力を入力とする２個のＡＮＤゲー）１０．１１
と、この出力を入力とするＯＲゲート１２と、インバー
タ１３と、インバータ１３の入力をＪ入力とし、インバ
ータ１３の出力をに入力とし、クロック信号をＣ入力と
し、出力をＱ出力とするＪフリップフロップが示されて
いる。以上のような構成が４段接続されている。
右シフト制御端子に“Ｈ”レベルを入力し、左シフト制
御端子に”Ｌ”レベルを入力することにより、右シフト
入力モードとなり、左はしのＪＫフリップフロップ回路
から右はしのＪＫフリップフロップ回回路ジクロツク入
力応じてデータを順次シフトする。
御端子に”Ｌ”レベルを入力することにより、右シフト
入力モードとなり、左はしのＪＫフリップフロップ回路
から右はしのＪＫフリップフロップ回回路ジクロツク入
力応じてデータを順次シフトする。
反対に、左シフト制御端子に“Ｈ″レベル入力し、右シ
フト制御端子に“Ｌ”レベルを入力することにより、左
シフト入力モードとなり、右はしのＪＫフリップフロッ
プ回路から順に左はしのＪＫフリップフロップ回路まで
データをシフトする。
フト制御端子に“Ｌ”レベルを入力することにより、左
シフト入力モードとなり、右はしのＪＫフリップフロッ
プ回路から順に左はしのＪＫフリップフロップ回路まで
データをシフトする。
第３図、第４図に示すような従来の両方向シフトレジス
タでは、回路構成が複雑なうえに、素子数も多くなると
いう問題点があった。
タでは、回路構成が複雑なうえに、素子数も多くなると
いう問題点があった。
本発明の目的は、前記問題点が解決され、回路素子数が
少なくて済むようにしたシフトレジスタを提供すること
にある。
少なくて済むようにしたシフトレジスタを提供すること
にある。
本発明のシフトレジスタの構成は、入力端子が第１．第
２のトランスファゲートを介して、接続すした第１のイ
ンバータ回路と、前記第１のインバータ回路の出力が第
３のトランスファゲートを介して接続された第２のイン
バータ回路と、前記第２のインバータ回路の出力を入力
とし出力を前記第１のインバータ回路の入力に接続した
第４のトランスファゲートと、前記第３のトランスファ
ゲートの出力が第５のトランスファゲートを介して入力
接続された第３のインバータ回路と、前記第３のインバ
ータ回路の出力が第６のトランスファゲートを介して接
続された第４のインバータ回路と、前記第４のインバー
タ回路の出力を入力とし出力を前記第３のインバータ回
路の入力に接続した第７のトランスファゲートと、前記
第６のトランスファゲートの出力から少なくとも第８゜
第９のトランスファゲートを介して出力端子に接続され
たフリップフロップ回路を備えたことを特徴とする。
２のトランスファゲートを介して、接続すした第１のイ
ンバータ回路と、前記第１のインバータ回路の出力が第
３のトランスファゲートを介して接続された第２のイン
バータ回路と、前記第２のインバータ回路の出力を入力
とし出力を前記第１のインバータ回路の入力に接続した
第４のトランスファゲートと、前記第３のトランスファ
ゲートの出力が第５のトランスファゲートを介して入力
接続された第３のインバータ回路と、前記第３のインバ
ータ回路の出力が第６のトランスファゲートを介して接
続された第４のインバータ回路と、前記第４のインバー
タ回路の出力を入力とし出力を前記第３のインバータ回
路の入力に接続した第７のトランスファゲートと、前記
第６のトランスファゲートの出力から少なくとも第８゜
第９のトランスファゲートを介して出力端子に接続され
たフリップフロップ回路を備えたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のシフトレジスタの回路図で
ある。
ある。
第１図において、本実箆例は、信号の人出を行う端チエ
ｌがトランスフアゲ−）Ｇｌに接続され、ゲー）Ｇｌの
出力は続いてトランスファゲートＧ２の一方に接続され
る。また、信号入力端を入力とし、出力をトランスファ
ゲートＧ３の一方に接続したインバータＩＶＩと、トラ
ンスフアゲ−）Ｇ３の他方を入力に接続し、出力をトラ
ンスフアゲ−）Ｇ４の一方に接続したインバータＩＶ２
と、他方をインバータＩＶＩの入力に接続したトランス
フアゲ−）Ｇ４とを含み、構成される。
ｌがトランスフアゲ−）Ｇｌに接続され、ゲー）Ｇｌの
出力は続いてトランスファゲートＧ２の一方に接続され
る。また、信号入力端を入力とし、出力をトランスファ
ゲートＧ３の一方に接続したインバータＩＶＩと、トラ
ンスフアゲ−）Ｇ３の他方を入力に接続し、出力をトラ
ンスフアゲ−）Ｇ４の一方に接続したインバータＩＶ２
と、他方をインバータＩＶＩの入力に接続したトランス
フアゲ−）Ｇ４とを含み、構成される。
双方向ラッチ回路Ａは、その一方の入出力端をトランス
フアゲ−）Ｇ２の一方に接続し、他方の入出力端をトラ
ンスフアゲ−）Ｇ５の一方に接続し、トランスフアゲ−
）Ｇ５の他方は、インバータＩＶ３．）ランスファゲー
トＧ６．Ｇ７により、双方向ラッチ回路Ａと同様に構成
される双方向ラッチ回路Ｂの一方の入出力端に接続され
、双方向ラッチ回路Ｂの他方の入出力端は、トランスフ
アゲ−）Ｇ８．Ｇ９を介して入出力端チエ２に接続され
る。
フアゲ−）Ｇ２の一方に接続し、他方の入出力端をトラ
ンスフアゲ−）Ｇ５の一方に接続し、トランスフアゲ−
）Ｇ５の他方は、インバータＩＶ３．）ランスファゲー
トＧ６．Ｇ７により、双方向ラッチ回路Ａと同様に構成
される双方向ラッチ回路Ｂの一方の入出力端に接続され
、双方向ラッチ回路Ｂの他方の入出力端は、トランスフ
アゲ−）Ｇ８．Ｇ９を介して入出力端チエ２に接続され
る。
この時、トランスフアゲ−ｈＧｌ及びトランスフアゲ−
）Ｇ９及びトランスファゲートＧ２．Ｇ３゜Ｇ７．Ｇ８
．及びトランスファゲートＧ４゜Ｇ５．Ｇ６はそれぞれ
別々に制御される。
）Ｇ９及びトランスファゲートＧ２．Ｇ３゜Ｇ７．Ｇ８
．及びトランスファゲートＧ４゜Ｇ５．Ｇ６はそれぞれ
別々に制御される。
即ち、トランスフアゲ−）Ｇｌがオンし、トランスファ
ゲートＧ９がオフすると、左からの入力が可能となり、
反対にトランスファゲートＧ９がオンし、トランスファ
ゲートＧ１がオフすると、右からの入力が可能となり、
他のトランスファゲートの制御を下表のように行えば、
ラッチ回路Ａ、Ｂにより、左右どちらの方向にもデータ
をおくることが可能となる。
ゲートＧ９がオフすると、左からの入力が可能となり、
反対にトランスファゲートＧ９がオンし、トランスファ
ゲートＧ１がオフすると、右からの入力が可能となり、
他のトランスファゲートの制御を下表のように行えば、
ラッチ回路Ａ、Ｂにより、左右どちらの方向にもデータ
をおくることが可能となる。
ここで、■左→右へデータが移動、■右→左へデータが
移動。
移動。
前記構成による双方向フリップフロップ回路を、第２図
（ａ）に示すような等価回路におきかえる。
（ａ）に示すような等価回路におきかえる。
第１図のトランスフアゲ−）Ｇｌ、Ｇ９は、第２図（ａ
）中のＣ端子で制御され、第１図中のトランスフアゲ−
）０２〜Ｇ８は、第２図（ａ）中のＣ端子で制御される
。
）中のＣ端子で制御され、第１図中のトランスフアゲ−
）０２〜Ｇ８は、第２図（ａ）中のＣ端子で制御される
。
この双方向フリップフロップを２つ以上継続接続させる
ことにより、シフトレジスタを構成スる事が可能となる
。第２図（Ｃ）、第２図（ｅ）のシフトレジスタは、そ
れぞれ第２図（ｂ）、第２図（ｄ）のような等価回路に
置きかえられる。即ち、左右シフトの制御端子Ｇの論理
レベルにより、データのシフト方向が簡単に選択可能と
なる。
ことにより、シフトレジスタを構成スる事が可能となる
。第２図（Ｃ）、第２図（ｅ）のシフトレジスタは、そ
れぞれ第２図（ｂ）、第２図（ｄ）のような等価回路に
置きかえられる。即ち、左右シフトの制御端子Ｇの論理
レベルにより、データのシフト方向が簡単に選択可能と
なる。
以上説明したように、本発明のシフトレジスタは、従来
のラッチ回路にトランスファゲートを付加することによ
り、複雑な論理回路で構成した左右シフト制御回路を使
用せずに、双方向へのシフトレジスタ回路を実現できる
という効果を有する。
のラッチ回路にトランスファゲートを付加することによ
り、複雑な論理回路で構成した左右シフト制御回路を使
用せずに、双方向へのシフトレジスタ回路を実現できる
という効果を有する。
【図面の簡単な説明】
第１図は本発明の一実施例のシフトレジスタを示す回路
図、第２図（ａ）は第１図の等価回路を示スフロック図
、第２図（ｂ）はデータのシフト方向が左から右への場
合の等価回路のブロック図、第２図（ｃ）は第２図（ｂ
）の具体的回路を示すブロック図、第２図（ｄ）はデー
タのシフト方向が右から左への場合の等価回路のブロッ
ク図、第２図（ｅ）は第２図（ｄ）の具体的回路を示す
ブロック図、第３図は従来のシフトレジスタを示す回路
図、第４図は第３図の回路図の具体的回路例を示す回路
図である。 ＩＩ、Ｉ２・・・・・・入出力端子、Ｉ３・・・・・・
入力端子、０１・・・・・・出力端子、ＩＶＩ〜ＩＶ７
・・・・・・インバータ回路、０１〜Ｇ３・・・・・・
トランスファゲート、Ｇ・・・・・・左右シフト制御入
力端子、Ｃ・・・・・・クロック端子、Ａ、Ｂ、Ｃ，Ｄ
・・・・・・ラッチ回路、１０．１１・・・−・・ＡＮ
Ｄゲート、 １２・・・・・・ＯＲゲート、 １３・・
・・・・インバータ、１４・・・・・・ＪＫフリップフ
ロップ回路。 代理人 弁理士 内 原 音 第４図 第２図（ａ）
図、第２図（ａ）は第１図の等価回路を示スフロック図
、第２図（ｂ）はデータのシフト方向が左から右への場
合の等価回路のブロック図、第２図（ｃ）は第２図（ｂ
）の具体的回路を示すブロック図、第２図（ｄ）はデー
タのシフト方向が右から左への場合の等価回路のブロッ
ク図、第２図（ｅ）は第２図（ｄ）の具体的回路を示す
ブロック図、第３図は従来のシフトレジスタを示す回路
図、第４図は第３図の回路図の具体的回路例を示す回路
図である。 ＩＩ、Ｉ２・・・・・・入出力端子、Ｉ３・・・・・・
入力端子、０１・・・・・・出力端子、ＩＶＩ〜ＩＶ７
・・・・・・インバータ回路、０１〜Ｇ３・・・・・・
トランスファゲート、Ｇ・・・・・・左右シフト制御入
力端子、Ｃ・・・・・・クロック端子、Ａ、Ｂ、Ｃ，Ｄ
・・・・・・ラッチ回路、１０．１１・・・−・・ＡＮ
Ｄゲート、 １２・・・・・・ＯＲゲート、 １３・・
・・・・インバータ、１４・・・・・・ＪＫフリップフ
ロップ回路。 代理人 弁理士 内 原 音 第４図 第２図（ａ）
Claims (1)
- 【特許請求の範囲】 １、入力端子が第１、第２のトランスファゲートを介し
て、接続された第１のインバータ回路と、前記第１のイ
ンバータ回路の出力が第３のトランスファゲートを介し
て接続された第２のインバータ回路と、前記第２のイン
バータ回路の出力を入力とし出力を前記第１のインバー
タ回路の入力に接続した第４のトランスファゲートと、
前記第３のトランスファゲートの出力が第５のトランス
ファゲートを介して入力接続された第３のインバータ回
路と、前記第３のインバータ回路の出力が第６のトラン
スファゲートを介して接続された第４のインバータ回路
と、前記第４のインバータ回路の出力を入力とし出力を
前記第３のインバータ回路の入力に接続した第７のトラ
ンスファゲートと、前記第６のトランスファゲートの出
力から少なくとも第８、第９のトランスファゲートを介
して出力端子に接続されたフリップフロップ回路を備え
たことを特徴とするシフトレジスタ。 ２、第１のトランスファゲートは第１の制御信号で制御
され、第２、第３、第７、第８のトランスファゲートは
第２の制御信号で制御され、第４、第５、第６のトラン
スファゲートは第３の制御信号で制御され、第９のトラ
ンスファゲートは第４の制御信号で制御されるものであ
る請求項（１）記載のシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303451A JPH04176098A (ja) | 1990-11-08 | 1990-11-08 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303451A JPH04176098A (ja) | 1990-11-08 | 1990-11-08 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04176098A true JPH04176098A (ja) | 1992-06-23 |
Family
ID=17921147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303451A Pending JPH04176098A (ja) | 1990-11-08 | 1990-11-08 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04176098A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046226B2 (en) | 2002-05-28 | 2006-05-16 | Seiko Epson Corporation | Semiconductor integrated circuit |
| JP2008251061A (ja) * | 2007-03-29 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | シフトレジスタ |
-
1990
- 1990-11-08 JP JP2303451A patent/JPH04176098A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046226B2 (en) | 2002-05-28 | 2006-05-16 | Seiko Epson Corporation | Semiconductor integrated circuit |
| JP2008251061A (ja) * | 2007-03-29 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | シフトレジスタ |
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