JPS6135373A - デジタル論理回路 - Google Patents
デジタル論理回路Info
- Publication number
- JPS6135373A JPS6135373A JP15683184A JP15683184A JPS6135373A JP S6135373 A JPS6135373 A JP S6135373A JP 15683184 A JP15683184 A JP 15683184A JP 15683184 A JP15683184 A JP 15683184A JP S6135373 A JPS6135373 A JP S6135373A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- input terminal
- path
- control information
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、複数のスキャンパスを有するデジタル論理回
路に関する。
路に関する。
従来、複数のスキャンパスを有するデジタル論理回路に
おいては、試験用端子が増加し、かつテスト時間が長く
なる欠点があった。
おいては、試験用端子が増加し、かつテスト時間が長く
なる欠点があった。
本発明の目的は、試験用端子が増加することなく、かつ
試験時間を短くしたデジタル論理回路を提供することに
ある。
試験時間を短くしたデジタル論理回路を提供することに
ある。
本発明のデジタル論理回路は、データ゛入力端子からデ
ータの入力に先立って入力した、スキャンパスの書込み
側パスと読出し側パスを独立に指定するスキャンパス指
定情報を少なくとも含む制御情報を保持する制御情報保
持手段と、制御情報保持手段のスキャンパス指定情報に
よって指定されたスキャンパスの書込み側パスにデータ
入力端子を接続させる第１の信号路切換手段と、制御情
報保持手段のスキャンパス指定情報によって指定された
スキャンパスの読出し側パスにデータ出力端換手段に選
択的に接続させる第８の信号路切換手段と、制御情報記
憶手段および第８の信号路切換手段を制御する制御回路
を有することを特徴とする。
ータの入力に先立って入力した、スキャンパスの書込み
側パスと読出し側パスを独立に指定するスキャンパス指
定情報を少なくとも含む制御情報を保持する制御情報保
持手段と、制御情報保持手段のスキャンパス指定情報に
よって指定されたスキャンパスの書込み側パスにデータ
入力端子を接続させる第１の信号路切換手段と、制御情
報保持手段のスキャンパス指定情報によって指定された
スキャンパスの読出し側パスにデータ出力端換手段に選
択的に接続させる第８の信号路切換手段と、制御情報記
憶手段および第８の信号路切換手段を制御する制御回路
を有することを特徴とする。
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例に係るデジタル論理回路の回
路図である。
路図である。
機能回路ｌはスキャンデータ入力端子１１．、Ｉｚ。
スキャンデータ出力端子Ｏｘ、 Ｏｇ、 スキャンデ
ータ入力端子選択信号入力端子Ｉ３．スキャンデータ出
力端子選択信号入力端手工４を有し、クロック端子ＣＫ
に入力するクロック信号によって動作し、モード信号入
力端子Ｉｎから入力するモード信号が“ハイ”のときス
キャンデータの書込み／読出し、°ロー１のときスキャ
ンパス指定あるいはスキャンデータによる通常動作を行
なう。データ入力端子２からはスキャンパス指定の制御
情報（４ビツトで、１ビツト目が“ハイ”のスタートピ
ッ）ＳＴ、２ビツト目、８ビツト目がスキャンパスの指
定ピッ）Ａ、Ｂ （＝” １”のとき入力端子Ｉｔ。
ータ入力端子選択信号入力端子Ｉ３．スキャンデータ出
力端子選択信号入力端手工４を有し、クロック端子ＣＫ
に入力するクロック信号によって動作し、モード信号入
力端子Ｉｎから入力するモード信号が“ハイ”のときス
キャンデータの書込み／読出し、°ロー１のときスキャ
ンパス指定あるいはスキャンデータによる通常動作を行
なう。データ入力端子２からはスキャンパス指定の制御
情報（４ビツトで、１ビツト目が“ハイ”のスタートピ
ッ）ＳＴ、２ビツト目、８ビツト目がスキャンパスの指
定ピッ）Ａ、Ｂ （＝” １”のとき入力端子Ｉｔ。
出力端子０１とする）、４ビツト目が”ロー”のストッ
プビットＳＰ）とスキャンデータが入力される。入力端
子８からはクロック信号が入力される。入力端子４から
はスキャンデータ読込み／読出し時に゛ハイ”、スキャ
ン・パス指定１通常動作のときに１０−”のモード信号
が入力される。入力端子５からは不図示の全クリップフ
ロップを初期化するリセットパルスが入力される。出力
端子６からはスキャンデータが出力される。デマルチプ
レクサ７は入力したスキャンデータを論理回路１のスキ
ャンデータ入力端子Ｉｆ、Ｉ２のいスレ力に出力し、マ
ルチプレクサ８は機能回路１のスキャンデータ出力端子
Ｏｆ、０２のいずれかからスキ御情報が保持される。デ
マルチプレクサ１０は選択信号入力端子Ｉ８の選択信号
が”ロー”のときシフトレジスタ９へ、１ノ１イ”のと
きデマルチプレクサ７へデータ入力端子２から入力した
データを転送する。インバータ１１はシフトレジスタ９
の出力端子ＱＯの信号を入力し、アンド回路１２はシフ
トレジスタ９の出力端子Ｑ３の信号とインバータ１１の
出力信号を入力する。このアンド回路１２の出力がデマ
ルチプレクサｌＯの選択信号入力端子Ｉ８に入力する選
択信号とガっている。
プビットＳＰ）とスキャンデータが入力される。入力端
子８からはクロック信号が入力される。入力端子４から
はスキャンデータ読込み／読出し時に゛ハイ”、スキャ
ン・パス指定１通常動作のときに１０−”のモード信号
が入力される。入力端子５からは不図示の全クリップフ
ロップを初期化するリセットパルスが入力される。出力
端子６からはスキャンデータが出力される。デマルチプ
レクサ７は入力したスキャンデータを論理回路１のスキ
ャンデータ入力端子Ｉｆ、Ｉ２のいスレ力に出力し、マ
ルチプレクサ８は機能回路１のスキャンデータ出力端子
Ｏｆ、０２のいずれかからスキ御情報が保持される。デ
マルチプレクサ１０は選択信号入力端子Ｉ８の選択信号
が”ロー”のときシフトレジスタ９へ、１ノ１イ”のと
きデマルチプレクサ７へデータ入力端子２から入力した
データを転送する。インバータ１１はシフトレジスタ９
の出力端子ＱＯの信号を入力し、アンド回路１２はシフ
トレジスタ９の出力端子Ｑ３の信号とインバータ１１の
出力信号を入力する。このアンド回路１２の出力がデマ
ルチプレクサｌＯの選択信号入力端子Ｉ８に入力する選
択信号とガっている。
アンド回路１Ｂは入力端子８からのクロック信号とイン
バータ１４によるアンド回路１２の出力の反転信号の論
理積をとり、これをシフトレジスタ９のクロック信号入
力端子ＣＫに出力する。アンド回路１４は入力端子８か
ら入力したクロック信号をインバータ１５で反転した信
号とアンド回路１２の出力信号の論理積をとる。レジス
タ１６゜１７にはシフトレジスタ９の出力端子Ｑｌ、Ｑ
２の内容（スキャンパスの指定ピッ）Ｂ、Ａ）がゲート
回路１４の出力により半クロック遅れて格納され、これ
らはデマルチプレクサ？、マルチプレクサ８の選択信号
入力端子Ｉｓにそれぞれ接続されてスキャンデータ入力
端子Ｉｆ、Ｉ２とスキャンデータ出力端子０１，０２の
指定信号となる。
バータ１４によるアンド回路１２の出力の反転信号の論
理積をとり、これをシフトレジスタ９のクロック信号入
力端子ＣＫに出力する。アンド回路１４は入力端子８か
ら入力したクロック信号をインバータ１５で反転した信
号とアンド回路１２の出力信号の論理積をとる。レジス
タ１６゜１７にはシフトレジスタ９の出力端子Ｑｌ、Ｑ
２の内容（スキャンパスの指定ピッ）Ｂ、Ａ）がゲート
回路１４の出力により半クロック遅れて格納され、これ
らはデマルチプレクサ？、マルチプレクサ８の選択信号
入力端子Ｉｓにそれぞれ接続されてスキャンデータ入力
端子Ｉｆ、Ｉ２とスキャンデータ出力端子０１，０２の
指定信号となる。
次に、本実施例のデジタル論理回路の動作を第２図のタ
イムチャートを参照し汝から説明する。
イムチャートを参照し汝から説明する。
α）スキャンパスの指定
時刻ｔｏにおいて入力端子５からリセットパルスが入力
され、全フリップフロップが初期化される。また、この
とき入力端子４から通常モードであることを示す１０−
”のモード信号が入力される。そして、データ入力端子
２から時刻ｔｌ、 ｔ２． ｔＢ、 ｔ４ にそれぞれ
スタートビツ）８Ｔ、制御情報Ａ、制御情報Ｂ、ストッ
プピッ）ＳＰが入力される。この間、アンド回路１２の
出力信号は１０−”であるのでデマルチプレクサｌＯの
出力はシフトレジスタ９に接続されて、シフトレジスタ
９の出力端子Ｑｏｓ Ｑ’＊ Ｑ２ｓＱ３には図に示す
データがあられれる。そして、時刻ｔ４には、シフトレ
ジスタ９の出力端子Ｑ３１２の出力信号が１ハイ”とた
りデマルチプレクサ１０の出力がデマルチプレクサ７側
圧切換られる。このとき、インバータ１４の出力信号は
“ロー”になってアンドゲート１８の出力信号も１０−
１となってシフトレジスタ９へのクロック信号の入力が
禁止され、シフトレジスタ９は以後これらの値を保持す
る。また、アンド回路１２の“ハイ“の出力信号によっ
て、シフトレジスタ０の出力端子Ｑｌ、Ｑ２の制御情報
Ｂ、Ａは半クロツク遅延してそれぞれレジスタ１６．１
７に転送、保持される。レジスタ１６の制御情報Ｂはデ
マルチプレクサ７および機能回路ｌの入力端子Ｉｓ、Ｉ
３に入力され、機能回路１０２つのスキャンデータ入力
端子Ｉｆ。
され、全フリップフロップが初期化される。また、この
とき入力端子４から通常モードであることを示す１０−
”のモード信号が入力される。そして、データ入力端子
２から時刻ｔｌ、 ｔ２． ｔＢ、 ｔ４ にそれぞれ
スタートビツ）８Ｔ、制御情報Ａ、制御情報Ｂ、ストッ
プピッ）ＳＰが入力される。この間、アンド回路１２の
出力信号は１０−”であるのでデマルチプレクサｌＯの
出力はシフトレジスタ９に接続されて、シフトレジスタ
９の出力端子Ｑｏｓ Ｑ’＊ Ｑ２ｓＱ３には図に示す
データがあられれる。そして、時刻ｔ４には、シフトレ
ジスタ９の出力端子Ｑ３１２の出力信号が１ハイ”とた
りデマルチプレクサ１０の出力がデマルチプレクサ７側
圧切換られる。このとき、インバータ１４の出力信号は
“ロー”になってアンドゲート１８の出力信号も１０−
１となってシフトレジスタ９へのクロック信号の入力が
禁止され、シフトレジスタ９は以後これらの値を保持す
る。また、アンド回路１２の“ハイ“の出力信号によっ
て、シフトレジスタ０の出力端子Ｑｌ、Ｑ２の制御情報
Ｂ、Ａは半クロツク遅延してそれぞれレジスタ１６．１
７に転送、保持される。レジスタ１６の制御情報Ｂはデ
マルチプレクサ７および機能回路ｌの入力端子Ｉｓ、Ｉ
３に入力され、機能回路１０２つのスキャンデータ入力
端子Ｉｆ。
Ｉ２のうち入力端子Ｉｆが選択される。また、レジスタ
１７の制御情報Ａはマルチプレクサ８および機能回路１
の入力端子ＩＥＩ、Ｉ４に入力され、機能回路１の２つ
のスキャンデータ出力端子Ｏｆ、０２のうち出力端子０
２が選択される。
１７の制御情報Ａはマルチプレクサ８および機能回路１
の入力端子ＩＥＩ、Ｉ４に入力され、機能回路１の２つ
のスキャンデータ出力端子Ｏｆ、０２のうち出力端子０
２が選択される。
（２）スキャンデータの書込み
そして、時刻ｔ６に入力端子４のモード信号がテストモ
ードを示す１ハイ”に切換り、以後データ入力端子２か
らスキャンデータＤｏ、 Ｉ）＋。
ードを示す１ハイ”に切換り、以後データ入力端子２か
らスキャンデータＤｏ、 Ｉ）＋。
Ｄ２． Ｄ３． Ｄ４．・・・が順次入力され、（１）
で指定されたスキャンデータ入力端手工１から機能回路
１に入力される。スキャンデータの読出しも同様である
。
で指定されたスキャンデータ入力端手工１から機能回路
１に入力される。スキャンデータの読出しも同様である
。
第８図は、本実施例のデジタル論理回路の実際の使用例
を示すタイムチャートである。すなわち、時刻ｔｏでフ
リップフロップをリセットし時刻ｔｌ〜ｔ４・でスキャ
ンパスの書込みパスと読出しパスを独立に指定し、時刻
ｔ５〜ｔ／ではモード信号をテストモードを示す”ハイ
１にして時刻上１〜ｔ４．で指定した書込みパスにスキ
ャンデータの書込みを行い、次に時刻ｔｚ−Ｈ〜ｔｍで
はモード′信号を通常モードを示す°ロー１にして機能
回路１を動作させ、そして時刻象ｍ４−１− ｔｎでは
モード信号を再びテストモードを示す１ハイ”にし、時
刻ｔ１〜ｔ４・で指定した読出しパスのスキャン読出し
を行なう。以上の時刻ｔＯ〜ｔｎまでの動作を繰返すこ
とにより機能回路１のすべてのパスのテストが行なわれ
為。
を示すタイムチャートである。すなわち、時刻ｔｏでフ
リップフロップをリセットし時刻ｔｌ〜ｔ４・でスキャ
ンパスの書込みパスと読出しパスを独立に指定し、時刻
ｔ５〜ｔ／ではモード信号をテストモードを示す”ハイ
１にして時刻上１〜ｔ４．で指定した書込みパスにスキ
ャンデータの書込みを行い、次に時刻ｔｚ−Ｈ〜ｔｍで
はモード′信号を通常モードを示す°ロー１にして機能
回路１を動作させ、そして時刻象ｍ４−１− ｔｎでは
モード信号を再びテストモードを示す１ハイ”にし、時
刻ｔ１〜ｔ４・で指定した読出しパスのスキャン読出し
を行なう。以上の時刻ｔＯ〜ｔｎまでの動作を繰返すこ
とにより機能回路１のすべてのパスのテストが行なわれ
為。
本実施例ではスキャンパスの数を２本としたが、転送の
ビット長を長くシ、デマルチプレクサワ、！ルチブレク
サ８の選択信号入力数、出力数、入力数することにより
８本以上のパスに対しても容易に拡張できるととは言う
までもない。また、本実施例では制御情報はスキャンパ
ス選択の指定のみとしたが、たとえばスキャンパスの書
込みか読出しかの制御信号、あるいは特定のスキャンパ
スの選択順序制御信号等をこれに含ませたシするように
することもできる。
ビット長を長くシ、デマルチプレクサワ、！ルチブレク
サ８の選択信号入力数、出力数、入力数することにより
８本以上のパスに対しても容易に拡張できるととは言う
までもない。また、本実施例では制御情報はスキャンパ
ス選択の指定のみとしたが、たとえばスキャンパスの書
込みか読出しかの制御信号、あるいは特定のスキャンパ
スの選択順序制御信号等をこれに含ませたシするように
することもできる。
本発明は、以上説明したように、複数のスキャンパスの
読出しパス、書込みパスの指定、ソノ他の制御情報の入
力をスキャンパスのデータ入力端子から行うので、余分
なテスト用端子の増加なしに必要なスキャンパスのみを
制御でき、テスト時間の高速化に効果がある。
読出しパス、書込みパスの指定、ソノ他の制御情報の入
力をスキャンパスのデータ入力端子から行うので、余分
なテスト用端子の増加なしに必要なスキャンパスのみを
制御でき、テスト時間の高速化に効果がある。
第１図は本発明の一実施例に係るデジタル論理回路の回
路図、第２図はその動作例を示すタイムチャート、第８
図はその実際の使用例を示すタイムチャートである。 １：機能回路。 ２：データ入力端子。 ８〜５二人力端子。 ６：スキャンデータ出力端子。 ７．１０：デマルチプレクサ。 ８：マルチプレクサ。 ９：シフトレジスタ。 １１．１４．１５：インバータ。 １２．１Ｂ、１４：アンド回路。 １６．１７：レジスタ。 特許出願人 日本電気株式会社 一゛。 ｌ八 ｌハ
路図、第２図はその動作例を示すタイムチャート、第８
図はその実際の使用例を示すタイムチャートである。 １：機能回路。 ２：データ入力端子。 ８〜５二人力端子。 ６：スキャンデータ出力端子。 ７．１０：デマルチプレクサ。 ８：マルチプレクサ。 ９：シフトレジスタ。 １１．１４．１５：インバータ。 １２．１Ｂ、１４：アンド回路。 １６．１７：レジスタ。 特許出願人 日本電気株式会社 一゛。 ｌ八 ｌハ
Claims (1)
- 【特許請求の範囲】 複数のスキャンパスを有するデジタル論理回路において
、 データ入力端子からデータの入力に先立って入力した、
スキャンパスの書込み側パスと読出し側パスを独立に指
定するスキャンパス指定情報を少なくとも含む制御情報
を保持する制御情報保持手段と、 制御情報保持手段のスキャンパス指定情報によって指定
されたスキャンパスの書込み側パスにデータ入力端子を
接続させる第１の信号路切換手段と、 制御情報保持手段のスキャンパス指定情報によって指定
されたスキャンパスの読出し側パスにデータ出力端子を
接続させる第２の信号路切換手段と、 データ入力端子を制御情報保持手段または第１の信号路
切換手段に選択的に接続させる第３の信号路切換手段と
、 制御情報記憶手段および第３の信号路切換手段を制御す
る制御回路を有することを特徴とするデジタル論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15683184A JPS6135373A (ja) | 1984-07-27 | 1984-07-27 | デジタル論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15683184A JPS6135373A (ja) | 1984-07-27 | 1984-07-27 | デジタル論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135373A true JPS6135373A (ja) | 1986-02-19 |
Family
ID=15636302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15683184A Pending JPS6135373A (ja) | 1984-07-27 | 1984-07-27 | デジタル論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204348A (ja) * | 1986-03-05 | 1987-09-09 | Fujitsu Ltd | ラッチデータ読み取り回路 |
| JPS63129710A (ja) * | 1986-11-19 | 1988-06-02 | Nec Corp | 信号処理装置 |
-
1984
- 1984-07-27 JP JP15683184A patent/JPS6135373A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204348A (ja) * | 1986-03-05 | 1987-09-09 | Fujitsu Ltd | ラッチデータ読み取り回路 |
| JPS63129710A (ja) * | 1986-11-19 | 1988-06-02 | Nec Corp | 信号処理装置 |
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