JPS58210715A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS58210715A JPS58210715A JP57093542A JP9354282A JPS58210715A JP S58210715 A JPS58210715 A JP S58210715A JP 57093542 A JP57093542 A JP 57093542A JP 9354282 A JP9354282 A JP 9354282A JP S58210715 A JPS58210715 A JP S58210715A
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- gate
- output
- gates
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Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｆｉ論理回路によって構成されるフリップフロラ
づ回路に関するものである。
づ回路に関するものである。
第１図は従来のマスタスレーづ形のフロラづフロラづ回
路を示しており、ノアゲート６１〜Ｇ４と、開閉ゲート
Ａ１〜Ａ４、およびインバータ１ｌ−Ｉ４とによって構
ｒＪｙ、 ｉれている。この回路はデータ人力りに加え
られｆｃ情報をクロック入力ＣＫの立ち下がりで読み込
んで、クロック入力ＣＫの立ち上がりでＱ出力に伝達す
るようになっている。またセット入力Ｓを１にすると、
Ｑ出力は１になり、反対にリセット人力Ｒを１にすると
Ｑ出力は０になるように構成されている。
路を示しており、ノアゲート６１〜Ｇ４と、開閉ゲート
Ａ１〜Ａ４、およびインバータ１ｌ−Ｉ４とによって構
ｒＪｙ、 ｉれている。この回路はデータ人力りに加え
られｆｃ情報をクロック入力ＣＫの立ち下がりで読み込
んで、クロック入力ＣＫの立ち上がりでＱ出力に伝達す
るようになっている。またセット入力Ｓを１にすると、
Ｑ出力は１になり、反対にリセット人力Ｒを１にすると
Ｑ出力は０になるように構成されている。
しかるにかかる従来のフロラづフロラづ回路においては
、セット人力Ｓが０で、リセット人力Ｉくおよびデータ
人力りが１のときに、タロツク入力ＣＫが立ち上がると
、本来０であるべｙＱ出力が瞬間的に１になって、いわ
ゆるハザードを生じるという問題があった。すなわちＳ
＝０、Ｒ＝１、ｂ＝１のときにりＤツク入力ＣＫが０で
あれは、第１図の開閉ゲートＡｌ 、 Ａ４は開き、Ａ
２．Ａ３１ｄ閉じているから、点ｘ、ｙ、Ｚの状態は１
，０．０−ｒあるが、クロック人力ＣＫが０から１に立
ち上がると、開閉ゲートＡｌ 、 Ａ４が閉じて、Ａ２
、 Ａ３が開くからｙの状態ＯがＸに流れ込み、ｒは
１から０に変化する。ところが開閉ゲートＡ２が開いて
開閉ゲートＡ１が閉じるからノアゲートＧｌの入力は０
．■からＯ２０に変化してｙ＝１となり、これがＸに伝
播するために工は即座に再度１になる。しだがつて本来
０であるべき出力Ｑはり０゛ツク入力ＣＫの立ち上がり
時に瞬間的に１になるという問題があった。第２図（ａ
）〜（ｆ）は第１図の回路を計算機シミュレーシ」シで
解析した結果を示しており、同図（ａｔ（１）ｌはそれ
ぞれ開閉グー１〜Ａ３ 、 Ａ１の出力を、まｌｊ同図
（ｃ） 〜（ｆ）はぞれぞれＲ，Ｓ、Ｄ、ＣＫの各入力
を示している。このシミュレーションでは配線容量や各
ゲートの容量を考慮していないので、第２１Ｘｌ（ａ）
の丸印Ｈに示すように完全なスパイク状のハザードが生
じているが、今後集積回路技術の向上により回路の微細
化、高速化、超ＬＳＩ化が進むにつれて配線谷址やゲー
ト容量は飛躍的に減少すると考えられ、かかるハザード
は重大な誤ＩＪ作の原因になる用°能性を有しているも
のである。
、セット人力Ｓが０で、リセット人力Ｉくおよびデータ
人力りが１のときに、タロツク入力ＣＫが立ち上がると
、本来０であるべｙＱ出力が瞬間的に１になって、いわ
ゆるハザードを生じるという問題があった。すなわちＳ
＝０、Ｒ＝１、ｂ＝１のときにりＤツク入力ＣＫが０で
あれは、第１図の開閉ゲートＡｌ 、 Ａ４は開き、Ａ
２．Ａ３１ｄ閉じているから、点ｘ、ｙ、Ｚの状態は１
，０．０−ｒあるが、クロック人力ＣＫが０から１に立
ち上がると、開閉ゲートＡｌ 、 Ａ４が閉じて、Ａ２
、 Ａ３が開くからｙの状態ＯがＸに流れ込み、ｒは
１から０に変化する。ところが開閉ゲートＡ２が開いて
開閉ゲートＡ１が閉じるからノアゲートＧｌの入力は０
．■からＯ２０に変化してｙ＝１となり、これがＸに伝
播するために工は即座に再度１になる。しだがつて本来
０であるべき出力Ｑはり０゛ツク入力ＣＫの立ち上がり
時に瞬間的に１になるという問題があった。第２図（ａ
）〜（ｆ）は第１図の回路を計算機シミュレーシ」シで
解析した結果を示しており、同図（ａｔ（１）ｌはそれ
ぞれ開閉グー１〜Ａ３ 、 Ａ１の出力を、まｌｊ同図
（ｃ） 〜（ｆ）はぞれぞれＲ，Ｓ、Ｄ、ＣＫの各入力
を示している。このシミュレーションでは配線容量や各
ゲートの容量を考慮していないので、第２１Ｘｌ（ａ）
の丸印Ｈに示すように完全なスパイク状のハザードが生
じているが、今後集積回路技術の向上により回路の微細
化、高速化、超ＬＳＩ化が進むにつれて配線谷址やゲー
ト容量は飛躍的に減少すると考えられ、かかるハザード
は重大な誤ＩＪ作の原因になる用°能性を有しているも
のである。
本発明は従来例のこのような問題点を解決するために為
埒れたものであり、ハザードの生じないフリ゛′）づフ
ロラづ回路を提供することを目的とするものでおる。
埒れたものであり、ハザードの生じないフリ゛′）づフ
ロラづ回路を提供することを目的とするものでおる。
以下本発す１の構成を図示実施例について説明する。第
３図は本発明の一実施例を示すものであり、第１図従来
例のインバータＩ３の代わりＶこ、ノアゲートＧ５を設
けて、このノアゲートＧ５の入力にり０ツク人力ＣＫと
リセット人力■くとケ接続しプこものである。Ｇｌ ”
Ｇ４はノアダ゛−１−１Ａ１〜ｌ〜４Ｉ−１内部クロ
ックＣに同期して開閉する開閉）ｆ−１〜、１１．１２
、１４はインバータである。ノアゲートＧ１ 、 Ｇ２
ｔｒよび開閉ゲートＡ２はマスタフリツラフロツラＭ
ｌ’を構成し−Ｃおり、またノアゲートＧ３． Ｇ４
および開閉ゲートＡ４はスレーづフリップフロツラＳＦ
を構成している。データ人力りとマスター゛ノリツラフ
【コツプＭＦとの間には開閉グー１−Ａ１か設けられ、
またマスターフリツラフＯツｊ Ｍ Ｆとスレーラフリ
ップフロツー５ＳＦとの間には開閉ゲートＡ３か設けら
れている。
３図は本発明の一実施例を示すものであり、第１図従来
例のインバータＩ３の代わりＶこ、ノアゲートＧ５を設
けて、このノアゲートＧ５の入力にり０ツク人力ＣＫと
リセット人力■くとケ接続しプこものである。Ｇｌ ”
Ｇ４はノアダ゛−１−１Ａ１〜ｌ〜４Ｉ−１内部クロ
ックＣに同期して開閉する開閉）ｆ−１〜、１１．１２
、１４はインバータである。ノアゲートＧ１ 、 Ｇ２
ｔｒよび開閉ゲートＡ２はマスタフリツラフロツラＭ
ｌ’を構成し−Ｃおり、またノアゲートＧ３． Ｇ４
および開閉ゲートＡ４はスレーづフリップフロツラＳＦ
を構成している。データ人力りとマスター゛ノリツラフ
【コツプＭＦとの間には開閉グー１−Ａ１か設けられ、
またマスターフリツラフＯツｊ Ｍ Ｆとスレーラフリ
ップフロツー５ＳＦとの間には開閉ゲートＡ３か設けら
れている。
以下第３図回路の動作について説明する。まずＣＫ＝１
のときには、内部クロックＣが１になるから、開閉ゲー
トＡｌ 、 Ａ４が閉じて、Ａ２ 、 Ａ３は開いてい
る。この状態でＳ＝１、Ｒ二〇になるとノアゲートＧ工
の出力ｙは０になり、マスターフロラづフロラづＭＦに
よりラッチされる。この出力ｙは開閉ノｒ−トＡ３ｒ弁
してＸに伝播芒れるから出力Ｑ＝１、出力０−０となる
。次にＣＫ−０、Ｒ＝０のどきにに１、内部りＤツクＣ
が０になるから、開閉グーｔ・Ａ＋＋Ａａか開いて、Ａ
２ 、 Ａ３は閉じている。
のときには、内部クロックＣが１になるから、開閉ゲー
トＡｌ 、 Ａ４が閉じて、Ａ２ 、 Ａ３は開いてい
る。この状態でＳ＝１、Ｒ二〇になるとノアゲートＧ工
の出力ｙは０になり、マスターフロラづフロラづＭＦに
よりラッチされる。この出力ｙは開閉ノｒ−トＡ３ｒ弁
してＸに伝播芒れるから出力Ｑ＝１、出力０−０となる
。次にＣＫ−０、Ｒ＝０のどきにに１、内部りＤツクＣ
が０になるから、開閉グーｔ・Ａ＋＋Ａａか開いて、Ａ
２ 、 Ａ３は閉じている。
この状態でＳ＝１になると、開閉ゲートＡ４の出力Ｉは
０になってスレープフロツづフロツづＳＦによりラッチ
さｔＬる。したがってこの場合にも、出力Ｑ＝１、出力
Ｑ＝Ｏとなる。
０になってスレープフロツづフロツづＳＦによりラッチ
さｔＬる。したがってこの場合にも、出力Ｑ＝１、出力
Ｑ＝Ｏとなる。
次にＳ−０、Ｒ＝１の場合には内部クロックＣ＝１にな
るから、開閉ゲートＡｌ 、 Ａ４が閉じて、Ａ２、
Ａ３が開く。したがってマスターフリツづフロツづＭ
Ｆの出力ｙはｌにラッチ芒れる。この出力ｙは開閉ゲー
トＡ３を弁してＸに伝播されるから、出力Ｑは０、出力
Ｑはｌとなる。
るから、開閉ゲートＡｌ 、 Ａ４が閉じて、Ａ２、
Ａ３が開く。したがってマスターフリツづフロツづＭ
Ｆの出力ｙはｌにラッチ芒れる。この出力ｙは開閉ゲー
トＡ３を弁してＸに伝播されるから、出力Ｑは０、出力
Ｑはｌとなる。
ネらＫ Ｓ 、＝ ０、Ｒ＝０でＤ ＝ １０．）とき
に、ＣＫ−〇であれば、１ｊＦＪ閉ゲートＡ１が開くか
ら、ノアゲ１−０１の出力は０、ノアゲートＧ２の出力
は１となる。次にＣＫ＝１となって開閉ゲートＡ２が開
くと、マスターフリツラフロツづＭＦの出力ｙは０にラ
ッチされる。そしてこの出力ｙは開閉ゲートＭを介して
Ｉに伝播されるから、出力Ｑ−■、出力σ＝０となる。
に、ＣＫ−〇であれば、１ｊＦＪ閉ゲートＡ１が開くか
ら、ノアゲ１−０１の出力は０、ノアゲートＧ２の出力
は１となる。次にＣＫ＝１となって開閉ゲートＡ２が開
くと、マスターフリツラフロツづＭＦの出力ｙは０にラ
ッチされる。そしてこの出力ｙは開閉ゲートＭを介して
Ｉに伝播されるから、出力Ｑ−■、出力σ＝０となる。
この状態において４４）びＣＫ ＝ （＋になると、開
閉ゲートＡ４が開くかＣ・、スレーづフリツウフロツづ
ＳＦは出力Ｑ＝１、出力０二〇の状態でラッチされる。
閉ゲートＡ４が開くかＣ・、スレーづフリツウフロツづ
ＳＦは出力Ｑ＝１、出力０二〇の状態でラッチされる。
反対に５＝Ｏ１Ｒ＝０で、Ｄ＝００ときにＣＫ−〇であ
れは、開閉ゲートＡｌが開くから、ノアゲートＡ１の出
力は１、ノアゲートＡ２の出力はＯとなる。次にＣＫ＝
１となって開閉グーｈ Ａ２か開くとマスターフリツづ
）口ツ−ＪＭＦの出力Ｊは０にラッチされる。そしてこ
の出力ｙは開閉ゲートＡ２を介してＩに伝播されるから
１．出力Ｑ−０、出力Ｇ＝１となる。そしでこの状態に
おいて再びＣＫ＝０になると、開閉ゲートＡ４が開くか
ら、スレーづフロツづフロツー５ＳＦは出力Ｑ＝０、出
力Ｑ＝１の状態でラッチ嘔れる。
れは、開閉ゲートＡｌが開くから、ノアゲートＡ１の出
力は１、ノアゲートＡ２の出力はＯとなる。次にＣＫ＝
１となって開閉グーｈ Ａ２か開くとマスターフリツづ
）口ツ−ＪＭＦの出力Ｊは０にラッチされる。そしてこ
の出力ｙは開閉ゲートＡ２を介してＩに伝播されるから
１．出力Ｑ−０、出力Ｇ＝１となる。そしでこの状態に
おいて再びＣＫ＝０になると、開閉ゲートＡ４が開くか
ら、スレーづフロツづフロツー５ＳＦは出力Ｑ＝０、出
力Ｑ＝１の状態でラッチ嘔れる。
以上の動作説明から明らかな、ように、第３図のフロツ
づフロツづ回路は、データ人力りに加えられた情報をり
０ツク入力ＣＫの立ち下がりで読み込んで、り０ツク入
力ＣＫの立ち士がシでＱ出力に伝達するようになってお
り、壕だセット入力Ｓを１にするとＱ出力はｌになり、
反対にリセット入力Ｒを１にするとＱ出力は０になるも
のである。しかして、−ヒ記回路において、セット人力
Ｓが０で、リセット人力Ｒおよびデータ人力りが１の場
合には、クロック入力ＣＫが変化しても内部クロックＣ
は常時１であるから、開閉ゲートＡ１〜Ａ４の切換動作
は行なわれず、したがって出力Ｑ、Ｑにハザードは生じ
ないようになっている。
づフロツづ回路は、データ人力りに加えられた情報をり
０ツク入力ＣＫの立ち下がりで読み込んで、り０ツク入
力ＣＫの立ち士がシでＱ出力に伝達するようになってお
り、壕だセット入力Ｓを１にするとＱ出力はｌになり、
反対にリセット入力Ｒを１にするとＱ出力は０になるも
のである。しかして、−ヒ記回路において、セット人力
Ｓが０で、リセット人力Ｒおよびデータ人力りが１の場
合には、クロック入力ＣＫが変化しても内部クロックＣ
は常時１であるから、開閉ゲートＡ１〜Ａ４の切換動作
は行なわれず、したがって出力Ｑ、Ｑにハザードは生じ
ないようになっている。
なお第３図実施例においてデータ人力りと開閉グー１−
Ａ１との聞にインバータを介装すれは、セット人力Ｓと
リセット人力Ｒとが入れ替わり、出力Ｑと出力σとが入
れ替って、ノアゲートＧ５はセット人力Ｓとクロック入
力ＣＫとを入力信号とすることになる。したがって本発
明においては、ノアゲートＧ５に常にリセット人力Ｒを
接続するとは限らないものであり、セット人力Ｓが接続
芒れる場合も含むものである。すなわち本発明において
は、ノアゲートＧ５には、セット人力Ｓとリセット人力
Ｒとのうち、ノアゲートＧ１に接続されていない側の入
力が接続妊れるものである。また不発り１においてはノ
アゲートＧ１−６４に用いて各フロツづフ０ツブＭＦ、
ＳＦ′ｔｆ：構成するとは限らないものであり、ナント
ゲートを用いて各フロツづフロツラＭＦ、ＳＦを構成し
てもかまわないものである。
Ａ１との聞にインバータを介装すれは、セット人力Ｓと
リセット人力Ｒとが入れ替わり、出力Ｑと出力σとが入
れ替って、ノアゲートＧ５はセット人力Ｓとクロック入
力ＣＫとを入力信号とすることになる。したがって本発
明においては、ノアゲートＧ５に常にリセット人力Ｒを
接続するとは限らないものであり、セット人力Ｓが接続
芒れる場合も含むものである。すなわち本発明において
は、ノアゲートＧ５には、セット人力Ｓとリセット人力
Ｒとのうち、ノアゲートＧ１に接続されていない側の入
力が接続妊れるものである。また不発り１においてはノ
アゲートＧ１−６４に用いて各フロツづフ０ツブＭＦ、
ＳＦ′ｔｆ：構成するとは限らないものであり、ナント
ゲートを用いて各フロツづフロツラＭＦ、ＳＦを構成し
てもかまわないものである。
次に第４図は併合発明の一実施例を示すものであり、ス
レーづフロツづフロツづＳＦの後段に補正回路（３）を
付加してハザードを除去できるようにしたものである。
レーづフロツづフロツづＳＦの後段に補正回路（３）を
付加してハザードを除去できるようにしたものである。
油止回路（３）はナントゲート６６〜Ｇ８と、アンドゲ
ートＧ９、オアグー１−Ｇｘｏ、およびインバータ１５
〜１７によって構成されている。この補正回路へ）にお
いてはＳ＝０、Ｒ＝１のときにインバータＩ５の出力か
０になるから、ナントゲートＧＢの出力が０になり、ア
ンドゲートＧ９の出力、すなわちＱ出力が必ず０になり
、またインバータＩ７の出力が１になるからオアゲート
ＧＩＯの出力、すなわち同出力が必ず１になるものであ
り、ハザードは生じない。またＳ＝１．Ｒ−＝１の場合
にはナントゲートＧ６の出力が０となり、ナントゲート
Ｇ７の出力が１になるので、オアゲートＧＩＯの出力、
すなわちＱ ｉｄＩ Ｋ固定きれる。そしでそれ以外の
場合にはナシトゲ−ｔ−ＧａおよびＧ７の出力は共に１
になるので、出力Ｑにはスレーづフロツづフロ１ソづＳ
Ｆの出カニケイシバ−９１ａにより反転した出力がアン
ドゲートＧ９を介して得られるものであり、また出力０
には上記インバータＩ６の出力をナシドゲートＧ７によ
り反転した出力がオＰグー１〜ＧＩＯを介して得られる
ものである。しかして本実施例にあってはマスターフリ
ツづフロツー５ＭＦのデータ人力りのｎ１段に、ノアゲ
ートＧｎＸＧ１３とアシドゲートＧ１２とよりなる論理
回路が設けられており、Ｊ入力と■（入力とを有するＪ
、にフロツラフ０ツブとして動作するよう釦なっている
。まずＪ＝ｌＸＫ＝０のときには、ノアゲートＧｎの出
力は０、アンドゲートＧＬ２の出力も０となるので、ノ
アゲートＧ１３の出力、すなわちデータ人力りは１にな
る。次にＱ＝１のときにＪ＝０、Ｋ＝１であれは、ノア
ゲートＧｌｌの出力は０、アシドゲートＧ１２の出力は
１となるから、ノアゲートＧ１３の出力、すなわちデー
タ人力、Ｄは０となる。またＱ＝ＯのときにＪ＝０、Ｋ
＝１トＧＬ２の出力は０となるから、ノアゲートＧ１．
３の出力、すなわちデータ人力りは０となる。またＱ＝
１のときにＪ＝１、Ｋ＝１であれは、ノアグー１−Ｇｌ
ｌの出力は０、アシドゲートＧ１２の出力は１となるか
ら、ノアゲートＧ１３の出ツバすなわちデータ人力りは
０となり、りＯツク人力ＣＫの立ち上がりで出力Ｑは０
に反転する。反対にＱ ＝ ＜１のときにＪ＝１、Ｋ＝
１であれはノアゲートＧｕの出力は（）、アシドゲート
Ｇ１２の出力は０になるから、ノアゲートＧ１３の出力
、すなわちデータ人力ｌ）はｌとな９、り０ツク入力Ｃ
Ｋの立ち上がりで出力Ｑはｌに反転する。さらにＪ＝０
、Ｋ＝０のときには出力ＱがノアゲートＧｎ ｅ Ｇ１
３を介してそのままデータ人力りに入力されるので、ク
ロック入力ＣＫが立ち上がっても出力Ｑは変化しない。
ートＧ９、オアグー１−Ｇｘｏ、およびインバータ１５
〜１７によって構成されている。この補正回路へ）にお
いてはＳ＝０、Ｒ＝１のときにインバータＩ５の出力か
０になるから、ナントゲートＧＢの出力が０になり、ア
ンドゲートＧ９の出力、すなわちＱ出力が必ず０になり
、またインバータＩ７の出力が１になるからオアゲート
ＧＩＯの出力、すなわち同出力が必ず１になるものであ
り、ハザードは生じない。またＳ＝１．Ｒ−＝１の場合
にはナントゲートＧ６の出力が０となり、ナントゲート
Ｇ７の出力が１になるので、オアゲートＧＩＯの出力、
すなわちＱ ｉｄＩ Ｋ固定きれる。そしでそれ以外の
場合にはナシトゲ−ｔ−ＧａおよびＧ７の出力は共に１
になるので、出力Ｑにはスレーづフロツづフロ１ソづＳ
Ｆの出カニケイシバ−９１ａにより反転した出力がアン
ドゲートＧ９を介して得られるものであり、また出力０
には上記インバータＩ６の出力をナシドゲートＧ７によ
り反転した出力がオＰグー１〜ＧＩＯを介して得られる
ものである。しかして本実施例にあってはマスターフリ
ツづフロツー５ＭＦのデータ人力りのｎ１段に、ノアゲ
ートＧｎＸＧ１３とアシドゲートＧ１２とよりなる論理
回路が設けられており、Ｊ入力と■（入力とを有するＪ
、にフロツラフ０ツブとして動作するよう釦なっている
。まずＪ＝ｌＸＫ＝０のときには、ノアゲートＧｎの出
力は０、アンドゲートＧＬ２の出力も０となるので、ノ
アゲートＧ１３の出力、すなわちデータ人力りは１にな
る。次にＱ＝１のときにＪ＝０、Ｋ＝１であれは、ノア
ゲートＧｌｌの出力は０、アシドゲートＧ１２の出力は
１となるから、ノアゲートＧ１３の出力、すなわちデー
タ人力、Ｄは０となる。またＱ＝ＯのときにＪ＝０、Ｋ
＝１トＧＬ２の出力は０となるから、ノアゲートＧ１．
３の出力、すなわちデータ人力りは０となる。またＱ＝
１のときにＪ＝１、Ｋ＝１であれは、ノアグー１−Ｇｌ
ｌの出力は０、アシドゲートＧ１２の出力は１となるか
ら、ノアゲートＧ１３の出ツバすなわちデータ人力りは
０となり、りＯツク人力ＣＫの立ち上がりで出力Ｑは０
に反転する。反対にＱ ＝ ＜１のときにＪ＝１、Ｋ＝
１であれはノアゲートＧｕの出力は（）、アシドゲート
Ｇ１２の出力は０になるから、ノアゲートＧ１３の出力
、すなわちデータ人力ｌ）はｌとな９、り０ツク入力Ｃ
Ｋの立ち上がりで出力Ｑはｌに反転する。さらにＪ＝０
、Ｋ＝０のときには出力ＱがノアゲートＧｎ ｅ Ｇ１
３を介してそのままデータ人力りに入力されるので、ク
ロック入力ＣＫが立ち上がっても出力Ｑは変化しない。
したがって第４図の回路はＪＫフフロプフＤツブとして
動作するものであり、しかも補正回路へ）を有するため
にハザードを生じないものである。
動作するものであり、しかも補正回路へ）を有するため
にハザードを生じないものである。
本発明は以上のように構成されており、セット人力とり
セット人力のうち、第２および第３ゲートの入力に接続
源れる側の入力とクロック入力との論理片１をとって内
部クロックを形成するようにしたから、従来ハザードの
生じ−Ｃいたタイ三シタにおいては開閉器の開閉動作が
行なわれず、したがつで外部出力には全くハザードが生
じないという利点を有するものである。また併合発明に
おいては、セット入力とリセット入力のうち、第２およ
び第３ゲートの他方の入力に接続された側のみの入力時
に 外部出力を両人力によって生じる出力状態に強制的
に保持する論理回路を設けたものであるから、開閉器の
開閉動作によってハザードか生じても論理回路により外
部出力は保持されているから、後段に接続烙れる回路に
ハザードが伝播芒れることはないという利点を有するも
のである。
セット人力のうち、第２および第３ゲートの入力に接続
源れる側の入力とクロック入力との論理片１をとって内
部クロックを形成するようにしたから、従来ハザードの
生じ−Ｃいたタイ三シタにおいては開閉器の開閉動作が
行なわれず、したがつで外部出力には全くハザードが生
じないという利点を有するものである。また併合発明に
おいては、セット入力とリセット入力のうち、第２およ
び第３ゲートの他方の入力に接続された側のみの入力時
に 外部出力を両人力によって生じる出力状態に強制的
に保持する論理回路を設けたものであるから、開閉器の
開閉動作によってハザードか生じても論理回路により外
部出力は保持されているから、後段に接続烙れる回路に
ハザードが伝播芒れることはないという利点を有するも
のである。
第１図は従来例の回路図、第２図（ａ）〜（ｆ）は同上
の動作波形図、第３図は本発明の一実施例の回路図、第
４図は併合発明の一実施例の回路図である。 ６１〜Ｇ５はナシトゲ−１−１Ａｌ −Ａ４は開閉’ｒ
−ト、Ｘは補正回路である。 代理人 弁理士 石 １）長 七
の動作波形図、第３図は本発明の一実施例の回路図、第
４図は併合発明の一実施例の回路図である。 ６１〜Ｇ５はナシトゲ−１−１Ａｌ −Ａ４は開閉’ｒ
−ト、Ｘは補正回路である。 代理人 弁理士 石 １）長 七
Claims (2)
- （１）２人カッアゲートや２人カナシトゲートのように
、２人力を有し、かつ入出力間に否定要素を含む第１ゲ
ー１〜乃至第４ゲートと、内部り０ツクに同期して開閉
する第１開閉器乃至第４開閉器とを有し、第１ゲートの
出力を第２ゲートの一方の人力に接続し、第１ゲートの
一方の入力に１第１開閉器全介してデータ人力を接続す
ると共に、２、ｇ２開閉器を介して第２ゲートの出力を
接続し、第３ゲートの出力を第４ゲートの一方の入力に
接続し、第３ゲートの一方の人力に、第３開閉器を介し
て第１ゲートの出力を接続すると共に、第４開閉器を介
して第４ゲートの出力を接続し、第１および第４ゲート
の他方の入力にセット入力とリセット入力のうちのいず
れか一方の入力を接続し、セット入力とリセット入力の
うちの他方の入力を第２および第３ゲートの他方の人力
に接続すると共に１りＵツク入力と論理和をとって内部
りＯツクを形醸し、内部りＯツクによる第１および第４
開閉器の開閉時に、第２および第３開閉器を開開し、第
３）′ｆ−トの一方の入力を外部出力として成ることを
％徴とするフリツづフロラづ回路。 - （２）２人カッアゲートや２人カナシトゲートのように
、２人力を有し、かつ入出力間に否定要素を含む第１ゲ
ート乃至第４ゲートと、りＤツク入力に同期して開閉す
る第１開閉器乃至第４開閉器とを有し、第１ゲートの出
力を第２ゲートの一方の入力に接続し、第１ゲートの一
方の入力に、第１開閉器を介してデータ入力を接続する
と共に、第２開閉器を介して第２ゲートの出力を接続し
、第３ゲートの出力を第４ゲートの一方の入力に接続し
、第３ゲートの一方の入力に１第３開閉器を介して第１
ゲートの出力を接続すると共に、第４開閉器を介して第
４ゲートの出力を接続し、第１および第４ゲートの他方
の入力にセット入力とリセット入力のうちのいずれか一
方の入力を接続し、ｔツ１−人力とリセット入力のうち
の他方の入力を第２および第３ゲートの他方の人力に接
続し、りＤツク入力による第１および第４開閉器の開閉
時に、第２および第３開閉器を閉囲し、第３ゲートの一
方の入力全外部出力として成るフリップフロラづ回路に
おいて、セット入力とリセット入力のうち、第２および
第３ゲートの他方の入力に接続をれだ仙ｊのみの人力時
に、外部出力を両入力によって生じる出力状態に強制的
に保持する論理回路を設けて成ることを特徴とするフロ
ラづフＤ・νつ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093542A JPS58210715A (ja) | 1982-05-31 | 1982-05-31 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093542A JPS58210715A (ja) | 1982-05-31 | 1982-05-31 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58210715A true JPS58210715A (ja) | 1983-12-08 |
Family
ID=14085155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093542A Pending JPS58210715A (ja) | 1982-05-31 | 1982-05-31 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0964521A2 (en) * | 1990-05-11 | 1999-12-15 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| CN105122646A (zh) * | 2013-04-12 | 2015-12-02 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
-
1982
- 1982-05-31 JP JP57093542A patent/JPS58210715A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0964521A2 (en) * | 1990-05-11 | 1999-12-15 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| EP0964521B1 (en) * | 1990-05-11 | 2005-01-12 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| CN105122646A (zh) * | 2013-04-12 | 2015-12-02 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
| EP2984756A2 (en) * | 2013-04-12 | 2016-02-17 | Qualcomm Incorporated | A flip-flop with reduced retention voltage |
| US9673786B2 (en) | 2013-04-12 | 2017-06-06 | Qualcomm Incorporated | Flip-flop with reduced retention voltage |
| CN105122646B (zh) * | 2013-04-12 | 2018-09-07 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
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