JPH0317413B2 - - Google Patents
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- Publication number
- JPH0317413B2 JPH0317413B2 JP60094856A JP9485685A JPH0317413B2 JP H0317413 B2 JPH0317413 B2 JP H0317413B2 JP 60094856 A JP60094856 A JP 60094856A JP 9485685 A JP9485685 A JP 9485685A JP H0317413 B2 JPH0317413 B2 JP H0317413B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- input
- flip
- nand
- Prior art date
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- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
〔産業上の利用分野〕
本発明は、例えば、半導体チツプ内に設けら
れ、論理動作を試験するための試験データ入力機
能を有する論理回路詳しくは通常の論理動作用の
データ入力とは別に試験用のデータ入力を行うデ
ータロード機能付きのＪ−フリツプフロツプ回
路に関する。 〔従来の技術〕 Ｊ−フリツプフロツプ回路は第５図に示す構
成を有する。この図でG1〜G5はナンドゲート、
G6はノアゲート、G7，G8はアンドゲートであり、
Ｊ，は入力、CLKはクロツク、Ｑ，は出力
である。この回路の真理値表は次表１、シンボル
マークは第６図である。
れ、論理動作を試験するための試験データ入力機
能を有する論理回路詳しくは通常の論理動作用の
データ入力とは別に試験用のデータ入力を行うデ
ータロード機能付きのＪ−フリツプフロツプ回
路に関する。 〔従来の技術〕 Ｊ−フリツプフロツプ回路は第５図に示す構
成を有する。この図でG1〜G5はナンドゲート、
G6はノアゲート、G7，G8はアンドゲートであり、
Ｊ，は入力、CLKはクロツク、Ｑ，は出力
である。この回路の真理値表は次表１、シンボル
マークは第６図である。
このＪ−フリツプフロツプは例えば、半導体
チツプ中において多段に接続してカウンタやシフ
トレジスタに用いられるが、段数が多い場合、特
に後段のテスト等を行なうことが容易でない。例
えばｎビツトのバイナリーカウンターの場合、そ
のｍビツトをテストするには2m個のクロツクを与
えてやつとｍビツト目のフリツプフロツプにテス
ト用のデータを届けることができ、ｍ＝10であれ
ば2m＝1024個のクロツクが必要である。そこで、
途中からテスト用のデータをロードすることがで
きれば、かゝる不便はない訳で、従つてフリツプ
フロツプにデータロード機能を持たせることは、
特に論理の深い所で使用されるフリツプフロツプ
にとつては重要である。 しかし第５図の如きＪ−フリツプフロツプに
単純にデータロード機能を持たせようとすると例
えば、第７図の如くなり、切換回路が複雑にな
る。この図でS1〜S3は切換えスイツチであり、信
号（イネーブル、切換）ＥがＨのときＪ，，
CKAが選択されて通常の動作が行なえ、信号Ｅ
がＬのときテスト用のクロツクCKB、テスト用
のロードしようとするデータＤが選択されてテス
ト動作が行なえる。入力Ｊ，は、フリツプフロ
ツプの多段接続の場合は前段フリツプフロツプの
Ｑ，出力である。 本発明は切換回路S1〜S3を複雑化することな
く、Ｊ，フリツプフロツプにデータロード機能
を与えようとするものである。 〔問題点を解決するための手段〕 本発明は、交叉接続した第１、第２のナンドゲ
ートG1，G2と、これらのナンドゲートへ入力信
号を与え、クロツクで開閉される第３、第４のナ
ンドゲートG3，G4と、第５のナンドゲートG5と、
Ｊ入力と第４ナンドゲートの出力と第２ナンドゲ
ートのＱ出力のアンドをとるゲートG8と、Ｋ入
力と第４ナンドゲートの出力と第１ナンドゲート
の出力ＱのアンドをとるゲートG7と、これらの
アンドゲートG7，G8の出力のノアをとるゲート
G6とを備え、該ノアゲートの出力を第４、第５
のナンドゲートへ入力し、第３のナンドゲートの
出力を第４、第５ナンドゲートへ入力してJKフ
リツプフロツプを構成してなる論理回路におい
て、前記第３、第４ナンドゲートへ試験クロツク
CKBも入力し、また、入力データＤと、第４ナ
ンドゲートの出力とを入力され、出力は前記ノア
ゲートへ入力するアンドゲートG9を設け、これ
らのアンドゲートG7，G8とG9とを互いに逆に開
閉するようにしてなることを特徴とするものであ
る。 〔作用および実施例〕 第１図は本発明の実施例を示す。G1〜G5，G6、
及びG7とG8は第５図のそれと対応するナンドゲ
ート、ノアゲート、及びアンドゲートであるが、
G3，G4は３入力にされて通常クロツクCKAの他
に試験クロツクCKBも入力される。ここで、通
常クロツク、試験クロツクは、CKA、CKBのど
ちらの組合せでも良い。またデータＤ入力用のア
ンドゲートG9が設けられ、このゲートにはナン
ドゲートG4の出力が入力される。更にアンドゲ
ートG7，G8は４入力にされて、信号Ｅによりア
ンドゲートG9とは逆に開閉される。このデータ
ロード機能付きＪ、フリツプフロツプのシンボ
ルマークを第２図に示す。 動作を説明するに、カウンタまたはシフトレジ
スタなどとしての通常動作はＥ＝Ｈ、CKB＝Ｈ
で行なわれる。この状態ではアンドゲートG7，
G8が開き（但しＥについて）、G9は閉じ、クロツ
クCKBはないのと同じであるからCKA、Ｊ、
により前述のＪフリツプフロツプと同様に動作
する。 データロード時にはＥ＝Ｌ、CKA＝Ｈとする。
これによりアンドゲートG7，G8は閉じ、G9は開
き（但しＥについて）、データＤがアンドゲート
G9、ノアゲートG6を通つて、フリツプフロツプ
の入力段ゲートG4，G5に入力する。これはＪ
入力と同様であるから、該データＤによりフリツ
プフロツプの出力Ｑ，が前述のように定まる。
つまり該データＤがフリツプフロツプにロードさ
れる。 前段フリツプフロツプのＱ出力又は出力をデ
ータＤとすることもでき、この場合はシリアルス
キヤン回路を構成する。 このＪフリツプフロツプで４ビツトバイナリ
カウンタを構成した例を第３図に示す。１０Ａ〜
１０Ｄは前述のデータロード機能付きＪフリツ
プフロツプで、初段の１０ＡのＪ入力はＨ、Ｋ入
力はＬ、２段目１０ＢのＪ入力は初段１０ＡのＱ
出力、入力はインバータG11によるその反転で
ある。３段目１０Ｃの入力は初段１０ＡのＱ出
力と２段目１０ＢのＱ出力とのナンド、Ｊ入力は
その反転、４段目１０Ｄの入力は初段１０Ａの
Ｑ出力と２段目１０ＢのＱ出力と３段目１０Ｃの
Ｑ出力のナンド、Ｊ入力はその反転である。G12
及びG14はそのナンドゲート、G13及びG15はイン
バータである。初段フリツプフロツプ１０ＡのＤ
入力は信号Sin、２段目以降のフリツプフロツプ
のＤ入力は前段フリツプフロツプの出力であ
る。 第４図のタイムチヤートを参照しながら第３図
の動作を説明すると、切換信号ＥがＨレベルであ
るとＪ入力が有効になつて通常カウンタモード
になり、初段フリツプフロツプ１０ＡのＪ入力は
１、入力は０であるから表１に示されるように
クロツクが入る毎に出力を反転し、Ｑ出力は第４
図QAの如くなる。２段目フリツプフロツプ１０
Ｂは、そのＪ入力はQA、入力はであるか
ら、QAが１のときクロツクが入ると出力を反転
し、QAが０のときはクロツクが入つても出力は
そのまゝであり、この結果該出力は第４図QBの
如くなる。３段目のフリツプフロツプ１０Ｃは
QA＝QB＝ＨのときＪ入力が１になつて次のク
ロツクで出力を反転するから、該出力は第４図
QCの如くなる。４番目のフリツプフロツプ１０
Ｄも同様でその出力は第４図QDの如くなる。こ
れらの出力QA〜QDをみれば明らかなようにフ
リツプフロツプ１０Ａ〜１０Ｄはバイナリカウン
タを構成する。 次に切換信号ＥがＬレベルになると、これらの
フリツプフロツプはＤ入力が有効になり、シリア
ルスキヤンモードになる。第４図のタイムチヤー
トで説明すると、入力データSinがＨであると１
段目のフリツプフロツプ１０Ａの出力QAは最初
のクロツクCKBの立上りでＨになり、以後この
状態を保つ。２段目、３段目……のフリツプフロ
ツプの出力QB，QC，……は２度目、３度目、…
…のクロツクCKBの立上りでＨになり、以後Ｈ
状態を保つ。入力データSinがＬになると、最初
のクロツクCKBの立上りでQAはＬ、次のクロツ
クCKBの立上りでQBがＬ、……となり、図示の
如くクロツクCKBが立上る毎にデータ（こゝで
はＨレベル）が１段ずつシフトされる。 カウンタ動作では図示のようにｍ段目（ｍ＝
１、２、３、……）のフリツプフロツプの出力が
変るのに2m個のクロツクを必要とするが、シリア
ルスキヤン（シフトレジスタ）動作ではこれはｍ
個のクロツクでよく、従つてこのモードは、多数
縦続接続されたフリツプフロツプのｍ段目へ初段
入側からデータを入力するのに適している。 〔発明の効果〕 以上説明したように本発明によれば、Ｊフリ
ツプフロツプにデータロード機能を持たせたので
スキヤン回路を構成でき、論理の深い部分の試験
が容易になる。従つて回路の故障診断が容易で、
信頼性の高い回路を提供できる。またデータロー
ドのための切換回路が簡単であるのでフリツプフ
ロツプ回路全体を小型に構成でき、集積度を上げ
ることができる。また、論理ゲート数が少なくな
るので遅延時間が少なくなり通常の動作及び試験
動作が共に高速化できる。
チツプ中において多段に接続してカウンタやシフ
トレジスタに用いられるが、段数が多い場合、特
に後段のテスト等を行なうことが容易でない。例
えばｎビツトのバイナリーカウンターの場合、そ
のｍビツトをテストするには2m個のクロツクを与
えてやつとｍビツト目のフリツプフロツプにテス
ト用のデータを届けることができ、ｍ＝10であれ
ば2m＝1024個のクロツクが必要である。そこで、
途中からテスト用のデータをロードすることがで
きれば、かゝる不便はない訳で、従つてフリツプ
フロツプにデータロード機能を持たせることは、
特に論理の深い所で使用されるフリツプフロツプ
にとつては重要である。 しかし第５図の如きＪ−フリツプフロツプに
単純にデータロード機能を持たせようとすると例
えば、第７図の如くなり、切換回路が複雑にな
る。この図でS1〜S3は切換えスイツチであり、信
号（イネーブル、切換）ＥがＨのときＪ，，
CKAが選択されて通常の動作が行なえ、信号Ｅ
がＬのときテスト用のクロツクCKB、テスト用
のロードしようとするデータＤが選択されてテス
ト動作が行なえる。入力Ｊ，は、フリツプフロ
ツプの多段接続の場合は前段フリツプフロツプの
Ｑ，出力である。 本発明は切換回路S1〜S3を複雑化することな
く、Ｊ，フリツプフロツプにデータロード機能
を与えようとするものである。 〔問題点を解決するための手段〕 本発明は、交叉接続した第１、第２のナンドゲ
ートG1，G2と、これらのナンドゲートへ入力信
号を与え、クロツクで開閉される第３、第４のナ
ンドゲートG3，G4と、第５のナンドゲートG5と、
Ｊ入力と第４ナンドゲートの出力と第２ナンドゲ
ートのＱ出力のアンドをとるゲートG8と、Ｋ入
力と第４ナンドゲートの出力と第１ナンドゲート
の出力ＱのアンドをとるゲートG7と、これらの
アンドゲートG7，G8の出力のノアをとるゲート
G6とを備え、該ノアゲートの出力を第４、第５
のナンドゲートへ入力し、第３のナンドゲートの
出力を第４、第５ナンドゲートへ入力してJKフ
リツプフロツプを構成してなる論理回路におい
て、前記第３、第４ナンドゲートへ試験クロツク
CKBも入力し、また、入力データＤと、第４ナ
ンドゲートの出力とを入力され、出力は前記ノア
ゲートへ入力するアンドゲートG9を設け、これ
らのアンドゲートG7，G8とG9とを互いに逆に開
閉するようにしてなることを特徴とするものであ
る。 〔作用および実施例〕 第１図は本発明の実施例を示す。G1〜G5，G6、
及びG7とG8は第５図のそれと対応するナンドゲ
ート、ノアゲート、及びアンドゲートであるが、
G3，G4は３入力にされて通常クロツクCKAの他
に試験クロツクCKBも入力される。ここで、通
常クロツク、試験クロツクは、CKA、CKBのど
ちらの組合せでも良い。またデータＤ入力用のア
ンドゲートG9が設けられ、このゲートにはナン
ドゲートG4の出力が入力される。更にアンドゲ
ートG7，G8は４入力にされて、信号Ｅによりア
ンドゲートG9とは逆に開閉される。このデータ
ロード機能付きＪ、フリツプフロツプのシンボ
ルマークを第２図に示す。 動作を説明するに、カウンタまたはシフトレジ
スタなどとしての通常動作はＥ＝Ｈ、CKB＝Ｈ
で行なわれる。この状態ではアンドゲートG7，
G8が開き（但しＥについて）、G9は閉じ、クロツ
クCKBはないのと同じであるからCKA、Ｊ、
により前述のＪフリツプフロツプと同様に動作
する。 データロード時にはＥ＝Ｌ、CKA＝Ｈとする。
これによりアンドゲートG7，G8は閉じ、G9は開
き（但しＥについて）、データＤがアンドゲート
G9、ノアゲートG6を通つて、フリツプフロツプ
の入力段ゲートG4，G5に入力する。これはＪ
入力と同様であるから、該データＤによりフリツ
プフロツプの出力Ｑ，が前述のように定まる。
つまり該データＤがフリツプフロツプにロードさ
れる。 前段フリツプフロツプのＱ出力又は出力をデ
ータＤとすることもでき、この場合はシリアルス
キヤン回路を構成する。 このＪフリツプフロツプで４ビツトバイナリ
カウンタを構成した例を第３図に示す。１０Ａ〜
１０Ｄは前述のデータロード機能付きＪフリツ
プフロツプで、初段の１０ＡのＪ入力はＨ、Ｋ入
力はＬ、２段目１０ＢのＪ入力は初段１０ＡのＱ
出力、入力はインバータG11によるその反転で
ある。３段目１０Ｃの入力は初段１０ＡのＱ出
力と２段目１０ＢのＱ出力とのナンド、Ｊ入力は
その反転、４段目１０Ｄの入力は初段１０Ａの
Ｑ出力と２段目１０ＢのＱ出力と３段目１０Ｃの
Ｑ出力のナンド、Ｊ入力はその反転である。G12
及びG14はそのナンドゲート、G13及びG15はイン
バータである。初段フリツプフロツプ１０ＡのＤ
入力は信号Sin、２段目以降のフリツプフロツプ
のＤ入力は前段フリツプフロツプの出力であ
る。 第４図のタイムチヤートを参照しながら第３図
の動作を説明すると、切換信号ＥがＨレベルであ
るとＪ入力が有効になつて通常カウンタモード
になり、初段フリツプフロツプ１０ＡのＪ入力は
１、入力は０であるから表１に示されるように
クロツクが入る毎に出力を反転し、Ｑ出力は第４
図QAの如くなる。２段目フリツプフロツプ１０
Ｂは、そのＪ入力はQA、入力はであるか
ら、QAが１のときクロツクが入ると出力を反転
し、QAが０のときはクロツクが入つても出力は
そのまゝであり、この結果該出力は第４図QBの
如くなる。３段目のフリツプフロツプ１０Ｃは
QA＝QB＝ＨのときＪ入力が１になつて次のク
ロツクで出力を反転するから、該出力は第４図
QCの如くなる。４番目のフリツプフロツプ１０
Ｄも同様でその出力は第４図QDの如くなる。こ
れらの出力QA〜QDをみれば明らかなようにフ
リツプフロツプ１０Ａ〜１０Ｄはバイナリカウン
タを構成する。 次に切換信号ＥがＬレベルになると、これらの
フリツプフロツプはＤ入力が有効になり、シリア
ルスキヤンモードになる。第４図のタイムチヤー
トで説明すると、入力データSinがＨであると１
段目のフリツプフロツプ１０Ａの出力QAは最初
のクロツクCKBの立上りでＨになり、以後この
状態を保つ。２段目、３段目……のフリツプフロ
ツプの出力QB，QC，……は２度目、３度目、…
…のクロツクCKBの立上りでＨになり、以後Ｈ
状態を保つ。入力データSinがＬになると、最初
のクロツクCKBの立上りでQAはＬ、次のクロツ
クCKBの立上りでQBがＬ、……となり、図示の
如くクロツクCKBが立上る毎にデータ（こゝで
はＨレベル）が１段ずつシフトされる。 カウンタ動作では図示のようにｍ段目（ｍ＝
１、２、３、……）のフリツプフロツプの出力が
変るのに2m個のクロツクを必要とするが、シリア
ルスキヤン（シフトレジスタ）動作ではこれはｍ
個のクロツクでよく、従つてこのモードは、多数
縦続接続されたフリツプフロツプのｍ段目へ初段
入側からデータを入力するのに適している。 〔発明の効果〕 以上説明したように本発明によれば、Ｊフリ
ツプフロツプにデータロード機能を持たせたので
スキヤン回路を構成でき、論理の深い部分の試験
が容易になる。従つて回路の故障診断が容易で、
信頼性の高い回路を提供できる。またデータロー
ドのための切換回路が簡単であるのでフリツプフ
ロツプ回路全体を小型に構成でき、集積度を上げ
ることができる。また、論理ゲート数が少なくな
るので遅延時間が少なくなり通常の動作及び試験
動作が共に高速化できる。
第１図は本発明の実施例を示す回路図、第２図
は第１図のシンボルマーク図、第３図は本発明の
応用例を示す回路図、第４図は第３図の動作説明
用タイムチヤート、第５図は従来例を示す回路
図、第６図は第５図のシンボルマーク図、第７図
は切換回路の例を示す図である。 図面で、G1〜G5はナンドゲート、G6はノアゲ
ート、G7〜G9はアンドゲートである。
は第１図のシンボルマーク図、第３図は本発明の
応用例を示す回路図、第４図は第３図の動作説明
用タイムチヤート、第５図は従来例を示す回路
図、第６図は第５図のシンボルマーク図、第７図
は切換回路の例を示す図である。 図面で、G1〜G5はナンドゲート、G6はノアゲ
ート、G7〜G9はアンドゲートである。
Claims (1)
- 【特許請求の範囲】 １ 交叉接続した第１、第２のナンドゲートG1，
G2と、これらのナンドゲートへ入力信号を与え、
クロツクで開閉される第３、第４のナンドゲート
G3，G4と、第５のナンドゲートG5と、Ｊ入力と
第４ナンドゲートの出力と第２ナンドゲートの
出力のアンドをとるゲートG8と、入力と第４
ナンドゲートの出力と第１ナンドゲートの出力Ｑ
のアンドをとるゲートG7と、これらのアンドゲ
ートG7，G8の出力のノアをとるゲートG6とを備
え、該ノアゲートの出力を第４、第５のナンドゲ
ートへ入力し、第３のナンドゲートの出力を第
４、第５ナンドゲートへ入力してＪフリツプフ
ロツプを構成してなる論理回路において、 前記第３、第４ナンドゲートへ試験クロツク
CKBも入力し、 また、入力データＤと、第４のナンドゲートの
出力とを入力され、出力は前記ノアゲートへ入力
するアンドゲートG9を設け、これらのアンドゲ
ートG7，G8とG9とを互いに逆に開閉するように
してなることを特徴とする論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094856A JPS61253918A (ja) | 1985-05-02 | 1985-05-02 | 論理回路 |
| US06/857,016 US4736395A (en) | 1985-05-02 | 1986-04-29 | Logic circuit having a test data loading function |
| KR1019860003366A KR900000995B1 (ko) | 1985-05-02 | 1986-04-30 | 테스트 데이타 부하 기능을 갖춘 논리회로 |
| EP86303323A EP0201287B1 (en) | 1985-05-02 | 1986-05-01 | Logic circuit having a test data loading function |
| DE8686303323T DE3684955D1 (de) | 1985-05-02 | 1986-05-01 | Testdaten-ladefunktion aufweisende logikschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094856A JPS61253918A (ja) | 1985-05-02 | 1985-05-02 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61253918A JPS61253918A (ja) | 1986-11-11 |
| JPH0317413B2 true JPH0317413B2 (ja) | 1991-03-08 |
Family
ID=14121672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60094856A Granted JPS61253918A (ja) | 1985-05-02 | 1985-05-02 | 論理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4736395A (ja) |
| EP (1) | EP0201287B1 (ja) |
| JP (1) | JPS61253918A (ja) |
| KR (1) | KR900000995B1 (ja) |
| DE (1) | DE3684955D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2659095B2 (ja) * | 1987-06-30 | 1997-09-30 | 富士通株式会社 | ゲートアレイ及びメモリを有する半導体集積回路装置 |
| US4860325A (en) * | 1988-06-24 | 1989-08-22 | Advanced Micro Devices, Inc. | Counter tester |
| US4979193A (en) * | 1989-04-26 | 1990-12-18 | Advanced Micro Devices, Inc. | Method and apparatus for testing a binary counter |
| JP2632731B2 (ja) * | 1989-08-02 | 1997-07-23 | 三菱電機株式会社 | 集積回路装置 |
| US5185769A (en) * | 1991-10-15 | 1993-02-09 | Acer Incorporated | Easily testable high speed digital counter |
| DE69100176T2 (de) * | 1991-11-11 | 1993-10-28 | Hewlett Packard Gmbh | Impulsformerschaltung. |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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