JPH07201169A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH07201169A JPH07201169A JP5338199A JP33819993A JPH07201169A JP H07201169 A JPH07201169 A JP H07201169A JP 5338199 A JP5338199 A JP 5338199A JP 33819993 A JP33819993 A JP 33819993A JP H07201169 A JPH07201169 A JP H07201169A
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- signal
- circuit
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Abstract
(57)【要約】
【目的】スタート・アドレス転送回路のスタート・タイ
ミングを的確にして、シフト・レジスタの誤選択等を防
止する半導体メモリを実現する。 【構成】本発明の半導体メモリは、カラム・アドレス・
ラッチ信号１０２を介して外部アドレス信号Ａ0 、
Ａ1 、Ａ2 およびＡ3 をラッチするカラム・アドレス・
ラッチ回路１と、カラム・アドレス・ラッチ信号１０２
を入力して、スタート・アドレス転送信号１０４を出力
するスタート・アドレス転送回路４と、カラム・アドレ
ス・ラッチ回路１より出力される内部アドレス信号１０
３を入力とするカラム・デコーダ５と、スタート・アド
レス転送信号１０４をゲート入力し、デコーダ出力１０
５を出力するアドレス転送ゲート６と、アドレス転送ゲ
ート６からのデコーダ出力を入力とするシフト・レジス
タ７とを備えて構成される。
ミングを的確にして、シフト・レジスタの誤選択等を防
止する半導体メモリを実現する。 【構成】本発明の半導体メモリは、カラム・アドレス・
ラッチ信号１０２を介して外部アドレス信号Ａ0 、
Ａ1 、Ａ2 およびＡ3 をラッチするカラム・アドレス・
ラッチ回路１と、カラム・アドレス・ラッチ信号１０２
を入力して、スタート・アドレス転送信号１０４を出力
するスタート・アドレス転送回路４と、カラム・アドレ
ス・ラッチ回路１より出力される内部アドレス信号１０
３を入力とするカラム・デコーダ５と、スタート・アド
レス転送信号１０４をゲート入力し、デコーダ出力１０
５を出力するアドレス転送ゲート６と、アドレス転送ゲ
ート６からのデコーダ出力を入力とするシフト・レジス
タ７とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関する、
【従来の技術】従来の半導体メモリにおいては、ランダ
ム・アクセス・ポートからシリアル・アクセス・ポート
に対するデータ転送機能としては、２種類の方法が用い
られている。１番目の方法としては、１メモリ上のメモ
リセル・データをデータ保持回路に転送するメモリ・セ
ル・データ転送であり、２番目の方法は、データ転送回
路をシリアルに選択するシフト・レジスタ回路のスター
ト・アドレスを転送するスタート・アドレス・データ転
送である。これらのデータ転送の内、スタート・アドレ
ス・データ転送の場合には、転送されるデータとして
は、カラム・アドレス・ストロープ信号降下時に確定さ
れるカラム・アドレスのデコード信号が使用されてい
る。
ム・アクセス・ポートからシリアル・アクセス・ポート
に対するデータ転送機能としては、２種類の方法が用い
られている。１番目の方法としては、１メモリ上のメモ
リセル・データをデータ保持回路に転送するメモリ・セ
ル・データ転送であり、２番目の方法は、データ転送回
路をシリアルに選択するシフト・レジスタ回路のスター
ト・アドレスを転送するスタート・アドレス・データ転
送である。これらのデータ転送の内、スタート・アドレ
ス・データ転送の場合には、転送されるデータとして
は、カラム・アドレス・ストロープ信号降下時に確定さ
れるカラム・アドレスのデコード信号が使用されてい
る。
【０００２】図５は、従来の半導体メモリにおけるアド
レス転送回路の構成を示すブロック図である。図５に示
されるように、本従来例は、外部アドレス信号Ａ0 、Ａ
1 、Ａ2 およびＡ3 のそれぞれの入力と、カラム・アド
レス・ラッチ信号１０２の入力に対応して、ラッチ回路
として機能するフリップフロップ２を含むカラム・アド
レス・ラッチ回路１と、カラム・アドレス・ストローブ
信号１０１を反転して、カラム・アドレス・ラッチ信号
１０２を出力するインバータ３と、カラム・アドレス・
ストローブ信号１０１を遅延させて、スタート・アドレ
ス転送信号１０４を生成して出力する遅延回路１４と、
カラム・アドレス・ラッチ回路１より出力される内部ア
ドレス信号１０３（Ｙ0 、＊Ｙ0 、Ｙ1 、＊Ｙ1 、
Ｙ2 、＊Ｙ2、Ｙ3 および＊Ｙ3 ：＊は、レベル反転記
号を示す）を入力とするカラム・デコーダ５と、遅延回
路１４より出力されるカラム・アドレス転送信号１０４
をゲート入力とするアドレス転送ゲート６と、アドレス
転送ゲート６からのデコード出力を入力とするシフト・
レジスタ７とを備えて構成される。また、図６（ａ）、
（ｂ）、（ｃ）、（ｄ）および（ｅ）は、本従来例にお
ける動作を示すタイミング図である。
レス転送回路の構成を示すブロック図である。図５に示
されるように、本従来例は、外部アドレス信号Ａ0 、Ａ
1 、Ａ2 およびＡ3 のそれぞれの入力と、カラム・アド
レス・ラッチ信号１０２の入力に対応して、ラッチ回路
として機能するフリップフロップ２を含むカラム・アド
レス・ラッチ回路１と、カラム・アドレス・ストローブ
信号１０１を反転して、カラム・アドレス・ラッチ信号
１０２を出力するインバータ３と、カラム・アドレス・
ストローブ信号１０１を遅延させて、スタート・アドレ
ス転送信号１０４を生成して出力する遅延回路１４と、
カラム・アドレス・ラッチ回路１より出力される内部ア
ドレス信号１０３（Ｙ0 、＊Ｙ0 、Ｙ1 、＊Ｙ1 、
Ｙ2 、＊Ｙ2、Ｙ3 および＊Ｙ3 ：＊は、レベル反転記
号を示す）を入力とするカラム・デコーダ５と、遅延回
路１４より出力されるカラム・アドレス転送信号１０４
をゲート入力とするアドレス転送ゲート６と、アドレス
転送ゲート６からのデコード出力を入力とするシフト・
レジスタ７とを備えて構成される。また、図６（ａ）、
（ｂ）、（ｃ）、（ｄ）および（ｅ）は、本従来例にお
ける動作を示すタイミング図である。
【０００３】図５および図６において、カラム・アドレ
ス・ストローブ信号１０１が“Ｌ”レベルに低下する
と、インバータ３より出力されるカラム・アドレス・ラ
ッチ信号１０２は“Ｈ”レベルとなり、カラム・アドレ
ス・ラッチ回路１に含まれるフリップフロップ２に入力
される。これにより、それぞれのフリップフロップ２に
入力される外部アドレス信号Ａ0 、Ａ1 、Ａ2 およびＡ
3 は、カラム・アドレス・ラッチ回路１によりラッチさ
れ、それぞれ内部アドレス信号１０３（Ｙ0 、＊Ｙ0 、
Ｙ1 、＊Ｙ1 、Ｙ2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）とし
て出力されて、カラム・デコーダ５に入力される。この
内部アドレス信号１０３の入力を受けて、カラム・デコ
ーダ５より出力されるカラム・デコーダ出力１０５が確
定されるが、このカラム・デコーダ出力１０５が確定さ
れるタイミングとしては、図６（ａ）および（ｄ）より
明らかなように、カラム・アドレス・ストローブ信号１
０１が“Ｈ”レベルから“Ｌ”レベルに低下した時点か
ら時間ｔの経過後において確定される。従って、遅延回
路１４より出力されるスタート・アドレス転送信号１０
４は、このカラム・デコーダ出力１０５が確定される時
間ｔを見込んだ遅延時間を付与されて、“Ｈ”レベルの
信号としてアドレス転送ゲート６に入力される。これら
のアドレス転送ゲート６は、それぞれＮＭＯＳトランジ
スタにより形成されており、“Ｈ”レベルのスタート・
アドレス転送信号１０４によりゲート制御されて、カラ
ム・デコーダ出力１０５はシフト・レジスタ７に入力さ
れる。
ス・ストローブ信号１０１が“Ｌ”レベルに低下する
と、インバータ３より出力されるカラム・アドレス・ラ
ッチ信号１０２は“Ｈ”レベルとなり、カラム・アドレ
ス・ラッチ回路１に含まれるフリップフロップ２に入力
される。これにより、それぞれのフリップフロップ２に
入力される外部アドレス信号Ａ0 、Ａ1 、Ａ2 およびＡ
3 は、カラム・アドレス・ラッチ回路１によりラッチさ
れ、それぞれ内部アドレス信号１０３（Ｙ0 、＊Ｙ0 、
Ｙ1 、＊Ｙ1 、Ｙ2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）とし
て出力されて、カラム・デコーダ５に入力される。この
内部アドレス信号１０３の入力を受けて、カラム・デコ
ーダ５より出力されるカラム・デコーダ出力１０５が確
定されるが、このカラム・デコーダ出力１０５が確定さ
れるタイミングとしては、図６（ａ）および（ｄ）より
明らかなように、カラム・アドレス・ストローブ信号１
０１が“Ｈ”レベルから“Ｌ”レベルに低下した時点か
ら時間ｔの経過後において確定される。従って、遅延回
路１４より出力されるスタート・アドレス転送信号１０
４は、このカラム・デコーダ出力１０５が確定される時
間ｔを見込んだ遅延時間を付与されて、“Ｈ”レベルの
信号としてアドレス転送ゲート６に入力される。これら
のアドレス転送ゲート６は、それぞれＮＭＯＳトランジ
スタにより形成されており、“Ｈ”レベルのスタート・
アドレス転送信号１０４によりゲート制御されて、カラ
ム・デコーダ出力１０５はシフト・レジスタ７に入力さ
れる。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
メモリにおけるスタート・アドレス転送回路において
は、カラム・アドレス・ストローブ信号よりスタート・
アドレス転送信号を生成する手段として、カラム・デコ
ーダ出力が確定される時間を見込んだ遅延時間を付与す
る遅延回路が用いられている。しかしながら、当該カラ
ム・デコーダ出力が確定するタイミングと、前記遅延回
路の遅延時間とは、必らずも連動して変化する訳ではな
く、従って、現実問題としては、スタート・アドレス転
送信号のタイミングが早過ぎて、シフト・レジスタにお
いて誤選択という事態が発生するか、或はまた、スター
ト・アドレス転送信号のタイミングが遅過ぎて、スター
ト・アドレス転送回路としての所定の仕様に適合しない
という欠点がある。
メモリにおけるスタート・アドレス転送回路において
は、カラム・アドレス・ストローブ信号よりスタート・
アドレス転送信号を生成する手段として、カラム・デコ
ーダ出力が確定される時間を見込んだ遅延時間を付与す
る遅延回路が用いられている。しかしながら、当該カラ
ム・デコーダ出力が確定するタイミングと、前記遅延回
路の遅延時間とは、必らずも連動して変化する訳ではな
く、従って、現実問題としては、スタート・アドレス転
送信号のタイミングが早過ぎて、シフト・レジスタにお
いて誤選択という事態が発生するか、或はまた、スター
ト・アドレス転送信号のタイミングが遅過ぎて、スター
ト・アドレス転送回路としての所定の仕様に適合しない
という欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ
は、ランダム・アクセス・ポートからシリアル・アクセ
ス・ポートに対して、メモリセル・データおよび前記シ
リアル・アクセス・ポートのスタート・アドレスを転送
する機能を有する半導体メモリにおいて、所定の複数の
外部アドレス信号を入力し、所定のカラム・アドレス・
ラッチ信号を介して当該外部アドレス信号をラッチする
カラム・アドレス・ラッチ回路と、前記カラム・アドレ
ス・ラッチ信号を入力し、所定時間後のタイミングにお
いて、スタート・アドレス転送信号を生成して出力する
スタート・アドレス転送回路と、前記カラム・アドレス
・ラッチ回路より出力される複数の内部アドレス信号を
入力して、複数のカラム・デコーダ出力を出力するカラ
ム・デコーダと、前記複数のカラム・デコーダ出力を入
力し、前記スタート・アドレス転送信号により制御され
て、当該カラム・デコーダ出力を転送出力するアドレス
転送ゲートと、前記アドレス転送ゲートより出力される
カラム・デコーダ出力を入力とするシフト・レジスタ
と、を少なくとも備えて構成され、前記スタート・アド
レス転送回路が、前記カラム・デコーダと同一の時間遅
延特性を有する回路構成により形成され、且つカラム・
アドレス・ラッチ回路に対する前記カラム・アドレス・
ラッチ信号を全入力として動作することを特徴としてい
る。
は、ランダム・アクセス・ポートからシリアル・アクセ
ス・ポートに対して、メモリセル・データおよび前記シ
リアル・アクセス・ポートのスタート・アドレスを転送
する機能を有する半導体メモリにおいて、所定の複数の
外部アドレス信号を入力し、所定のカラム・アドレス・
ラッチ信号を介して当該外部アドレス信号をラッチする
カラム・アドレス・ラッチ回路と、前記カラム・アドレ
ス・ラッチ信号を入力し、所定時間後のタイミングにお
いて、スタート・アドレス転送信号を生成して出力する
スタート・アドレス転送回路と、前記カラム・アドレス
・ラッチ回路より出力される複数の内部アドレス信号を
入力して、複数のカラム・デコーダ出力を出力するカラ
ム・デコーダと、前記複数のカラム・デコーダ出力を入
力し、前記スタート・アドレス転送信号により制御され
て、当該カラム・デコーダ出力を転送出力するアドレス
転送ゲートと、前記アドレス転送ゲートより出力される
カラム・デコーダ出力を入力とするシフト・レジスタ
と、を少なくとも備えて構成され、前記スタート・アド
レス転送回路が、前記カラム・デコーダと同一の時間遅
延特性を有する回路構成により形成され、且つカラム・
アドレス・ラッチ回路に対する前記カラム・アドレス・
ラッチ信号を全入力として動作することを特徴としてい
る。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例におけるアドレス
転送回路の構成を示すブロック図である。図１に示され
るように、本実施例は、外部アドレス信号Ａ0 、Ａ1 、
Ａ2およびＡ3 のそれぞれの入力と、カラム・アドレス
・ラッチ信号１０２の入力に対応して、ラッチ回路とし
て機能するフリップフロップ２を含むカラム・アドレス
・ラッチ回路１と、カラム・アドレス・ストローブ信号
１０１を反転して、カラム・アドレス・ラッチ信号１０
２を出力するインバータ３と、カラム・アドレス・ラッ
チ信号１０２を入力して、スタート・アドレス転送信号
１０４を生成して出力するスタート・アドレス転送回路
４と、カラム・アドレス・ラッチ回路１より出力される
内部アドレス信号１０３（Ｙ0 、＊Ｙ0 、Ｙ1 、＊
Ｙ1 、Ｙ2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）を入力とする
カラム・デコーダ５と、スタート・アドレス転送回路４
より出力されるスタート・アドレス転送信号１０４をゲ
ート入力とするアドレス転送ゲート６と、アドレス転送
ゲート６からのデコード出力を入力とするシフト・レジ
スタ７とを備えて構成される。
転送回路の構成を示すブロック図である。図１に示され
るように、本実施例は、外部アドレス信号Ａ0 、Ａ1 、
Ａ2およびＡ3 のそれぞれの入力と、カラム・アドレス
・ラッチ信号１０２の入力に対応して、ラッチ回路とし
て機能するフリップフロップ２を含むカラム・アドレス
・ラッチ回路１と、カラム・アドレス・ストローブ信号
１０１を反転して、カラム・アドレス・ラッチ信号１０
２を出力するインバータ３と、カラム・アドレス・ラッ
チ信号１０２を入力して、スタート・アドレス転送信号
１０４を生成して出力するスタート・アドレス転送回路
４と、カラム・アドレス・ラッチ回路１より出力される
内部アドレス信号１０３（Ｙ0 、＊Ｙ0 、Ｙ1 、＊
Ｙ1 、Ｙ2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）を入力とする
カラム・デコーダ５と、スタート・アドレス転送回路４
より出力されるスタート・アドレス転送信号１０４をゲ
ート入力とするアドレス転送ゲート６と、アドレス転送
ゲート６からのデコード出力を入力とするシフト・レジ
スタ７とを備えて構成される。
【０００８】また、図２（ａ）はスタート・アドレス転
送回路４の第１の実施例を示し、図２（ｂ）はカラム・
デコーダ５の内部構成を示す図である。図２（ａ）に示
されるように、第１の実施例のスタート・アドレス転送
回路４は、インバータ８とＮＡＮＤ回路９により構成さ
れており、また、図２（ｂ）に示されるように、カラム
・デコーダ５は、インバータ１１およびＮＡＮＤ回路１
０の複数の組合わせにより構成されている。そして、図
３は、スタート・アドレス転送回路４の第２の実施例を
示し、図４（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）は、本実施例における動作を示すタイミング図で
ある。
送回路４の第１の実施例を示し、図２（ｂ）はカラム・
デコーダ５の内部構成を示す図である。図２（ａ）に示
されるように、第１の実施例のスタート・アドレス転送
回路４は、インバータ８とＮＡＮＤ回路９により構成さ
れており、また、図２（ｂ）に示されるように、カラム
・デコーダ５は、インバータ１１およびＮＡＮＤ回路１
０の複数の組合わせにより構成されている。そして、図
３は、スタート・アドレス転送回路４の第２の実施例を
示し、図４（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）は、本実施例における動作を示すタイミング図で
ある。
【０００９】図１、図２（ａ）および図２（ｂ）におい
て、カラム・アドレス・ストローブ信号１０１が“Ｈ”
レベルから“Ｌ”レベルに低下すると、インバータ３よ
り出力されるカラム・アドレス・ラッチ信号１０２は
“Ｈ”レベルとなり、カラム・アドレス・ラッチ回路１
に含まれるフリップフロップ２に入力される。これによ
り、それぞれのフリップフロップ２に入力される外部ア
ドレス信号Ａ0 、Ａ1 、Ａ2 およびＡ3 は、アドレス・
ラッチ信号１０２を介してカラム・アドレス・ラッチ回
路１にラッチされて確定される。また、このカラム・ア
ドレス・ラッチ信号１０２は、同時にスタート・アドレ
ス転送回路４にも入力されている。この場合に、カラム
・アドレス・ラッチ信号１０２の動作スピードは、上記
の外部アドレス信号Ａ0 、Ａ1 、Ａ2 およびＡ3 がラッ
チされる直前において変化した外部アドレス信号に対応
して、カラム・アドレス・ラッチ回路１より出力される
内部アドレス信号１０３（Ｙ0 、＊Ｙ0 、Ｙ1 、＊
Ｙ1 、Ｙ2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）と同一スピー
ドであると見なすことができる。
て、カラム・アドレス・ストローブ信号１０１が“Ｈ”
レベルから“Ｌ”レベルに低下すると、インバータ３よ
り出力されるカラム・アドレス・ラッチ信号１０２は
“Ｈ”レベルとなり、カラム・アドレス・ラッチ回路１
に含まれるフリップフロップ２に入力される。これによ
り、それぞれのフリップフロップ２に入力される外部ア
ドレス信号Ａ0 、Ａ1 、Ａ2 およびＡ3 は、アドレス・
ラッチ信号１０２を介してカラム・アドレス・ラッチ回
路１にラッチされて確定される。また、このカラム・ア
ドレス・ラッチ信号１０２は、同時にスタート・アドレ
ス転送回路４にも入力されている。この場合に、カラム
・アドレス・ラッチ信号１０２の動作スピードは、上記
の外部アドレス信号Ａ0 、Ａ1 、Ａ2 およびＡ3 がラッ
チされる直前において変化した外部アドレス信号に対応
して、カラム・アドレス・ラッチ回路１より出力される
内部アドレス信号１０３（Ｙ0 、＊Ｙ0 、Ｙ1 、＊
Ｙ1 、Ｙ2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）と同一スピー
ドであると見なすことができる。
【００１０】カラム・アドレス・ラッチ回路１において
ラッチされ、確定されたアドレス信号は、それぞれ内部
アドレス信号１０３（Ｙ0 、＊Ｙ0 、Ｙ1 、＊Ｙ1 、Ｙ
2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）として出力されて、カ
ラム・デコーダ５に入力される。この内部アドレス信号
１０３の入力を受けて、カラム・デコーダ５より出力さ
れるカラム・デコーダ出力１０５が確定されるが、この
カラム・デコーダ出力１０５が確定されるタイミング
は、図２（ａ）に示されるスタート・アドレス転送回路
４の内部構成が、図２（ｂ）に示されるカラム・デコー
ダ５における内部回路と同一サイズの同一回路素子を用
いて構成されており、且つ、スタート・アドレス転送信
号１０４が、内部アドレス信号１０３（Ｙ0 、＊Ｙ0 、
Ｙ1 、＊Ｙ1 、Ｙ2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）と同
一動作スピードで入力されるカラム・アドレス・ラッチ
信号１０２の入力を介して生成されために、図４
（ａ）、（ｄ）および（ｅ）に示されるように、当該ス
タート・アドレス転送信号１０４は、カラム・デコード
出力１０５と同一タイミングにおいて発生する。従っ
て、スタート・アドレス転送信号１０４がアドレス転送
ゲート６にゲート入力されるタイミングは、カラム・デ
コード出力１０５が確定されるタイミング（カラム・ア
ドレス・ストロープ信号１０１が“Ｌ”レベルに低下し
た時点から時間ｔの経過後）と同一タイミングとなり、
従来例のように、スタート・アドレス転送信号１０４の
タイミングが早過ぎて、シフト・レジスタ７において誤
選択を発生し、または、スタート・アドレス転送信号１
０４のタイミングが遅過ぎて、スタート・アドレス転送
仕様に適合しないという欠点が排除される。これによ
り、スタート・アドレス転送信号１０４は、常にカラム
・デコーダ出力１０５が確定される時間ｔを見込んだ適
切なタイミングにおいて、“Ｈ”レベルの信号としてア
ドレス転送ゲート６に入力される。これらのアドレス転
送ゲート６は、それぞれＮＭＯＳトランジスタにより形
成されており、“Ｈ”レベルのスタート・アドレス転送
信号１０４によりゲート制御されて、カラム・デコーダ
出力１０５はシフト・レジスタ７に入力される。
ラッチされ、確定されたアドレス信号は、それぞれ内部
アドレス信号１０３（Ｙ0 、＊Ｙ0 、Ｙ1 、＊Ｙ1 、Ｙ
2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）として出力されて、カ
ラム・デコーダ５に入力される。この内部アドレス信号
１０３の入力を受けて、カラム・デコーダ５より出力さ
れるカラム・デコーダ出力１０５が確定されるが、この
カラム・デコーダ出力１０５が確定されるタイミング
は、図２（ａ）に示されるスタート・アドレス転送回路
４の内部構成が、図２（ｂ）に示されるカラム・デコー
ダ５における内部回路と同一サイズの同一回路素子を用
いて構成されており、且つ、スタート・アドレス転送信
号１０４が、内部アドレス信号１０３（Ｙ0 、＊Ｙ0 、
Ｙ1 、＊Ｙ1 、Ｙ2 、＊Ｙ2 、Ｙ3 および＊Ｙ3 ）と同
一動作スピードで入力されるカラム・アドレス・ラッチ
信号１０２の入力を介して生成されために、図４
（ａ）、（ｄ）および（ｅ）に示されるように、当該ス
タート・アドレス転送信号１０４は、カラム・デコード
出力１０５と同一タイミングにおいて発生する。従っ
て、スタート・アドレス転送信号１０４がアドレス転送
ゲート６にゲート入力されるタイミングは、カラム・デ
コード出力１０５が確定されるタイミング（カラム・ア
ドレス・ストロープ信号１０１が“Ｌ”レベルに低下し
た時点から時間ｔの経過後）と同一タイミングとなり、
従来例のように、スタート・アドレス転送信号１０４の
タイミングが早過ぎて、シフト・レジスタ７において誤
選択を発生し、または、スタート・アドレス転送信号１
０４のタイミングが遅過ぎて、スタート・アドレス転送
仕様に適合しないという欠点が排除される。これによ
り、スタート・アドレス転送信号１０４は、常にカラム
・デコーダ出力１０５が確定される時間ｔを見込んだ適
切なタイミングにおいて、“Ｈ”レベルの信号としてア
ドレス転送ゲート６に入力される。これらのアドレス転
送ゲート６は、それぞれＮＭＯＳトランジスタにより形
成されており、“Ｈ”レベルのスタート・アドレス転送
信号１０４によりゲート制御されて、カラム・デコーダ
出力１０５はシフト・レジスタ７に入力される。
【００１１】図３は、前述のように、スタート・アドレ
ス転送回路４の第２の実施例を示す図であり、直列接続
されたインバータ１２および１３により構成されてい
る。本実施例の、図２（ａ）に示される第１の実施例と
の相違点は、当該第１の実施例のように、本実施例が、
カラム・デコーダ５の内部構成とは異なる回路素子によ
り構成されていることである。即ち、図２（ａ）におけ
るＮＡＮＤ回路９がインバータ１３に置換えられてい
る。しかしながら、この第２の実施例においては、イン
バータ１２および１３を含む回路としては、図２（ａ）
におけるインバータ８およびＮＡＮＤ回路９を含む回路
と同一サイズの同一トランジスタを用いて形成されてお
り、スタート・アドレス転送回路としての時間遅延特製
は等価である。従って、この構成においても、前述の第
１の実施例の場合と同様に、スタート・アドレス転送回
路４からは、カラム・デコーダ５と同一スピードで
“Ｈ”レベルのスタート・アドレス転送信号１０４が生
成出力されて、アドレス転送ゲート６に入力される。ア
ドレス転送ゲート６において、適正タイミングのスター
ト・アドレス転送信号１０４により制御されて、常時、
カラム・デコーダ出力１０５が、正常にシフト・レジス
タ７に入力される動作については、第１の実施例の場合
と同様である。
ス転送回路４の第２の実施例を示す図であり、直列接続
されたインバータ１２および１３により構成されてい
る。本実施例の、図２（ａ）に示される第１の実施例と
の相違点は、当該第１の実施例のように、本実施例が、
カラム・デコーダ５の内部構成とは異なる回路素子によ
り構成されていることである。即ち、図２（ａ）におけ
るＮＡＮＤ回路９がインバータ１３に置換えられてい
る。しかしながら、この第２の実施例においては、イン
バータ１２および１３を含む回路としては、図２（ａ）
におけるインバータ８およびＮＡＮＤ回路９を含む回路
と同一サイズの同一トランジスタを用いて形成されてお
り、スタート・アドレス転送回路としての時間遅延特製
は等価である。従って、この構成においても、前述の第
１の実施例の場合と同様に、スタート・アドレス転送回
路４からは、カラム・デコーダ５と同一スピードで
“Ｈ”レベルのスタート・アドレス転送信号１０４が生
成出力されて、アドレス転送ゲート６に入力される。ア
ドレス転送ゲート６において、適正タイミングのスター
ト・アドレス転送信号１０４により制御されて、常時、
カラム・デコーダ出力１０５が、正常にシフト・レジス
タ７に入力される動作については、第１の実施例の場合
と同様である。
【００１２】
【発明の効果】以上説明したように、本発明は、カラム
・アドレス・ラッチ信号を受けて、カラム・デコーダに
おける動作タイミングと合致するスタート・アドレス転
送信号を生成するスタート・アドレス転送回路を設ける
ことにより、当該スタート・アドレス転送信号の発生タ
イミングの変移に起因する、シフト・レジスタにおける
誤選択の発生、またはスタート・アドレス転送仕様に対
する不適合を排除することができるという効果がある。
・アドレス・ラッチ信号を受けて、カラム・デコーダに
おける動作タイミングと合致するスタート・アドレス転
送信号を生成するスタート・アドレス転送回路を設ける
ことにより、当該スタート・アドレス転送信号の発生タ
イミングの変移に起因する、シフト・レジスタにおける
誤選択の発生、またはスタート・アドレス転送仕様に対
する不適合を排除することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例におけるスタート・アドレス転送回路
の第１の実施例およびカラム・デコーダの実施例を示す
回路図である。
の第１の実施例およびカラム・デコーダの実施例を示す
回路図である。
【図３】本実施例におけるスタート・アドレス転送回路
の第２の実施例を示す回路図である。
の第２の実施例を示す回路図である。
【図４】上記実施例の動作を示すタイミング図である。
【図５】従来例を示すブロック図である。
【図６】従来例の動作を示すタイミング図である。
１ カラム・アドレス・ラッチ回路 ２ フリップフロップ ３、８、１１〜１３ インバータ ４ スタート・アドレス転送回路 ５ カラム・デコーダ ６ アドレス転送ゲート ７ シフト・レジスタ ９、１０ ＮＡＮＤ回路
Claims (1)
- 【請求項１】 ランダム・アクセス・ポートからシリア
ル・アクセス・ポートに対して、メモリセル・データお
よび前記シリアル・アクセス・ポートのスタート・アド
レスを転送する機能を有する半導体メモリにおいて、 所定の複数の外部アドレス信号を入力し、所定のカラム
・アドレス・ラッチ信号を介して当該外部アドレス信号
をラッチするカラム・アドレス・ラッチ回路と、 前記カラム・アドレス・ラッチ信号を入力し、所定時間
後のタイミングにおいて、スタート・アドレス転送信号
を生成して出力するスタート・アドレス転送回路と、 前記カラム・アドレス・ラッチ回路より出力される複数
の内部アドレス信号を入力して、複数のカラム・デコー
ダ出力を出力するカラム・デコーダと、 前記複数のカラム・デコーダ出力を入力し、前記スター
ト・アドレス転送信号により制御されて、当該カラム・
デコーダ出力を転送出力するアドレス転送ゲートと、 前記アドレス転送ゲートより出力されるカラム・デコー
ダ出力を入力とするシフト・レジスタと、 を少なくとも備えて構成され、前記スタート・アドレス
転送回路が、前記カラム・デコーダと同一の時間遅延特
性を有する回路構成により形成され、且つカラム・アド
レス・ラッチ回路に対する前記カラム・アドレス・ラッ
チ信号を全入力として動作することを特徴とする半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338199A JPH07201169A (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338199A JPH07201169A (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201169A true JPH07201169A (ja) | 1995-08-04 |
Family
ID=18315868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338199A Withdrawn JPH07201169A (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201169A (ja) |
-
1993
- 1993-12-28 JP JP5338199A patent/JPH07201169A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |