JPH0311125B2 - - Google Patents
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- JPH0311125B2 JPH0311125B2 JP55182290A JP18229080A JPH0311125B2 JP H0311125 B2 JPH0311125 B2 JP H0311125B2 JP 55182290 A JP55182290 A JP 55182290A JP 18229080 A JP18229080 A JP 18229080A JP H0311125 B2 JPH0311125 B2 JP H0311125B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- input
- transfer gate
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000012360 testing method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
本発明は、CMOS（相補型MOS）トランジスタ
回路使用のフリツプフロツプに関する。
回路使用のフリツプフロツプに関する。
CMOS型DFF回路は例えば第１図ａに示すよ
うに入力バツフアを構成するCMOSインバータ
I1、ｐチヤンネルMOSトランジスタとｎチヤン
ネルMOSトランジスタを並列接続してなる入力
側トランスフアゲートG1、CMOSインバータI2，
I3を図示の如く接続してなる入力ラツチ回路、ゲ
ートG1と同様構成の出力側トランスフアゲート
G2、CMOSインバータI4，I5を図示の如く接続し
てなる出力ラツチ回路、および出力バツフアとな
るCMOSインバータI6，I7で構成され、G2より手
前をマスター側、G2以降をスレーブ側と呼ぶ。
このDFF回路は動作速度が早く、かつ安定に動
作することが知られており、入力データＤをクロ
ツクCKで取込んでそれを出力する。即ちクロツ
クCKがＨ（ハイ）のとき入力ゲートG1はその図
示結線から明らかなようにオフであり、データは
取込まないが、クロツクCKがＬ（ロー）になると
ゲートG1がオンとなり、ラツチI2，I3にデータＤ
を取込む。詳しくは該データＤがＨならバツフア
インバータI1の出力はＬ、従つてインバータI2の
出力はＨとなり、これはインバータI3によりＬと
なつて帰還され、インバータI2，I3の入、出力状
態は外部入力がなくても上記状態に固定される。
このとき、即ちクロツクCKがＬのときは出力ゲ
ートG2はオフであり、従つてデータ入力はラツ
チI2，I3までである。次にクロツクCKがＨにな
るとゲートG2が開き、ゲートG1は閉じる。ゲー
トG2が開くとインバータI2の出力ＨはラツチI4，
I5に取込まれる。即ちインバータI4の出力はＬと
なり、これはインバータI5によりＨとなつて帰還
され、インバータI4，I5の入、出力はかかるＨ、
Ｌ状態に自己保持される。インバータI4の出力が
ＬならインバータI6の出力はＨ、インバータI5の
出力がＨならインバータI7の出力はＬとなり、こ
れらのＨ、Ｌが本回路の出力Ｑ，となる。第１
図ｂに本回路の入出力タイミング図を示す。
うに入力バツフアを構成するCMOSインバータ
I1、ｐチヤンネルMOSトランジスタとｎチヤン
ネルMOSトランジスタを並列接続してなる入力
側トランスフアゲートG1、CMOSインバータI2，
I3を図示の如く接続してなる入力ラツチ回路、ゲ
ートG1と同様構成の出力側トランスフアゲート
G2、CMOSインバータI4，I5を図示の如く接続し
てなる出力ラツチ回路、および出力バツフアとな
るCMOSインバータI6，I7で構成され、G2より手
前をマスター側、G2以降をスレーブ側と呼ぶ。
このDFF回路は動作速度が早く、かつ安定に動
作することが知られており、入力データＤをクロ
ツクCKで取込んでそれを出力する。即ちクロツ
クCKがＨ（ハイ）のとき入力ゲートG1はその図
示結線から明らかなようにオフであり、データは
取込まないが、クロツクCKがＬ（ロー）になると
ゲートG1がオンとなり、ラツチI2，I3にデータＤ
を取込む。詳しくは該データＤがＨならバツフア
インバータI1の出力はＬ、従つてインバータI2の
出力はＨとなり、これはインバータI3によりＬと
なつて帰還され、インバータI2，I3の入、出力状
態は外部入力がなくても上記状態に固定される。
このとき、即ちクロツクCKがＬのときは出力ゲ
ートG2はオフであり、従つてデータ入力はラツ
チI2，I3までである。次にクロツクCKがＨにな
るとゲートG2が開き、ゲートG1は閉じる。ゲー
トG2が開くとインバータI2の出力ＨはラツチI4，
I5に取込まれる。即ちインバータI4の出力はＬと
なり、これはインバータI5によりＨとなつて帰還
され、インバータI4，I5の入、出力はかかるＨ、
Ｌ状態に自己保持される。インバータI4の出力が
ＬならインバータI6の出力はＨ、インバータI5の
出力がＨならインバータI7の出力はＬとなり、こ
れらのＨ、Ｌが本回路の出力Ｑ，となる。第１
図ｂに本回路の入出力タイミング図を示す。
かかるDFF回路はその複数個を継続接続して
カウンタ回路などを構成するが、カウンタを構成
させた場合、問題となるのは試験である。即ちカ
ウンタ試験は入力端に信号を入れ、それをクロツ
クで順次移動させて所定クロツク数で該入力が所
定カウンタ段に達しているか、換言すれば正常な
計数動作をしているかをチエツクする等の要領で
行なうが、カウンタがｎ計数してオーバフローす
るものであれば、ｎクロツク入力してカウンタ全
段を試験することができる。これはｎが大になる
程、長い試験時間を要することになる。
カウンタ回路などを構成するが、カウンタを構成
させた場合、問題となるのは試験である。即ちカ
ウンタ試験は入力端に信号を入れ、それをクロツ
クで順次移動させて所定クロツク数で該入力が所
定カウンタ段に達しているか、換言すれば正常な
計数動作をしているかをチエツクする等の要領で
行なうが、カウンタがｎ計数してオーバフローす
るものであれば、ｎクロツク入力してカウンタ全
段を試験することができる。これはｎが大になる
程、長い試験時間を要することになる。
カウンタをシフトレジスタとし、信号がカウン
タ各段を１クロツク毎に移動するようにすれば、
カウンタ全段の試験も迅速に行なえる。即ちカウ
ンタの段数（フリツプフロツプ数）をｍとすれ
ば、該カウンタは2m個の数計能力を持つからカウ
ンタがオーバフローする迄のクロツク所要数は2m
個となるが、これをシフトレジスタとして１クロ
ツク毎に信号が１カウンタ段を移動するようにす
れば、クロツク所要数はｍ個で済む。
タ各段を１クロツク毎に移動するようにすれば、
カウンタ全段の試験も迅速に行なえる。即ちカウ
ンタの段数（フリツプフロツプ数）をｍとすれ
ば、該カウンタは2m個の数計能力を持つからカウ
ンタがオーバフローする迄のクロツク所要数は2m
個となるが、これをシフトレジスタとして１クロ
ツク毎に信号が１カウンタ段を移動するようにす
れば、クロツク所要数はｍ個で済む。
大規模集積回路の試験に関しては、LSSD
（Level Sensitive Scan Design）等の名称で呼
ばれ、集積回路を構成する論理回路に付加する機
能を加えて、試験を容易にする方法が考えられて
いる。米国特許第3761697、3783254、3784907及
び日本公開特許（昭55−48899シフト・レジス
タ・ラツチ回路）などがその例である。論理回路
の構成は種々の方法が提案されているが、本発明
はDFF回路に簡単な入力回路等を付加すること
によつて走査機能を持たせ、カウンタ試験などを
容易に実行できるようにしたものであり、その特
徴とする所は複数のCMOS型フリツプフロツプ
を具備する半導体集積回路であつて、該CMOS
型フリツプフロツプは、入力端子と、他の
CMOS型フリツプフロツプの出力を受ける走査
用端子と、一対のCMOS型インバータからなる
入力ラツチ回路と、一対のCMOS型インバータ
からなる出力ラツチ回路と、前記入力端子と前記
入力ラツチ回路の入力端との間に接続され第１の
クロツクに応答して動作する第１のトランスフア
ゲートと、前記入力ラツチ回路の入力端と前記走
査用端子との間に接続され第２のクロツクに応答
して動作する第２のトランスフアゲートと、前記
入力ラツチ回路の出力端と前記出力ラツチ回路の
入力端との間に接続され前記第２のクロツクとオ
ーバーラツプしない第３のクロツクに応答して動
作する第３のトランスフアゲートと、前記第３の
トランスフアゲートと直列に前記入力ラツチ回路
の出力端と前記出力ラツチ回路の入力端との間に
接続され第１のクロツクに対して相補的なクロツ
クに応答して動作する第４のトランスフアゲート
と、前記第１のクロツク、第２のクロツク、及び
第３のクロツクを供給するクロツク供給手段とを
具備し、該クロツク供給手段は、DFFモードで
は、前記第２のトランスフアゲートをオフさせる
ように前記第２のクロツクのレベルを固定し、前
記第３のトランスフアゲートをオンさせるように
前記第３のクロツクのレベルを固定し、前記第１
のトランスフアゲート及び前記第４のトランスフ
アゲートを相補的にオンオフさせるように第１の
クロツクのレベルを変化させ、マスタースレーブ
FFモードでは、前記第１のトランスフアゲート
をオフさせるように前記第１のクロツクのレベル
を固定し、前記第２のクロツクと同期して他の
CMOS型フリツプフロツプの出力を前記走査用
端子から前記第２のトランスフアゲートを介して
前記入力ラツチ回路へ取り込むように前記第２の
クロツクのレベルを変化させ、前記出力の取り込
みが完了した後に前記第３のクロツクに同期して
入力ラツチ回路から前記第３のトランスフアゲー
ト及び前記第４のトランスフアゲートを介して前
記出力を前記出力ラツチ回路へ取り込むように前
記第３のクロツクのレベルを変化させることにあ
る。次に実施例を参照しながらこれを詳細に説明
する。
（Level Sensitive Scan Design）等の名称で呼
ばれ、集積回路を構成する論理回路に付加する機
能を加えて、試験を容易にする方法が考えられて
いる。米国特許第3761697、3783254、3784907及
び日本公開特許（昭55−48899シフト・レジス
タ・ラツチ回路）などがその例である。論理回路
の構成は種々の方法が提案されているが、本発明
はDFF回路に簡単な入力回路等を付加すること
によつて走査機能を持たせ、カウンタ試験などを
容易に実行できるようにしたものであり、その特
徴とする所は複数のCMOS型フリツプフロツプ
を具備する半導体集積回路であつて、該CMOS
型フリツプフロツプは、入力端子と、他の
CMOS型フリツプフロツプの出力を受ける走査
用端子と、一対のCMOS型インバータからなる
入力ラツチ回路と、一対のCMOS型インバータ
からなる出力ラツチ回路と、前記入力端子と前記
入力ラツチ回路の入力端との間に接続され第１の
クロツクに応答して動作する第１のトランスフア
ゲートと、前記入力ラツチ回路の入力端と前記走
査用端子との間に接続され第２のクロツクに応答
して動作する第２のトランスフアゲートと、前記
入力ラツチ回路の出力端と前記出力ラツチ回路の
入力端との間に接続され前記第２のクロツクとオ
ーバーラツプしない第３のクロツクに応答して動
作する第３のトランスフアゲートと、前記第３の
トランスフアゲートと直列に前記入力ラツチ回路
の出力端と前記出力ラツチ回路の入力端との間に
接続され第１のクロツクに対して相補的なクロツ
クに応答して動作する第４のトランスフアゲート
と、前記第１のクロツク、第２のクロツク、及び
第３のクロツクを供給するクロツク供給手段とを
具備し、該クロツク供給手段は、DFFモードで
は、前記第２のトランスフアゲートをオフさせる
ように前記第２のクロツクのレベルを固定し、前
記第３のトランスフアゲートをオンさせるように
前記第３のクロツクのレベルを固定し、前記第１
のトランスフアゲート及び前記第４のトランスフ
アゲートを相補的にオンオフさせるように第１の
クロツクのレベルを変化させ、マスタースレーブ
FFモードでは、前記第１のトランスフアゲート
をオフさせるように前記第１のクロツクのレベル
を固定し、前記第２のクロツクと同期して他の
CMOS型フリツプフロツプの出力を前記走査用
端子から前記第２のトランスフアゲートを介して
前記入力ラツチ回路へ取り込むように前記第２の
クロツクのレベルを変化させ、前記出力の取り込
みが完了した後に前記第３のクロツクに同期して
入力ラツチ回路から前記第３のトランスフアゲー
ト及び前記第４のトランスフアゲートを介して前
記出力を前記出力ラツチ回路へ取り込むように前
記第３のクロツクのレベルを変化させることにあ
る。次に実施例を参照しながらこれを詳細に説明
する。
第２図は本発明の第１の実施例を示す。第１図
と比較すれば明らかなように本回路では、インバ
ータI8と入力ゲートG3をデータ入力部I1，G1に並
設し、また出力ゲートG2にクロツクＢ，を受
けるゲートを付加した等の点が異なる。SDiはこ
のDFF回路をシフトレジスタの１要素（１段）
としたときの入力データであり、このデータ入力
部のゲートG3はクロツクＡ，で開閉される。
出力ゲートG2は直列接続されたｐチヤンネル
MOSトランジスタQ1〜Q3とｎチヤンネルMOS
トランジスタQ4〜Q6からなり、トランジスタQ1，
Q6のゲートにはクロツク，Ｂが、トランジス
タQ2，Q5のゲートにはクロツク，CKが、ま
たトランジスタQ3，Q4のゲートには入力ラツチ
回路の出力がそれぞれ加えられる。
と比較すれば明らかなように本回路では、インバ
ータI8と入力ゲートG3をデータ入力部I1，G1に並
設し、また出力ゲートG2にクロツクＢ，を受
けるゲートを付加した等の点が異なる。SDiはこ
のDFF回路をシフトレジスタの１要素（１段）
としたときの入力データであり、このデータ入力
部のゲートG3はクロツクＡ，で開閉される。
出力ゲートG2は直列接続されたｐチヤンネル
MOSトランジスタQ1〜Q3とｎチヤンネルMOS
トランジスタQ4〜Q6からなり、トランジスタQ1，
Q6のゲートにはクロツク，Ｂが、トランジス
タQ2，Q5のゲートにはクロツク，CKが、ま
たトランジスタQ3，Q4のゲートには入力ラツチ
回路の出力がそれぞれ加えられる。
この回路の動作を第４図のタイムチヤートを参
照しながら説明すると、カウンタなどに使用され
る通常のDFFとしての動作（DFFモード）時
UMにはクロツクＡはＬ、クロツクはＬにして
おく。従つてゲートG3はオフ、トランジスタQ1，
Q6はオンである。このような状態で入力データ
Ｄが印加され（Ｈとなり）、次いでクロツクCKが
入る（Ｌになる）と、入力ゲートG1はオンにな
つてＤ＝Ｈの入力データがラツチI2，I3に取込ま
れ、次いでクロツクCKがＨになるとｎチヤンネ
ルトランジスタQ5はオン、その反転信号CKを受
けるｐチヤンネルトランジスタQ2もオンとなり、
そしてインバータI2の出力はＨであるからトラン
ジスタQ3はオフ、トランジスタQ4はオンとなり、
このゲート回路G2の出力はＬとなる。ラツチ回
路I4，I5はこれを取込み、インバータI6の出力は
Ｌ、インバータI7の出力はＨとなる。これらが入
力Ｄに対する，Ｑ出力となる。Ｑ，の関係が
第１図と比べて反転しているのは第２図ではクロ
ツクド・ゲートG2がインバータとして動作する
からである。
照しながら説明すると、カウンタなどに使用され
る通常のDFFとしての動作（DFFモード）時
UMにはクロツクＡはＬ、クロツクはＬにして
おく。従つてゲートG3はオフ、トランジスタQ1，
Q6はオンである。このような状態で入力データ
Ｄが印加され（Ｈとなり）、次いでクロツクCKが
入る（Ｌになる）と、入力ゲートG1はオンにな
つてＤ＝Ｈの入力データがラツチI2，I3に取込ま
れ、次いでクロツクCKがＨになるとｎチヤンネ
ルトランジスタQ5はオン、その反転信号CKを受
けるｐチヤンネルトランジスタQ2もオンとなり、
そしてインバータI2の出力はＨであるからトラン
ジスタQ3はオフ、トランジスタQ4はオンとなり、
このゲート回路G2の出力はＬとなる。ラツチ回
路I4，I5はこれを取込み、インバータI6の出力は
Ｌ、インバータI7の出力はＨとなる。これらが入
力Ｄに対する，Ｑ出力となる。Ｑ，の関係が
第１図と比べて反転しているのは第２図ではクロ
ツクド・ゲートG2がインバータとして動作する
からである。
次に本回路をシフトレジスタの１要素として動
作させる（マスタスレーブFFで動作させる）場
合SMは、クロツクCKはＨのままにし、ゲート
G1を閉じておく。CK＝ＨならゲートG2のトラン
ジスタQ2，Q5はオンである。またクロツクは
Ｈにし、トランジスタQ1，Q6はオフにしておく。
かかる状態でシフトデータ入力SDiをＬにし次い
でクロツクＡをＨにする。この結果ゲートG3は
開いて、SDi＝Ｌ従つてインバータI8の出力Ｈを
ラツチI2，I3に取込む。このときゲートG2のトラ
ンジスタQ3はオン、Q4はオフとなる。その後ク
ロツクをＬにするとトランジスタQ6，Q1はオ
ンとなり、ゲートG2の出力はＨになる。これは
ラツチI4，I5に取込まれ、インバータI6の出力
はＨ、インバータI7の出力ＱはＬになる。
作させる（マスタスレーブFFで動作させる）場
合SMは、クロツクCKはＨのままにし、ゲート
G1を閉じておく。CK＝ＨならゲートG2のトラン
ジスタQ2，Q5はオンである。またクロツクは
Ｈにし、トランジスタQ1，Q6はオフにしておく。
かかる状態でシフトデータ入力SDiをＬにし次い
でクロツクＡをＨにする。この結果ゲートG3は
開いて、SDi＝Ｌ従つてインバータI8の出力Ｈを
ラツチI2，I3に取込む。このときゲートG2のトラ
ンジスタQ3はオン、Q4はオフとなる。その後ク
ロツクをＬにするとトランジスタQ6，Q1はオ
ンとなり、ゲートG2の出力はＨになる。これは
ラツチI4，I5に取込まれ、インバータI6の出力
はＨ、インバータI7の出力ＱはＬになる。
第３図は第２図と入力部は同じであるが出力ゲ
ート部が異なり、この部分はクロツクCK，に
対するゲートG2bと同様構成つまりｐ、ｎチヤン
ネルMOSトランジスタの並列接続回路G2aがク
ロツクＢ，に対しても設けられ、これらのゲー
トが図示の如く直列接続される。動作は第２図と
同様である。即ち通常モードUMではＡ＝Ｌ、
＝Ｌであり、ゲートG3は閉、ゲートG2aは開であ
り、シフトデータ経路はないのと同様になる。走
査モードSMではCK＝ＨでゲートG1は閉、ゲー
トG2bは開であり、通常モード系はないのと同様
になつてクロツクＡ，によるシフトデータSDi
の取込み、同出力が行なわれる。この第３図の回
路は出力ゲートの構成が第２図より簡単（トラン
ジスタが２個少ない）である。但し、信号はゲー
トG2a，G2bを通過しなくてはならず、第２図の
ようにトランジスタQ3，Q4のゲートに入力する
のみではないから、信号伝播時間が第２図より若
干大になる。
ート部が異なり、この部分はクロツクCK，に
対するゲートG2bと同様構成つまりｐ、ｎチヤン
ネルMOSトランジスタの並列接続回路G2aがク
ロツクＢ，に対しても設けられ、これらのゲー
トが図示の如く直列接続される。動作は第２図と
同様である。即ち通常モードUMではＡ＝Ｌ、
＝Ｌであり、ゲートG3は閉、ゲートG2aは開であ
り、シフトデータ経路はないのと同様になる。走
査モードSMではCK＝ＨでゲートG1は閉、ゲー
トG2bは開であり、通常モード系はないのと同様
になつてクロツクＡ，によるシフトデータSDi
の取込み、同出力が行なわれる。この第３図の回
路は出力ゲートの構成が第２図より簡単（トラン
ジスタが２個少ない）である。但し、信号はゲー
トG2a，G2bを通過しなくてはならず、第２図の
ようにトランジスタQ3，Q4のゲートに入力する
のみではないから、信号伝播時間が第２図より若
干大になる。
本回路の説明においては、クリアあるいはプリ
セツト機能を有する回路については言及しなかつ
たが、これらの機能を有する回路は、従来の
DFF回路と同様にして、入力ラツチ部および出
力ラツチ部のインバータの替りにNANDあるい
はNORゲートを使用し、該ゲートの片一方の入
力端子にクリアあるいはプリセツト信号を入力す
ることにより構成できる。
セツト機能を有する回路については言及しなかつ
たが、これらの機能を有する回路は、従来の
DFF回路と同様にして、入力ラツチ部および出
力ラツチ部のインバータの替りにNANDあるい
はNORゲートを使用し、該ゲートの片一方の入
力端子にクリアあるいはプリセツト信号を入力す
ることにより構成できる。
クリアあるいはプリセツトが働らかない入力条
件においては、ラツチ部は等価的にインバータラ
ツチとなるので、これらの入力信号を備えた
DFF回路においても、動作機能は第２図あるい
は第３図に示した回路と全く同じである。
件においては、ラツチ部は等価的にインバータラ
ツチとなるので、これらの入力信号を備えた
DFF回路においても、動作機能は第２図あるい
は第３図に示した回路と全く同じである。
この第２図または第３図のDFF回路は、例え
ばカウンタを構成する場合は第５図ａの如くす
る。この図でFF1，FF2…FFmはクリア端子を有
する該DFF回路で各DFFのＱ出力は次段DFFの
SDiとなり、出力は入力Ｄに戻される。動作を
開始する前に各DFFはリセツトされ（CLR＝Ｈ
とする）、Ｑ＝Ｌ、＝Ｈの状態にある。以下カ
ウンタとしての動作を第５図ｂのタイミング図に
より説明する。即ちFF１においてクロツクCKが
Ｌレベルになるとき自己のＨレベル出力が入力
データＤとして取込まれ、クロツクCKがＨにな
るときそれが出力されてＱ＝Ｈ、＝Ｌとなる。
次にクロツクCKがＬになるとき、その＝Ｌが
入力端ＤよりFF1に取込まれ、クロツクCKがＨ
になるときそれが出力されてＱ＝Ｌ、＝Ｈとな
る。以下同様で、FF1のＱ出力はクロツクCKが
Ｌ→Ｈ変化をする毎にＨまたはＬに変り、結局ク
ロツクCKの２分周出力となる。
ばカウンタを構成する場合は第５図ａの如くす
る。この図でFF1，FF2…FFmはクリア端子を有
する該DFF回路で各DFFのＱ出力は次段DFFの
SDiとなり、出力は入力Ｄに戻される。動作を
開始する前に各DFFはリセツトされ（CLR＝Ｈ
とする）、Ｑ＝Ｌ、＝Ｈの状態にある。以下カ
ウンタとしての動作を第５図ｂのタイミング図に
より説明する。即ちFF１においてクロツクCKが
Ｌレベルになるとき自己のＨレベル出力が入力
データＤとして取込まれ、クロツクCKがＨにな
るときそれが出力されてＱ＝Ｈ、＝Ｌとなる。
次にクロツクCKがＬになるとき、その＝Ｌが
入力端ＤよりFF1に取込まれ、クロツクCKがＨ
になるときそれが出力されてＱ＝Ｌ、＝Ｈとな
る。以下同様で、FF1のＱ出力はクロツクCKが
Ｌ→Ｈ変化をする毎にＨまたはＬに変り、結局ク
ロツクCKの２分周出力となる。
次段のFF2では、FF1のＱ出力がＨ（出力が
Ｌ）のときに、クロツクCKがＬになると、自己
の（FF1〜FFmは最初にリセツトされて＝
Ｈの状態にある）を入力データとして取込み、ク
ロツクCKがＨになるときそれが出力されて、Ｑ
＝Ｈ、＝Ｌとなる。すなわち、FF2においては
クロツク入力がクロツクCKとFF1の出力の和
として与えられ、これらの入力が同時にＬになつ
たときに、自己の出力が入力端Ｄに取込まれる
構成である。したがつてFF2のＱ出力は、クロツ
クCKに対して４分周出力を生じる。以下同様で、
最終段FFmのＱ出力は2m分周されている。OR
１，OR２…は前記の論理和をとるオアゲートで
ある。周知のようにこのカウンタを10進カウンタ
など2mでないカウンタとする場合は適当に帰還を
施して使用する。このカウンタの全段試験をする
には2m個のクロツクを入力する必要があり、クロ
ツク周期をＴとすれば2m・Ｔが試験所要時間とな
る。
Ｌ）のときに、クロツクCKがＬになると、自己
の（FF1〜FFmは最初にリセツトされて＝
Ｈの状態にある）を入力データとして取込み、ク
ロツクCKがＨになるときそれが出力されて、Ｑ
＝Ｈ、＝Ｌとなる。すなわち、FF2においては
クロツク入力がクロツクCKとFF1の出力の和
として与えられ、これらの入力が同時にＬになつ
たときに、自己の出力が入力端Ｄに取込まれる
構成である。したがつてFF2のＱ出力は、クロツ
クCKに対して４分周出力を生じる。以下同様で、
最終段FFmのＱ出力は2m分周されている。OR
１，OR２…は前記の論理和をとるオアゲートで
ある。周知のようにこのカウンタを10進カウンタ
など2mでないカウンタとする場合は適当に帰還を
施して使用する。このカウンタの全段試験をする
には2m個のクロツクを入力する必要があり、クロ
ツク周期をＴとすれば2m・Ｔが試験所要時間とな
る。
シフトレジスタとする場合は、クロツクCKは
Ｈ、クロツクはＨにする。次いでシフトデータ
SDiを入力しその後クロツクＡをＨにしてSDiを
取込み、次にクロツクをＨにしてそれを出力す
る。次段のFF2ではこれをシフトデータSDiとし
て受け、FF1と同様にクロツクＡ，によりそれ
を取込み、次いで出力する。こうして各DFFは、
Ａ＝Ｈ、＝Ｌを２クロツクとすると、各２クロ
ツク毎に入力データSDiを次段へ引渡し、従つて
全段試験には2mクロツクあればよい。
Ｈ、クロツクはＨにする。次いでシフトデータ
SDiを入力しその後クロツクＡをＨにしてSDiを
取込み、次にクロツクをＨにしてそれを出力す
る。次段のFF2ではこれをシフトデータSDiとし
て受け、FF1と同様にクロツクＡ，によりそれ
を取込み、次いで出力する。こうして各DFFは、
Ａ＝Ｈ、＝Ｌを２クロツクとすると、各２クロ
ツク毎に入力データSDiを次段へ引渡し、従つて
全段試験には2mクロツクあればよい。
以上説明したように本発明によれば、シフトデ
ータ入力回路を併設し、また出力ゲートに該シフ
トデータ取込み回路を付加するだけでカウンタな
どに組立てられたCMOS型DFF回路を迅速に試
験することができるようになり甚だ有用である。
ータ入力回路を併設し、また出力ゲートに該シフ
トデータ取込み回路を付加するだけでカウンタな
どに組立てられたCMOS型DFF回路を迅速に試
験することができるようになり甚だ有用である。
第１図は従来のCMOS型DFF回路を示す回路
図およびタイムチヤート、第２図および第３図は
本発明の実施例を示す回路図、第４図は動作説明
用のタイムチヤート、第５図は本発明の応用例を
示すブロツク図（およびタイムチヤート）であ
る。 図面でI2，I3は入力ラツチ回路、G1は入力ゲー
ト、I4，I5は出力ラツチ回路、G2は出力ゲート、
G3は走査用のクロツクＡ，によりオンオフさ
れるゲート、Q1，Q6，G2aは走査用のクロツク
Ｂ，によりオンオフされるゲートである。
図およびタイムチヤート、第２図および第３図は
本発明の実施例を示す回路図、第４図は動作説明
用のタイムチヤート、第５図は本発明の応用例を
示すブロツク図（およびタイムチヤート）であ
る。 図面でI2，I3は入力ラツチ回路、G1は入力ゲー
ト、I4，I5は出力ラツチ回路、G2は出力ゲート、
G3は走査用のクロツクＡ，によりオンオフさ
れるゲート、Q1，Q6，G2aは走査用のクロツク
Ｂ，によりオンオフされるゲートである。
Claims (1)
- 【特許請求の範囲】 １ 複数のCMOS型フリツプフロツプを具備す
る半導体集積回路であつて、 該CMOS型フリツプフロツプは、入力端子と、
他のCMOS型フリツプフロツプの出力を受ける
走査用端子と、一対のCMOS型インバータから
なる入力ラツチ回路と、一対のCMOS型インバ
ータからなる出力ラツチ回路と、前記入力端子と
前記入力ラツチ回路の入力端との間に接続され第
１のクロツクに応答して動作する第１のトランス
フアゲートと、前記入力ラツチ回路の入力端と前
記走査用端子との間に接続され第２のクロツクに
応答して動作する第２のトランスフアゲートと、
前記入力ラツチ回路の出力端と前記出力ラツチ回
路の入力端との間に接続され前記第２のクロツク
とオーバーラツプしない第３のクロツクに応答し
て動作する第３のトランスフアゲートと、前記第
３のトランスフアゲートと直列に前記入力ラツチ
回路の出力端と前記出力ラツチ回路の入力端との
間に接続され第１のクロツクに対して相補的なク
ロツクに応答して動作する第４のトランスフアゲ
ートと、前記第１のクロツク、第２のクロツク、
及び第３のクロツクを供給するクロツク供給手段
とを具備し、 該クロツク供給手段は、DFFモードでは、前
記第２のトランスフアゲートをオフさせるように
前記第２のクロツクのレベルを固定し、前記第３
のトランスフアゲートをオンさせるように前記第
３のクロツクのレベルを固定し、前記第１のトラ
ンスフアゲート及び前記第４のトランスフアゲー
トを相補的にオンオフさせるように第１のクロツ
クのレベルを変化させ、 マスタースレーブFFモードでは、前記第１の
トランスフアゲートをオフさせるように前記第１
のクロツクのレベルを固定し、前記第２のクロツ
クと同期して他のCMOS型フリツプフロツプの
出力を前記走査用端子から前記第２のトランスフ
アゲートを介して前記入力ラツチ回路へ取り込む
ように前記第２のクロツクのレベルを変化させ、
前記出力の取り込みが完了した後に前記第３のク
ロツクに同期して入力ラツチ回路から前記第３の
トランスフアゲート及び前記第４のトランスフア
ゲートを介して前記出力を前記出力ラツチ回路へ
取り込むように前記第３のクロツクのレベルを変
化させることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182290A JPS57106218A (en) | 1980-12-23 | 1980-12-23 | Cmos type dff circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182290A JPS57106218A (en) | 1980-12-23 | 1980-12-23 | Cmos type dff circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106218A JPS57106218A (en) | 1982-07-02 |
| JPH0311125B2 true JPH0311125B2 (ja) | 1991-02-15 |
Family
ID=16115689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55182290A Granted JPS57106218A (en) | 1980-12-23 | 1980-12-23 | Cmos type dff circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106218A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495629A (en) * | 1983-01-25 | 1985-01-22 | Storage Technology Partners | CMOS scannable latch |
| NL8402986A (nl) * | 1984-10-01 | 1986-05-01 | Philips Nv | D-flipflop met enkelvoudige overdrachtspoorten. |
| JPH0691426B2 (ja) * | 1987-07-20 | 1994-11-14 | シャープ株式会社 | 論理回路装置 |
| JP2619012B2 (ja) * | 1988-09-19 | 1997-06-11 | 富士通株式会社 | トランスミッションゲート型フリップフロップ |
| JP5211310B2 (ja) * | 2007-03-07 | 2013-06-12 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
| JPS55129772A (en) * | 1979-01-23 | 1980-10-07 | Koenemann Bernd | Logic block for integrated digital circuit |
-
1980
- 1980-12-23 JP JP55182290A patent/JPS57106218A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
| JPS55129772A (en) * | 1979-01-23 | 1980-10-07 | Koenemann Bernd | Logic block for integrated digital circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106218A (en) | 1982-07-02 |
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