KR920008417B1

KR920008417B1 - 반도체 집적 장치

Info

Publication number: KR920008417B1
Application number: KR1019840006921A
Authority: KR
Inventors: 시게오 구보기; 히테오 마에시마; 이구로우 마스다
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미쓰다 가쓰시게
Priority date: 1983-11-10
Filing date: 1984-11-05
Publication date: 1992-09-28
Also published as: JPH07119790B2; KR850004180A; JPS60103637A; US4617648A

Abstract

내용 없음.

Description

반도체 집적 장치

제1도 및 제2도는 종래 장치의 개통도.

제3도는 제2도의 일부의 상세한 개통도.

제4도는 본 발명의 기본 실시예의 개통도.

제5도는 본 발명의 제2의 실시예의 개통도.

제6도 및 제7도는 제5도의 일부 상세 개통도.

제8도 내지 제11도는 본 발명의 제3 내지 제6의 실시예의 개통도.

* 도면의 주요부분에 대한 부호의 설명

50, 51 : 플립 플롭을 구성하는 기본 게이트

52 : 멀티 플렉서 53 : 진단용 제어 회로

54, 44 : 스위치 74 : 클록 게이트 인버어터

70, 72 : 클록 AND.NOR 게이트 71, 73 : AND.NOR 게이트

90, 92 : OR.NAND 게이트 93, 91 : OR.NAND 게이트

N16 : NMOS 트랜지스터 100, 101 : NAND 게이트

102, 104 : 클록 OR.NAND 게이트 103, 105 : OR.NAND 게이트

106, 107, 108 : 인버어터 6 : D형 플립 플롭

7 : 스리 스테이트 버퍼 120, 121, 122, 123 : 입출력 버퍼

44 : LSI 칩 124 : 어드레스 발생 회로

125, 126, 127 : 진단 기능이 붙은 플립 플롭 셋

129 : 진단 모오드 신호 입력용 페드 130 : 2상째 클록 입력동 페드

131 : 1상째 클록 입력용 페드

본 발명은 반도체 집적 장치체 관하여 특히 진단 기능(診斷機能)이 있는 반도체 집적 회로에 관한 것이다.

반도체 집적 장치는, 양산성(量産性)을 추구하는 한편, 고장 검출율(故障檢出率)을 100%가까이 하여 신뢰성도 높이지 않으면 아니된다.

한편, 장치의 게이트(gate)수가 증대하여, 수천 내지 수만 게이트로 집적도(集積度)가 높아지면, 테스트 패턴(test pattern)만으로 검출율을 높이는 것은 불가능하고, 어떠한 진단용 회로를 마련할 필요가 있다.

진단용 회로는, 집적 장치 내부의 플립 플롭(flip-flop)을 마스터 스레이브(master-slave)형으로 구성하고, 각 플립 플롭(flip-flop)사이를 쉬프트 레지스터(shift register)를 구성하는 것과 같이 결선(結線)하여, 페드(pad)에서 외부 데이터(date)를 차례로 입력하고, 또 플립 플롭의 내부 데이터를 차례로 호출해서 고장의 유무를 판단한다.

이러한 종래 장치는, 예를 들면 제1도 또는 제2도에 도시한 것과 같다.

제1도는 RS 플립 플롭 19를 포함하는 반도체 집적 장치를 도시한 것이고, 플립 플롭 19는 2입력의 NAND 게이트 20,21으로 된다.

진단용 회로는 2와이드(wide) 2입력의 AND.NOR 게이트 25,26 및 인버어터(inverter)27,28을 가지고 구성되어 있다. 게이트 25,26은 논리 동작용의 셋트(set)단자 SO, 및 리셋트(reset)단자 RO, 및 진단 모오드(mode) 신호 단자 19, 30을 갖는다.

여기서, 단자 29의 입력 논리가 논리「1」인때는, 통상의 논리 동작을 행한다.

한편, 단자 29의 입력 논리가 논리 「0」인때는, 게이트 25, 26의 출력

,

는 각각 단자 30,30'의 논리 레벨로 되고, 단자 30에 인가하는 신호에 의해서 진단이 가능하다. 즉, 게이트 25, 26은 각각 2입력의 멀티 플렉서(multiplexer)로서 동작하고, 단자 29의 논리에 의해서 통상의 논리 입력과 진단용 입력을 절환한다.

이상과 같은 플립 플롭 소자를 CMOS 게이트로 구성하였을 때, 입력 NAND 게이트 환산으로 7게이트를 필요로 한다.(이하, 게이트 수는 같은 기준으로 환산한다). 즉, 진단 기능이 없는 2게이트의 플립 플롭 소자 19에 비해서 5게이트 증가한다.

제2도는 다른 종래 장치를 도시한 것이다.

동일 도면에 의하면, D형 플롭플롭 1,2와이드 2입력의 AND.NOR 게이트 3,4, AND 게이트 2, 인버어터 5, D형 플립 플롭 6, 스리 스테이트 기능이 있는 버퍼(buffer)7에 의해서 장치는 구성되어 있다.

여기서 D형 플립 플롭 1은, 제3도에 도시한 것과 같으며, 3 입력의 NAND 게이트 31, 32와 이들의 출력 반전용 인버어터 33, 34, 및 D입력, T입력 제어용의 3입력의 NAND 게이트 35, 36, 및 인버어터 37로 된다.

이 플립 플롭 1의 진리치(眞理値)표는 다음의 표 1에 표시한 것과 같다.

[표 1]

이와 같은 구성은, 플립 플롭의 출력이 접속되어 있는 조합 회로를 거쳐서 입력으로 되돌아가는 루프(loop)를 형성 하는 것을 금지하고, 또 쉬프트 레지스터를 구성하기 쉽게 한다.

이상과 같은 구성에 의하면, 진단 모오드 신호용 단자 8에 논리 「1」의 입력 신호가 가해졌을 때는 통상의 논리 동작을 행한다. 또, 단자 8의 입력 논리가 논리 「0」인때, 단자 9에 부여되는 진단용 데이터 신호는 단자 10의 스트로우브 펄스(strobe pulse)신호에 동기해서, 플립 플롭 1의 입력 단자 S에 입력된다.

이 종래 장치에 의하면, 플립 플롭 소자의 게이트 수는 135게이트 이며, 제3도의 플립 플롭 단체인때보다 6게이트가 많다. 더욱이, 진단을 위한 제어가 복잡하게 되는데 따라서, 플립 플롭 1의 입력단에 접속되는 게이트수가 증가하여, 이 게이트의 팬 인(fan-in) 수도 증가 하므로, 플립 플롭 소자의 응답 속도가 늦어지고 있었다.

이상에서 알수 있는 바와 같이, 각종의 진단 회로가 종래 사용되고 있었으나, 이와 같은 진단 회로는 회로 전체의 규모를 크게 하여버려서 실질적인 집적도를 저하시켜 버리고 있었다. 특히, 게이트 어레이(gate array)장치에서는, 처음부터 칩 전체의 게이트 수가 결정되어 있으므로, 이점은 현저하다.

또, 회로가 복잡화함에 따라 상술과 같은 응답 속도의 문제도 일어났다.

그리고, 「게이트 어레이」 LSI는, 집적 회로를 제조 할 때에 사용하는 10수매의 마스크(mask)중, 배선에 상당하는 마스크 매수만을 개발 품종에 따라서 제작해서 바라는 전기 회로 동작을 가진 집적 회로를 제조하는 것이다.

이와 같은 방법에 의하면, 사전에 배선 공정 전까지의 공정을 완료한 웨이퍼(wafer)를 스톡크(stock)로서 유지할 수 있어, 제조시에 있어서의 시간적 및 경제적 손실을 대폭으로 삭감 할수 있다.

본 발명은, 간이 소규모의 진단용 회로를 가진 반도체 집적 장치를 제공하는 것을 목적으로 한다.

이 목적을 달성하기 위해, 본 발명은, 조합회로 및 폐(閉) 루프 접속을 포함하는 플립 플롭 회로를 가진 반도체 집적 장치에 있어서, 상기 플립 플롭의 폐 루프 접속을 끈고, 이 플립 플롭의 출력을 높은 임피던스(impedance)상태로 하는 제1의 수단과 상기 플립 플롭의 입력 신호를 저지(咀止)하는 제2의 수단과, 고장 진단시에 상기 및 제1 및 제2의 수단을 기능시켜, 또 상기 플립 플롭에 진단용 신호를 주입하는 제3의 수단과를 구비하도록 한다.

다음에, 첨부 도면에 따라서 본 발명의 실시예를 설명한다. 그리고, 각 도면에 있어서 동일의 부호는 동일의 대상을 표시한다.

제4도는 본 발명의 제1의 실시예를 도시한 것이다. 동일 도면 A, B는 각각 통상의 논리 동작 모오드 및 진단 모오드를 도시한다.

장치는 플립 플롭을 형성하는 게이트 50, 51, 2찬넬의 멀티 플렉서 52, 진단용 제어 회로 53, 및 제어용 스위치 54, 55를 구비하고 있다. 그리고, 게이트 50, 51은 상술한 것과 같이 예를 들면 2입력의 NAND 게이트나 NOR 게이트를 사용한다.

제4a도에서 도시하는 논리 동작 모오드에 있어서는, 진단용 제어 회로 53에 의해서 타이밍 신호 56이 송출 되어, 스위치 54가 ＂on＂상태로 된다.

이때, 스위치 55는 ＂off＂상태에 있다.

또, 제어 신호 57에 의해서 멀티 플렉서 52는 작동 상태로 된다.

이로 인해, 멀티플렉서 52를 거쳐서 주어지는 셋트 신호 S1 및 리셋트 신호 R1에 의해서 장치는 통상의 논리 동작을 행한다.

한편, 제4b도에서 도시한 진단 모오드에 있어서는 진단용 제어 회로 53의 출력 신호

에 의해서 스위치 55가 닫아진다. 이때, 신호 56에 의해서 스위치 54가 열림과 동시에, 신호 57의 작용에 의해서 멀티 플렉서 52는 입력 신호 R1, S1을 차단한다.

여기서, 진단용 제어 회로 53의 출력 단자 59에서 진단용 데이터 신호를 게이트 50, 51로 구성되는 페루프중에 전송한다. 다음에, 이 루프 중의 레벨이 확정 된 후에 셋트 타이밍을 부여하는 출력 신호 56을 논리「0」에 회복시키는 것에 의해, 단자 59에서 부여된 진단용 데이터가 플립 플롭내에 유지 된다. 단지, 이때 멀티플렉서 52를 열지 않는 것은 물론이다.

이와 같이해서, 플립 플롭의 출력 단자 Q1,

의 상태를 차례로 첵크(check)하는 것에 의해 장치의 고장 진단이 가능하다.

그리고, 이상의 실시예는 특정의 플립 플롭에 한정 되는 것은 아니고, 임의의 형태의 것에 적용 되는 것은 용이하게 이해될 것이다.

제5도는 본 발명의 제2의 실시예를 도시하는 것이며, 제4도의 실시예의 내용의 일부를 더욱 상세하게 도시하고 있다.

동일 도면에 의하면, 2입력의 클록(cleck) NOR 게이트 70, 2입력의 NOR 게이트 71, AND 게이트 72, 73에 의해서 RS형의 플립 플롭이 구성되어 있고, 진단용 제어 회로의 일부로서 클록 인버어터 74가 마련되어 있다.

클록 NOR 게이트 70 및 클록 인버터 74의 구체적 구성은, 각각 제6도 및 제7도에 도시한 것과 같으며, 이들을 설명하면서 본 실시예의 전체를 명확하게 한다.

클록 AND.NOR 게이트 70, 27(제6도)는, 예를 들면, PMOS 트랜지스터 P12, P13, P14, P15 및 NMOS 트랜지스터 N12, N13, N14, N15 및 인버어터 81을 가지고 구성되어 있다.

셋트 타이밍 신호 56,

이 게이트에 입력 되어 있는 트랜지스터 P15, N12의 존재를 제외하면, 스테이틱(static)한 클록 AND.NOR 회로와 마찬가지이다.

여기서, 신호 56이 논리 「0」인때만 트랜지스터 P15, N12는 ＂on＂ 상태로 되고, 2와이드 2입력 NOR 게이트의 논리 동작에 따른다.

신호 56이 논리 「1」인때는, 트랜지스터 P15, N12는 ＂off＂상태로 되기 때문에 출력 Q1은 높은 임피던스 상태로 되고, 제4도의 스위치 54가 열린 것과 등가이다.

한편, 클록 인버어터 74(제7도)는 PMOS 트랜지스터 P10, P11 및 NMOS 트랜지스터 N10, N11 및 인버어터 80으로 된다.

여기서, 셋트 타이밍 신호 56이 논리 「0」, 신호

이 논리 「1」인때는, 트랜지스터 P11, N10이 ＂off＂상태로 되기 때문에, 장치의 출력 Q1은 높은 임피던스 상태를 유지한다.

신호 56이 논리「1」로 되면, 트랜지스터 P11, N10는 ＂on＂상태로 되기 때문에, 장치의 출력 Q1은 진단 데이터의 호출이 가능하게 된다.

단지, 입력 데이터 59의 반전 데이터로서 송출된다.

즉, 인버어터 74의 트랜지스터 P11, N10이 제4도의 스위치 55와 등가로 되어 있다.

그리고 이상의 진단 기능이 있는 RS 플립 플롭의 진리 수치표를 표시하면 다음의 표 2와 같다.

[표 2]

또, 본 실시예와 제4도의 실시예와를 비교하면, 제5도의 AND 게이트 72, 73은 제4도의 멀티플렉서 52에 대응하고, 클록 NOR 게이트 70은 게이트 50과 스위치 55에 대응하며, 2입력의 NOR 게이트 71은 게이트 51에 대응하는 것이고, 기본적 동작에 아무런 변경이 없는 것은 명확하다.

또, 제1도와의 게이트 수를 비교하면, 35게이트이고 50%이상의 소형화가 도모된다.

제8도는 본 발명의 제3의 실시예를 도시한 것이며, RS 플립 플롭을 가진 것이다.

이 플립 플롭은 2입력의 NAND 게이트 90, 91, OR 게이트 92, 93 및 NMOS 트랜지스터 N16으로 된다.

이것을 제4도인 때와 비교하면, OR 게이트 92, 93은 멀티 플렉서 52에 대응하고, 2입력의 NAND 게이트 90, 91은 각각 게이트 50, 51에 대응하며, NMOS 트랜지스터 N16은 스위치 54에 대응한다.

본 실시예에 의하면, 진단 모오드에 있어서, 모오드 신호 57을 논리 「1」로 하면, 셋트 신호

과 리셋트 신호

를 차단한다. 이때 동시에, 셋트 타이밍 신호

이 논리 「0」으로 되고, 트랜지스터 N16이 ＂off＂ 상태로 되기 때문에, 진단 데이터의 주입이 가능하게 된다.

본 실시예에 의하면, 제5도의 실시예에 비해서 PMOS 트랜지스터가 1개 적어짐과 동시에, 게이트 수도 3으로 종래의 것과 비교해서 50%이상의 소형이 가능하게 된다.

제9도는, 본 발명의 제4의 실시예를 도시한 것이며, RS가 있는 D형 플립 플롭에 진단 기능을 부가한 예를 도시한다.

이 플립 플롭은 3입력의 클록 NAND 게이트 102, 3입력의 NAND 게이트 103, OR 게이트 104, 105, 4입력의 NAND 게이트 100, 101, 인버어터 106, 107, 108을 구비하고 있다. 또, 마스터 스레이브형으로 하기 위해서, D형 플립 플롭 6, 스캔 데이터(scan data)를 끄집어 내기 위한 스리 스테이트 버퍼(three state buffer)7, 및 본 실시에 특유의 저항 소자 109가 또 마련되어 있다.

진단 모오드는 다음과 같이 해서 실행한다.

모오드 신호 8을 논리 「0」으로 하면, 셋트 신호

및 리셋트 신호

는, 인버어터 108의 출력이 논리 「1」로 되고, OR 게이트 104,105의 출력이 논리 「1」에 고정 되기 때문에 저지 된다.

마찬가지로 4입력의 NAND 게이트 100, 101의 입력 신호 8이 논리 「0」으로 되기 때문에, NAND 게이트 100, 101의 출력이 논리「1」에 고정 된다.

따라서, 신호 D', T'도 저지 되어서 진단 모오드로 된다.

통상의 논리 모오드는, 신호 8을 논리 「1」로 하는 것에 의해, 신호

,

, T',

가 일어나기 때문에 달성 된다.

다른 기능 및 동작은 제2도인때이지만, 제2도의 실시예에 비해서 4게이트 적어 진다.

그리고, 본 실시예에서 특히 사용하는 저항 소자 109는 게이트 전극에 진단 모오드 신호 M의 반전 신호가 인가되는 NMOS 트랜스화 게이트로 되지만, 다음에 이점에 대해서 설명한다.

통상의 논리 동작 모오드, 즉 논리 M=「1」인때는 게이트 전극은 논리「0」(접지 전위)이기 때문에, 저항 소자 109는 ＂off＂ 상태에 있고, 인버어터 106의 입력단자에 클록 인버어터 74의 출력 용량이 신호선 14에 부가 되는 일은 없다. 따라서, 논리 동작 모오드에 있어서의 게이트 지연은 영향을 받지 않는다.

한편, 진단 모오드 즉 논리 M=「0」인때, 저항 소자 109인 NMOS 트랜지스터의 게이트 전위는 논리 「1」(소위 Vcc 전위)로 되기 때문에, 이 NMOS 트랜지스터는 ＂on＂상태로 되어 저항 소자로서 작동한다.

이것은 클록 인버어터 74가 ＂on＂상태로 되어 차례로 입력 되는 데이터가 출력선 14위에 나타날때에도, 비 선택 상태의 플립 플롭(신호 56＂=논리「1」, 신호 56=논리「0」)에는 상술의 데이터가 셋트 되지 않도록 하기 위해서이다.

즉, 비선택 상태의 플립 플롭에서는, 신호 56＂=논리「1」(신호 56＂=논리「0」)이며, 3입력의 클록 NAND 게이트 102는 ＂on＂ 상태 그대로 이다.

여기서, 데이터 Q1과, 클록 인버어터 74에서 차례로 출력되는 데이터의 논리 레벨이 서로 상보의 관계에 있을 때, 전원 전압 Vcc와 접지 전위 GND 사이에, PMOS와 NMOS 트랜지스터를 거쳐서 직류 버스(bus)가 형성되고, 출력선 14의 전위가 변동하여 플립 플롭의 기억 데이터 Q1이 반전 되어 버린다.

이로 인해, 저항 소자 109를 삽입해서 출력선 14에서 클록 인버어터 74측을 기대한 저항을 충분히 크게하면, 3입력의 클록 NAND 게이트 102의 출력 Q1은 클록 인버어터 74의 출력 데이터에 의해서 변화를 받는 일은 없어진다.

본 실시예에서는, LSI 칩(chip) 내의 플립 플롭의 선택에 필요한 데코우더(decoder) 선은 진단 모오드 신호 8, 선택 신호 56＂(또는 56＂罕)스레이브 랫치 신호 11, 스캔 아웃트 신호 10의 4줄로서 끝난다.

그리고, 다음의 실시예에서도 도시한 것과 같이, 실제로는 스캔 아웃트 신호 10과 선택 신호 56＂는 같은 신호로도 좋으므로 3줄의 신호선으로도 좋다.

제10도는 본 발명의 제5도의 실시예를 도시한 것이며, 제9도의 플립 플롭을 적용한 게이트 어레이를 도시하고 있다.

동일 도면에 의하면, LSI 칩 144에 입력 버퍼 셋 120, 121, 122, 123 어드레스 데코우더 124, 제9도에서 도시한 플립 플롭 셋 125, 126, 127, 그 외의 조합 회로 128이 조립 되어 있다.

마찬가지로, 진단 모오드 신호 M의 입력용 페드 129, 2상의 진단용 클록 C2의 입력용 페드 130, 1상의 진단용 클록 C1의 입력용 페드 131이 도시되어 있다.

입출력 버퍼 셋군 121는 1군의 클록 인버어터 74로 되는 저항 소자 109를 거쳐서 출력선 14-1, 14-2, 14-3에 스캔 데이터를 출력한다.

그리고, 본 실시예에서는, 편의상 전체의 회로 중의 플립 플롭군과, 그 플립 플롭군의 사이의 조합회로 중의 1조만을 도시한다.

또, 플립 플롭 125, 126 및 127을 실제로는 더 많은 플립 플롭으로 된다.

이 회로에 의하면, 플립 플롭 125, 126에 임의의 데이터를 셋트하고, 조합회로 128의 출력을 입력으로 하는 플립 플롭에 7의 출력을 외부 핀(pin)에 스캔 아웃트해서 내부 플립 플롭뿐만 아니라, 조합 회로를 포함한 전체의 회로를 진단할 수도 있디.

이로 인해, 본 실시예에서는, LSI 칩 내의 임의의 내부 플립 플롭에 임의의 데이터를 셋트(스캔 인)할수 있고, 임의의 플립 플롭의 상태를 직접 호출(스캔 아웃트)할 수가 있다.

제10도의 플립 플롭 125,126, 127의 단자와 제9도의 플립 플롭의 신호선화의 대응을 도시하면 제11도와 같다.

즉, 신호선 8에 어드레스 데코우더 124의 출력 MT를 입력하고, 신호선 10, 56＂'에는 선택 및 스캔 아웃트 신호 ST를 입력하며, 신호선 11에는 2조 클록 C2를 입력한다.

또, 신호선 14에는 스캔 인 데이터 SD를 입력하고, 신호선 13에서 스캔 아웃트 데이터 SO를 출력하도록 한다.

각 신호는 논리는 다음 식으로 표시된다.

MT=M. C1

ST=

. Ai. C1

SD=Di. C1

여기서, Ai는 앤드 레스 데코우더 124의 데코우드 출력, Di는 스캔 인 데이터(i번째의 FF), M은 진단 모오드 신호(M=＂O＂ ; 진단 모오드, M=＂1＂ ; 논리 모오드), C1은 진단용 2상 클록(1상째), C2는 진단용 2상 클록(2상째)이다.

모두 클록 C1에 동기한 신호이며, 신호, MT는 진단 모오드/논리 노오드를, ST는 진단 모오드시에 플립 플롭이 액세스(access)된 것을 표시하는 선택신호(신호선 10에도 입력 되어 있으므로 스캔 아웃트 신호이기도 하다)이다. 따라서, 신호 MT=＂1＂로 신호 ST=＂1＂의 타이밍인때 신호선 14위의 데이터는 해당하는 플립 플롭에 거두어들여져서 셋트 된다.

동시에, 스레이브 플립 플롭 6의 출력이 신호선 13위에 스캔 아웃트 된다.

클록 C2=＂1＂의 타이밍으로 FF6에 마스터 플립 플롭의 Q1이 셋트 상태로 된다.

이상에서 제10도의 실시예의 동작은 명확하지만, 각 모오드에 진리 수치표를 표시하면 다음의 표 3과 같다.

[표 3]

이상에서 명확한 것과 같이, 진단 모오드에 있어서의 스캔 인 시에는, 바라는 플립 플롭에 진단 패턴을 스텝 1∼N의 사이 셋트 한다.

이때, 클록 C2=논리「0」그대로 이다. 스캔 인시의 최종 스텝 번호 No로 클록 C2=논리「1」로서 스레이브 플립 플롭 6으로 스타 플립 플롭의 데이터 Q1을 셋트 한다.

다음에, 진단 모오드를 해제하고 스텝 번호 N2로 조합 회로 128의 출력 데이터를 다음단의 플립 플롭군(제10도에서는 플립 플롭 127)에 셋트 한다.

또, 스텝 번호 N3에 있어서, 진단 모오드에 복귀 시켜서 클록 C2=「1」의 타이밍으로 스페이브 플립 플롭 6에 셋트한 후, 스텝 번호 N4에 있어서 클록 C1=논리「1」이 타이밍으로 이 플립 플롭군(제10도에서는 플립 플롭 127)의 데이터를 스캔 아웃트 시킨다. 이들의 동작을 반복한다.

스캔 인 데이터는 버스 132를 통하고, 입출력 버퍼 121에서 저항 소자 109를 거쳐서 신호선 14-1, 14-2, 14-3 위에 전송 된다.

동시에 입력 버스 133으로 부터의 어드레스 신호에 의해 신호 ST1, ST2∼STN의 어느것이 논리 「1」레벨로 되고, 스캔 인이 행하여진다.

스캔 아웃트는 상기 신호 ST의 타이밍에서 선택된 플립 플롭군의 스레이브 플립 플롭 6의 데이터가 신호선 13-1, 13-2, 13-3에 출력되고, 입출력 버퍼 123에 의해 출력 버스 134에 전송 된다. 그리고, 플립 플롭 자체의 검출은 단지, 각 플립 플롭에 데이터 셋트한 후, 즉시 해당 플립 플롭의 데이터를 스캔 아웃트하면 좋다.

본 발명에 의하면, 이상과 같은 구성으로 하는 것에 의해, 플립 플롭을 포함하는 반도체 집적 장치에 있어서, 종래의 30 내지 50%의 소형화가 가능한 진단 기능이 있는 반도체 집적 장치를 제공할 수가 있다.

또, 구성을 간소화 한 것에 의해, 응답속도의 저하도 방지된다.

따라서, 고장 검출율도 높고, 신뢰성이 향상 되는 한편, 게이트 어레이에 있어서의 고집적화도 가능하기 때문에, 가격 저감에 기여 하는 것도 크다.

Claims

조합 회로 및 페루프 접속을 포함하는 플립 플롭 회로를 가진 반도체 집적 장치에 있어서, 상기 플립 플롭의 페루프 접속을 끈고, 이 플립 플롭의 출력을 높은 임피던스 상태로 하는 제1의 수단과, 상기 플립 플롭의 입력 신호를 저지하는 제2의 수단과, 고장 진단시에 상기 제1 및 제2의 수단을 기능 시키고, 또한 상기 플립 플롭에 진단용 신호를 주입하는 제3의 수단과를 구비한 것을 특징으로 하는 반도체 집적 장치.
특허 청구의 범위 제1항에 기재의 장치에 있어서, 상기 제3의 수단은 클록 인버어터를 포함하는 것을 특징으로 하는 반도체 장치.
특허 청구의 범위 제1항 또는 제2항 기재의 장치에 있어서, 상기 제3의 수단은 상기 플립 플롭의 구동단에 진단 모오드시에 저항 소자로서 사용하는 가변 저항 수자를 포함하는 것을 특징으로 하는 반도체 집적 장치.