JPS6089120A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS6089120A JPS6089120A JP58197456A JP19745683A JPS6089120A JP S6089120 A JPS6089120 A JP S6089120A JP 58197456 A JP58197456 A JP 58197456A JP 19745683 A JP19745683 A JP 19745683A JP S6089120 A JPS6089120 A JP S6089120A
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- JP
- Japan
- Prior art keywords
- scan
- circuit
- latch
- clock
- flip
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はフリップフロップ回路に関し、特にスキャン
インアウト機能を有するマスタースレーブ形のフリップ
フロップ回路に関する。
インアウト機能を有するマスタースレーブ形のフリップ
フロップ回路に関する。
〔発明の技術的背景とその問題点３
回路が−ド、ＬＳＩなどの回路診断においては、該回路
が−ド、ＬＳＩを入出力エツジピンあるいは内部フリッ
プフロップ回路を端点とする複数の領域にわけ、該領域
を順次診断していく。このため、内部フリップフロップ
回路は任意の設定値を設定することができ、かつ該フリ
ップフロップ回路の内部状態を任意に取出すことが必要
となる。このような必要性からフリップフロップ回路を
スキャンインおよびスキャンアウト可能な構成とするこ
とが多い。
が−ド、ＬＳＩを入出力エツジピンあるいは内部フリッ
プフロップ回路を端点とする複数の領域にわけ、該領域
を順次診断していく。このため、内部フリップフロップ
回路は任意の設定値を設定することができ、かつ該フリ
ップフロップ回路の内部状態を任意に取出すことが必要
となる。このような必要性からフリップフロップ回路を
スキャンインおよびスキャンアウト可能な構成とするこ
とが多い。
第１図にスキャンインアウト機能を持つ従来のフリップ
フロップ回路の構成を示す。
フロップ回路の構成を示す。
通常のシステム動作時、セレクタ１０にはシステムクロ
ックＣが入力され、セレクタ１０はライン１１に入力デ
ータＤを出力し、ライン１２およびライン１３にクロッ
クＣを出力する。これによシ、入力データＤはクロック
Ｃによってラッチ２０および３０に取込まれる。また、
回路診断などでスキャンインアウト機能を動作させる場
合、セレクタ１０にはスキャン用のクロックＡ、Ｂが入
力され、セレクタ１０はライン１１にスキャンイン入力
データＳＩを出力し、ライン１２にクロックＡを出力し
、ライン１３にクロックＢを出力する。
ックＣが入力され、セレクタ１０はライン１１に入力デ
ータＤを出力し、ライン１２およびライン１３にクロッ
クＣを出力する。これによシ、入力データＤはクロック
Ｃによってラッチ２０および３０に取込まれる。また、
回路診断などでスキャンインアウト機能を動作させる場
合、セレクタ１０にはスキャン用のクロックＡ、Ｂが入
力され、セレクタ１０はライン１１にスキャンイン入力
データＳＩを出力し、ライン１２にクロックＡを出力し
、ライン１３にクロックＢを出力する。
これにより、スキャンイン入力データＳＩはクロックＡ
によってラッチ２０に取込まれ、該ラッチ２０の出力は
クロックＢによってラッチ３０に取込まれる。このよう
に、従来の７リツプ７０ツブ回路ではセレクタ１０によ
って入力データＤとスキャンイン入力データＳＩとを切
換えるようにしていた。
によってラッチ２０に取込まれ、該ラッチ２０の出力は
クロックＢによってラッチ３０に取込まれる。このよう
に、従来の７リツプ７０ツブ回路ではセレクタ１０によ
って入力データＤとスキャンイン入力データＳＩとを切
換えるようにしていた。
このため、該フリップフロップ回路への入力信号は常に
セレクタ１０を通過しなければならず、システム動作時
において入力データＤおよびシステムクロックＣに伝搬
遅延が生じ、遅延時間、セットアツプ時間、ホールド時
間あるいはクロック最小／ｆルス幅などにかかる謂ゆる
ＡＣ特性がスキャンインアウト機能を持たない通常のフ
リップフロップ回路に比べて大幅に劣化していた。
セレクタ１０を通過しなければならず、システム動作時
において入力データＤおよびシステムクロックＣに伝搬
遅延が生じ、遅延時間、セットアツプ時間、ホールド時
間あるいはクロック最小／ｆルス幅などにかかる謂ゆる
ＡＣ特性がスキャンインアウト機能を持たない通常のフ
リップフロップ回路に比べて大幅に劣化していた。
また、このような従来のフ、リップフロップ回路による
スキャン方式では回路の論理テストは可能であるが、遅
延テストを行なうことは一般に困難とされていた。
スキャン方式では回路の論理テストは可能であるが、遅
延テストを行なうことは一般に困難とされていた。
この発明は上記実情に鑑みてなされたものであり、ＡＣ
特性が良好であシ、また論理回路の遅延テストを容易に
可能とするフリップフロツノ回路を提供することを目的
とする。
特性が良好であシ、また論理回路の遅延テストを容易に
可能とするフリップフロツノ回路を提供することを目的
とする。
仁の発明では、データ入力を第１のシステムクロックで
ラッチし、かつスキャンイン入力を第１のスキャン用ク
ロックでラッチする第１のラッチ回路と、該第１のラッ
チ回路の出力を前記第１のシステムクロックまたは第２
の７ステムクロツクでラッチしその出力が当該フリップ
フロップ回路のデータ出力となる第２のラッチ回路と、
前記第１のラッチ回路の出力を第２のスキャン用クロッ
クでラッチしその出力が当該フリップ７０ツブ回路のス
キャンアウト出力となる第３のラッチ回路との３つのラ
ッチ回路によって７リツプフロツプ回路を構成し、７ス
テム動作時には前記第１および第２のスキャン用クロッ
クを適宜所定論理レベルに固定することによって前記第
１のラッチ回路をマスター部、前記第２のラッチ回路を
スレーブ部として動作さぜ、またスキャン動作時には前
記システムクロックを適宜所定論理レベルに固定するこ
とによって前記第１のラッチ回路をマスター部、前記第
３のラッチ回路をスレーブ部として動作させる。システ
ム動作時には、入力データがシステムクロック（１相ま
たは２相）によって前記第１および第２のラッチ回路に
ラッチされ該第２のラッチ回路の出力端子にデータが出
力される。まタフキャン動作時にはスキャンイン入力デ
ータが前記第１および第２のスキャン用クロックによっ
て前記第１のラッチ回路および第３のラッチ回路にそれ
ぞれラッチされ、該第３のラッチ回路の出力端子にスキ
ャンアウトデータが出力される。このスキャン動作の際
に前記外２のラッチ回路にシステムクロックを入力する
ことによって前記第１ −のラッチ回路にラッチされた
スキャンイン入力を前記第２のラッチ回路に取込む。前
記第１乃至第３のラッチ回路をそれぞれ例えばクロット
インバータによって構成すればよυ高性能のフリップフ
ロツノ回路を実現することができる。
ラッチし、かつスキャンイン入力を第１のスキャン用ク
ロックでラッチする第１のラッチ回路と、該第１のラッ
チ回路の出力を前記第１のシステムクロックまたは第２
の７ステムクロツクでラッチしその出力が当該フリップ
フロップ回路のデータ出力となる第２のラッチ回路と、
前記第１のラッチ回路の出力を第２のスキャン用クロッ
クでラッチしその出力が当該フリップ７０ツブ回路のス
キャンアウト出力となる第３のラッチ回路との３つのラ
ッチ回路によって７リツプフロツプ回路を構成し、７ス
テム動作時には前記第１および第２のスキャン用クロッ
クを適宜所定論理レベルに固定することによって前記第
１のラッチ回路をマスター部、前記第２のラッチ回路を
スレーブ部として動作さぜ、またスキャン動作時には前
記システムクロックを適宜所定論理レベルに固定するこ
とによって前記第１のラッチ回路をマスター部、前記第
３のラッチ回路をスレーブ部として動作させる。システ
ム動作時には、入力データがシステムクロック（１相ま
たは２相）によって前記第１および第２のラッチ回路に
ラッチされ該第２のラッチ回路の出力端子にデータが出
力される。まタフキャン動作時にはスキャンイン入力デ
ータが前記第１および第２のスキャン用クロックによっ
て前記第１のラッチ回路および第３のラッチ回路にそれ
ぞれラッチされ、該第３のラッチ回路の出力端子にスキ
ャンアウトデータが出力される。このスキャン動作の際
に前記外２のラッチ回路にシステムクロックを入力する
ことによって前記第１ −のラッチ回路にラッチされた
スキャンイン入力を前記第２のラッチ回路に取込む。前
記第１乃至第３のラッチ回路をそれぞれ例えばクロット
インバータによって構成すればよυ高性能のフリップフ
ロツノ回路を実現することができる。
このようにこの発明にかかるフリップフロップ回路によ
れば、従来回路のようなセレクタ部を有しないために、
該セレクタ部によるデータ入力およびクロックの遅延は
なく、これにより遅延時間、セットアツプ時間、ホール
ド時間あるいはクロックｉｌｌ萱９ルス幅などのＡＣ特
性がスキャンインアウド機能を持たない通常のフリップ
フロップ回路の特性と変わらない良好なものとなる。ま
だ２相のシステムクロックを用いれば論理回路の遅延テ
ストを容易に行なうことができる。
れば、従来回路のようなセレクタ部を有しないために、
該セレクタ部によるデータ入力およびクロックの遅延は
なく、これにより遅延時間、セットアツプ時間、ホール
ド時間あるいはクロックｉｌｌ萱９ルス幅などのＡＣ特
性がスキャンインアウド機能を持たない通常のフリップ
フロップ回路の特性と変わらない良好なものとなる。ま
だ２相のシステムクロックを用いれば論理回路の遅延テ
ストを容易に行なうことができる。
以下、この発明を添付図面に示す実施例にしたがって詳
細に説明する。
細に説明する。
第２図に、この発明にかかるフリップフロップ回路の構
成を示す。
成を示す。
本発明では３つのラッチＬ、、Ｌ２ 、ＬＢによってフ
リップフロップ回路を構成する。ラッチＬ１には入力デ
ータＤまたはスキャンイン入力データＳＩが入力され、
ラッチＬ１は入力データＤをシステムクロックＣのタイ
ミングで取込み、またスキャンイン入力データＳｌをス
キャン用クロックＡのタイミングで取込む。該ラッチＬ
１の出力２１はラッチＬ２に入力され、ラッチＬ２はこ
の出力２１を前記システムクロックＣあるいは別のシス
テムクロックＣ′のタイミングで取込む。該ラッチの出
力が本フリップフロッゾ回路のデータ出力ＱおよびＱと
力る。一方、ラッチＬ１の出力２２（出力２１と出力２
２とは論理レベルが常に相反する）はラッチＬ３に入力
され、ラッチＬ８はこの出力２２をスキャン用クロック
Ｂのタイミングで取込む。該ラッチＬ３の出力が本フリ
ップ７０ツブ回路のスキャンアウト出力ＳＯとなる。
リップフロップ回路を構成する。ラッチＬ１には入力デ
ータＤまたはスキャンイン入力データＳＩが入力され、
ラッチＬ１は入力データＤをシステムクロックＣのタイ
ミングで取込み、またスキャンイン入力データＳｌをス
キャン用クロックＡのタイミングで取込む。該ラッチＬ
１の出力２１はラッチＬ２に入力され、ラッチＬ２はこ
の出力２１を前記システムクロックＣあるいは別のシス
テムクロックＣ′のタイミングで取込む。該ラッチの出
力が本フリップフロッゾ回路のデータ出力ＱおよびＱと
力る。一方、ラッチＬ１の出力２２（出力２１と出力２
２とは論理レベルが常に相反する）はラッチＬ３に入力
され、ラッチＬ８はこの出力２２をスキャン用クロック
Ｂのタイミングで取込む。該ラッチＬ３の出力が本フリ
ップ７０ツブ回路のスキャンアウト出力ＳＯとなる。
通常、システム動作を行なう場合はスキャン用クロック
ＡおよびＢは論理レベルで′０″に固定され、システム
クロックを入力することによってラッテＬ１をマスター
部、ラッチＬ２をスレーブ部として動作し、入力データ
Ｄが出力ＱおよびＱに伝播される。システムクロックが
１相の場合にはクロックＣのみが入力され、２相の場合
にはラッチＬ、にクロックＣが入力されラッチＬ２にク
ロックＣ′が入力される。このように本フリッｆ７０ツ
ノ回路によれば、システム動作時にはスキャンインアウ
ト機能のない通常のマスタースレーゾ形の７リツプフロ
ツゾと論理的には等価な形で動作するために、スキャン
インアウト機能を持たせたことによるＡＣ特性の劣化が
生じない。
ＡおよびＢは論理レベルで′０″に固定され、システム
クロックを入力することによってラッテＬ１をマスター
部、ラッチＬ２をスレーブ部として動作し、入力データ
Ｄが出力ＱおよびＱに伝播される。システムクロックが
１相の場合にはクロックＣのみが入力され、２相の場合
にはラッチＬ、にクロックＣが入力されラッチＬ２にク
ロックＣ′が入力される。このように本フリッｆ７０ツ
ノ回路によれば、システム動作時にはスキャンインアウ
ト機能のない通常のマスタースレーゾ形の７リツプフロ
ツゾと論理的には等価な形で動作するために、スキャン
インアウト機能を持たせたことによるＡＣ特性の劣化が
生じない。
また、システムクロックが１相の場合のスキャン動作時
には、通常クロックＣは論理レベルで′１”に固定され
、スキャン用クロックＡおよびＢを適宜入力することに
よってスキャンイン入力データＳＩがラッチ”ｌ ＋
Ｌ２ 、ＬＢに取込まれ、該入力データＳＩは出力Ｑ、
Ｑおよびスキャンアウト出力ＳＯに伝播される。
には、通常クロックＣは論理レベルで′１”に固定され
、スキャン用クロックＡおよびＢを適宜入力することに
よってスキャンイン入力データＳＩがラッチ”ｌ ＋
Ｌ２ 、ＬＢに取込まれ、該入力データＳＩは出力Ｑ、
Ｑおよびスキャンアウト出力ＳＯに伝播される。
次に、システムクロックが２相の場合のスキャン動作時
には通常クロックＣは論理レベルで１１”にクロックＣ
′は論理レベルで０”に固定された状態でスキャン用ク
ロックＡおよびＢが適宜入力される。これによシ、スキ
ャンイン入力データＳＩはスキャンアウト出、力ＳＯに
伝播し、この後クロックＣ′を適宜のタイミングで論理
レベルパ１”にすることによってスキャンイン入力デー
タＳＩをラッチＬ２に取込む。このようなりロック制御
を行なうと、スキャンインデータＳＩがラッチＬ２に取
込まれるタイミングを正確に把握することができるので
遅延テストの際に好都合である。
には通常クロックＣは論理レベルで１１”にクロックＣ
′は論理レベルで０”に固定された状態でスキャン用ク
ロックＡおよびＢが適宜入力される。これによシ、スキ
ャンイン入力データＳＩはスキャンアウト出、力ＳＯに
伝播し、この後クロックＣ′を適宜のタイミングで論理
レベルパ１”にすることによってスキャンイン入力デー
タＳＩをラッチＬ２に取込む。このようなりロック制御
を行なうと、スキャンインデータＳＩがラッチＬ２に取
込まれるタイミングを正確に把握することができるので
遅延テストの際に好都合である。
次に、第２図に示したフリップフロップ回路をクロア千
インバータを用いて具体的に構成する。
インバータを用いて具体的に構成する。
第３図上部に１個のクロックドインバータの基本回路構
成を示す。第３図に示すようにクロックドインバータは
２個のＮチャネルＭＯ８トランジスタＭｏ、Ｍｌと２個
のＰチャネルＭＯＳトランジスタＭ２．Ｍ、とから成る
。ＭＯＳ トランジスタＭ。
成を示す。第３図に示すようにクロックドインバータは
２個のＮチャネルＭＯ８トランジスタＭｏ、Ｍｌと２個
のＰチャネルＭＯＳトランジスタＭ２．Ｍ、とから成る
。ＭＯＳ トランジスタＭ。
およびＭ２よ構成る回路構成は相補形のインバータ回路
であシ、入力信号は常に出力側で論理反転される。この
クロックドインバータではこのような相補形のインバー
タ回路の動作状態をＭＯＳトランジスタＭＯおよびＭ３
にそれぞれ入力される制御クロックφおよびφで制御す
る。すなわち制御クロックφとして１理レベル″′１”
を入力したときにはφは＠０”となシ、これによ］ＭＯ
ＳトランジスタＭｏおよびＭ３は双方オン状態となシ、
前記相補形のインバータ回路は動作する。この結果出力
ＯＵＴに入力信号ＩＮを論理反転した出力が得られる。
であシ、入力信号は常に出力側で論理反転される。この
クロックドインバータではこのような相補形のインバー
タ回路の動作状態をＭＯＳトランジスタＭＯおよびＭ３
にそれぞれ入力される制御クロックφおよびφで制御す
る。すなわち制御クロックφとして１理レベル″′１”
を入力したときにはφは＠０”となシ、これによ］ＭＯ
ＳトランジスタＭｏおよびＭ３は双方オン状態となシ、
前記相補形のインバータ回路は動作する。この結果出力
ＯＵＴに入力信号ＩＮを論理反転した出力が得られる。
一方、制御クロックφとして論理レベルａＯ”を入力し
たときにはφは°゛１＃となシ、これによｊ５ＭＯＳト
ランジスタＭＯおよびＭ３は双方遮断状態となシ前記相
補形のインバ−タ回路は動作しない。この結果、出力Ｏ
ＵＴは入力信号ＩＮを論理反転せずに以前の値を保持す
る。第３図下部に示した記号は上記クロツクドインノ々
−夕を示しておシ、φがｗ″１”で反転、φが′０”で
保持である。なお、この記号で７が付されている場合は
上記動作とは逆であシφがパ１”で保持、φが′０″で
反転である。
たときにはφは°゛１＃となシ、これによｊ５ＭＯＳト
ランジスタＭＯおよびＭ３は双方遮断状態となシ前記相
補形のインバ−タ回路は動作しない。この結果、出力Ｏ
ＵＴは入力信号ＩＮを論理反転せずに以前の値を保持す
る。第３図下部に示した記号は上記クロツクドインノ々
−夕を示しておシ、φがｗ″１”で反転、φが′０”で
保持である。なお、この記号で７が付されている場合は
上記動作とは逆であシφがパ１”で保持、φが′０″で
反転である。
第４図および第５図は上記クロックドインバータを用い
て第２図に示したフリップフロツノ回路を具体構成した
ものであり、第４図にシステムクロックが１相の場合、
第５図にシステムクロックが２相の場合を示す。
て第２図に示したフリップフロツノ回路を具体構成した
ものであり、第４図にシステムクロックが１相の場合、
第５図にシステムクロックが２相の場合を示す。
システム動作時にはスキャン用クロックＡおよびＢを０
”に固定する。これによシφ２および凸が付されている
クロックドインバータは単なるインバータ回路として動
作し、φ２およびφ３が付されているクロックドインバ
ータは動作しない。したがって第４図においては、ラッ
チＬ１は入力データＤをクロックＣの立下がシで取込み
、ラッチＬ２はラッチＬ１の出力２１をクロックＣの立
上がシで取込むよう動作する。一方第５図の場合、ラッ
チＬ１は入力データＤをクロックＣの立下がりで取込み
、ラッチＬ２はラッチＬ１の出力２１をクロックＣ′の
立上がシで取込むよう動作する。
”に固定する。これによシφ２および凸が付されている
クロックドインバータは単なるインバータ回路として動
作し、φ２およびφ３が付されているクロックドインバ
ータは動作しない。したがって第４図においては、ラッ
チＬ１は入力データＤをクロックＣの立下がシで取込み
、ラッチＬ２はラッチＬ１の出力２１をクロックＣの立
上がシで取込むよう動作する。一方第５図の場合、ラッ
チＬ１は入力データＤをクロックＣの立下がりで取込み
、ラッチＬ２はラッチＬ１の出力２１をクロックＣ′の
立上がシで取込むよう動作する。
スキャン動作時にはシステムクロックＣは通常６１”に
固定される。これによシφ！が付されているクロックド
インバータは非動作であシ、φ１が付されているクロッ
クドインバータは単なるインバータとして動作する。し
たがって第４図の場合、スギャンイン入力端子ＳＩから
入力されたスキャンインデータはクロックＡの立上がυ
でラッテＬ１にラッチされ、該ラッチＬｌの出力２２は
クロックＢの立上がシがラッチＬ３にラッチされ、ラッ
チＬ２の出力端子Ｑにはスキャンインデータの論理反転
信号が伝播され、出力端子Ｑにはスキャンインデータの
非反転信号が伝播される。一方、第５図の場合ラッチＬ
１およびＬ３についてのスキャンインおよびスキャンア
ウトのタイミングは第４図の場合と同じであるが、２ツ
テＬｌにスキャンインされたデータはシステムクロック
Ｃ′が１”になったときにしかラッチＬ２の出力Ｑおよ
びＱに伝播しない。
固定される。これによシφ！が付されているクロックド
インバータは非動作であシ、φ１が付されているクロッ
クドインバータは単なるインバータとして動作する。し
たがって第４図の場合、スギャンイン入力端子ＳＩから
入力されたスキャンインデータはクロックＡの立上がυ
でラッテＬ１にラッチされ、該ラッチＬｌの出力２２は
クロックＢの立上がシがラッチＬ３にラッチされ、ラッ
チＬ２の出力端子Ｑにはスキャンインデータの論理反転
信号が伝播され、出力端子Ｑにはスキャンインデータの
非反転信号が伝播される。一方、第５図の場合ラッチＬ
１およびＬ３についてのスキャンインおよびスキャンア
ウトのタイミングは第４図の場合と同じであるが、２ツ
テＬｌにスキャンインされたデータはシステムクロック
Ｃ′が１”になったときにしかラッチＬ２の出力Ｑおよ
びＱに伝播しない。
次に第５図に示したフリップフロップ回路を用いてスキ
ャンデザイン化した論理回路を第６図に示す。第６図の
破線内の組合せ回路における端子１２から出力端子１６
まで伝播する信号の遅延をテストするとする。第７図に
主な信号のタイムチャートを示す。
ャンデザイン化した論理回路を第６図に示す。第６図の
破線内の組合せ回路における端子１２から出力端子１６
まで伝播する信号の遅延をテストするとする。第７図に
主な信号のタイムチャートを示す。
最初はシステムクロックＣを６１”、システムクロック
Ｃ′を０”に固定し、ｔｌからｔｚまでの期間第７図に
示すようなりロックＡ、Ｂを入力することで、Ｓ工０端
子から第１のデストノ４ターン゛１”、′１”、１”を
スキャンインする。これによシ、第１のテストパターン
がフリップフロップ回路Ｆ、のラッチＬ１．Ｌ３、フリ
ップフロップ回路Ｆ１のラッチＬｌ、Ｌ３、フリップフ
ロップ回路Ｆ２のラッチＬｌ、ＬＢを順次伝播し、これ
らのラッチはすべて１１”に設定される。次に時刻ｔ２
においてクロックＣ′を６１”にすることにより各フリ
ップフロップ回路ＦＯ＋ Ｆｌ ＋ Ｆ２のラッチＬｌ
の記憶内容をラッチＬ２にそれぞれ取込ませる。この結
果、端子ｔｏ 、ｉｌ 、ｔｚ ｌｉ３．ｉ４．ｉｓは
それぞれ′０” Ｉ（１ｆｉｆｉ 、 ＩＩ Ｑ”。
Ｃ′を０”に固定し、ｔｌからｔｚまでの期間第７図に
示すようなりロックＡ、Ｂを入力することで、Ｓ工０端
子から第１のデストノ４ターン゛１”、′１”、１”を
スキャンインする。これによシ、第１のテストパターン
がフリップフロップ回路Ｆ、のラッチＬ１．Ｌ３、フリ
ップフロップ回路Ｆ１のラッチＬｌ、Ｌ３、フリップフ
ロップ回路Ｆ２のラッチＬｌ、ＬＢを順次伝播し、これ
らのラッチはすべて１１”に設定される。次に時刻ｔ２
においてクロックＣ′を６１”にすることにより各フリ
ップフロップ回路ＦＯ＋ Ｆｌ ＋ Ｆ２のラッチＬｌ
の記憶内容をラッチＬ２にそれぞれ取込ませる。この結
果、端子ｔｏ 、ｉｌ 、ｔｚ ｌｉ３．ｉ４．ｉｓは
それぞれ′０” Ｉ（１ｆｉｆｉ 、 ＩＩ Ｑ”。
パ１”、′０″、″′１″に設定され、破線内の組合せ
回路が動作し、出力端子１６は所定の遅延時間をもって
′１″となる。次にクロックｃ’２ ” ｏ ’にし、
再びクロックＡ、Ｂを入力することで、８１．端子から
第２のテストパターン゛ｔ １ｊｊ 、 ｔｔ □”、
′１″をスキャンインする。これにより第２のテストパ
ターンが前記同様７リツノ７０ツノ回路Ｆ（１１Ｆｌ＋
Ｆ２のラッチＬｌ 、Ｌ、を順次伝播し、フリップフロ
ップ回路ＦｏおよびＦ２のラッチＬ、およびＬ３はｔｔ
１ ″に、フリツノフロツノ回路ＦｌのラッチＬ、お
よびＬ２は′０″に設定される。時刻ｔ３においてクロ
ックＣ′を再びｔｔ １ｍにする。これにより各フリッ
プフロップ回路のラッチＬｌの記憶内容はラッチＬ２に
それぞれ取込まれ、端子１０ 、ｔ、、ｔ□ ＋’３’
＋１４ ．１６はそれぞれパ０”、ｕ ｌ ｊｊ 、
Ｉｔ ｌ Ｉｆｉ、″Ｑ ７１ 、 （ｔ ”、′ｌ″
に設定され０ る。この入力をもって組合せ回路が動作し、出力端子五
６は所定の遅延時間をもって時刻ｔ４に′０″となる。
回路が動作し、出力端子１６は所定の遅延時間をもって
′１″となる。次にクロックｃ’２ ” ｏ ’にし、
再びクロックＡ、Ｂを入力することで、８１．端子から
第２のテストパターン゛ｔ １ｊｊ 、 ｔｔ □”、
′１″をスキャンインする。これにより第２のテストパ
ターンが前記同様７リツノ７０ツノ回路Ｆ（１１Ｆｌ＋
Ｆ２のラッチＬｌ 、Ｌ、を順次伝播し、フリップフロ
ップ回路ＦｏおよびＦ２のラッチＬ、およびＬ３はｔｔ
１ ″に、フリツノフロツノ回路ＦｌのラッチＬ、お
よびＬ２は′０″に設定される。時刻ｔ３においてクロ
ックＣ′を再びｔｔ １ｍにする。これにより各フリッ
プフロップ回路のラッチＬｌの記憶内容はラッチＬ２に
それぞれ取込まれ、端子１０ 、ｔ、、ｔ□ ＋’３’
＋１４ ．１６はそれぞれパ０”、ｕ ｌ ｊｊ 、
Ｉｔ ｌ Ｉｆｉ、″Ｑ ７１ 、 （ｔ ”、′ｌ″
に設定され０ る。この入力をもって組合せ回路が動作し、出力端子五
６は所定の遅延時間をもって時刻ｔ４に′０″となる。
この出力端子１６の信号変化は入力端子１２および１３
の便化によるものでｓｂ、時刻ｔ３から時刻ｔ４までの
遅延時間は入力端子１２から出力端子ｌｅｔ、での経路
あるいは入力端子ｉ３から出力端子１６までの経路によ
って発生するものと考えられる。
の便化によるものでｓｂ、時刻ｔ３から時刻ｔ４までの
遅延時間は入力端子１２から出力端子ｌｅｔ、での経路
あるいは入力端子ｉ３から出力端子１６までの経路によ
って発生するものと考えられる。
出力端子ｉ６の信号はクロックＣの立下がシでフリップ
フロップ回路Ｆ３のラッチＬ１に取込まれ、スキャンア
ウトで読出すことができる。したがって、クロックＣの
立下がシパルスを適当なタイミン７力したときのみに出
力端子ｉ６の信号はフリップ７０ッｆＦ、のラッチＬ１
に取込まれ、該立下が９パルスを何回か変化させて入力
することによって時刻ｔ４における出力端子１６の変化
を検出し、これによって入力端子１２から出力端子ｌｅ
ｔであるいは入力端子１３から出力端子１６までの経路
の遅延がテストされる。このような遅延テストを適宜ス
キャン入力のテストパターンを変化させて行々うことで
、各線路の遅延がテストされ前記組合せ回路上のクリテ
ィカルパスを容易にチェックすることができる。
フロップ回路Ｆ３のラッチＬ１に取込まれ、スキャンア
ウトで読出すことができる。したがって、クロックＣの
立下がシパルスを適当なタイミン７力したときのみに出
力端子ｉ６の信号はフリップ７０ッｆＦ、のラッチＬ１
に取込まれ、該立下が９パルスを何回か変化させて入力
することによって時刻ｔ４における出力端子１６の変化
を検出し、これによって入力端子１２から出力端子ｌｅ
ｔであるいは入力端子１３から出力端子１６までの経路
の遅延がテストされる。このような遅延テストを適宜ス
キャン入力のテストパターンを変化させて行々うことで
、各線路の遅延がテストされ前記組合せ回路上のクリテ
ィカルパスを容易にチェックすることができる。
号はクロックの立上がシあるいは立下がシのいずれによ
ってラッチするようにしてもよい。
ってラッチするようにしてもよい。
また、上記実施例ではクロックドインバータを用いて本
フリッグフロップ回路を構成したが、本フリッゾ７０ツ
ブ回路はこれに限らない任意の回路素子を用いて構成し
てもよいことは勿論である。
フリッグフロップ回路を構成したが、本フリッゾ７０ツ
ブ回路はこれに限らない任意の回路素子を用いて構成し
てもよいことは勿論である。
第１図はスキャンインアウト機能を具えだ従来のフリッ
プフロツノ回路を示すブロック図、第２図はこの発明に
かかるフリップフロップ回路の構成例を示すブロック図
、第３図は１個のクロックドインバータの回路構成例を
示す図、第４図はシステムクロックを１相にした場合の
クロックドインバータによる本発明の具体構成例を示す
回路図、第５図はシステムクロックを２相にした場合の
クロックドインバータによる本発明の具体構成例を示す
回路図、第６図はこの発明にかかるフリップフロツノ回
路を用いてスキャンデザイン化した論理回路の一例を示
す回路図、縞７図は第６図に示した論理回路の遅延テス
トの動作例を示すタイムチャートである。 １０・・・セレクタ、２０，３０．Ｌｔ 、ｔ＋、＋Ｌ
８・・・ラッチ、Ｄ・・・システムデータ入力端子、Ｓ
■・・・スキャンインデータ入力端子、ｃ 、 ｃ’・
・・システムクロック端子、Ａ、Ｂ・・・スキャン用ク
ロック端子、Ｑ、Ｑ・・・システムデータ出力端子、Ｓ
Ｏ・・・スキャンアウト端子、ＭＯ、Ｍｌ 、Ｍ２ 、
Ｍ３・・・ＭＯ８）ランジスタ、ＦＯ＋ Ｆ １ ｒ
Ｆ２ ｒ Ｆ３ ”’フリップフロップ回路。 代理人弁理士 木 村 高 久 第１図 第３図 第４図 ＣＡＲ
プフロツノ回路を示すブロック図、第２図はこの発明に
かかるフリップフロップ回路の構成例を示すブロック図
、第３図は１個のクロックドインバータの回路構成例を
示す図、第４図はシステムクロックを１相にした場合の
クロックドインバータによる本発明の具体構成例を示す
回路図、第５図はシステムクロックを２相にした場合の
クロックドインバータによる本発明の具体構成例を示す
回路図、第６図はこの発明にかかるフリップフロツノ回
路を用いてスキャンデザイン化した論理回路の一例を示
す回路図、縞７図は第６図に示した論理回路の遅延テス
トの動作例を示すタイムチャートである。 １０・・・セレクタ、２０，３０．Ｌｔ 、ｔ＋、＋Ｌ
８・・・ラッチ、Ｄ・・・システムデータ入力端子、Ｓ
■・・・スキャンインデータ入力端子、ｃ 、 ｃ’・
・・システムクロック端子、Ａ、Ｂ・・・スキャン用ク
ロック端子、Ｑ、Ｑ・・・システムデータ出力端子、Ｓ
Ｏ・・・スキャンアウト端子、ＭＯ、Ｍｌ 、Ｍ２ 、
Ｍ３・・・ＭＯ８）ランジスタ、ＦＯ＋ Ｆ １ ｒ
Ｆ２ ｒ Ｆ３ ”’フリップフロップ回路。 代理人弁理士 木 村 高 久 第１図 第３図 第４図 ＣＡＲ
Claims (2)
- （１） スキャンインアウト機能を有するマスタースレ
ーブ形のフリップフロップ回路であって、データ入力を
第１のクロックでラッチし、スキャンイン入力を第２の
クロックでラッチする第１のラッチ回路と、該第１のラ
ッチ回路の出力を前記第１または第３のクロックでラッ
チしその出力を当該フリップ７０ッゾ回路のデータ出力
とする第２のラッチ回路と、前記第１のラッチ回路の出
力を第４のクロックでラッチしその出力を当該フリップ
フロップ回路のスキャンアウト出力とする第３のラッチ
回路とから成り、システム動作時には前記第１のラッチ
回路をマスター部、前記第２のラッチ回路をスレーブ部
として動作し、スキャン動作時には前記第１のラッチ回
路をマ哀タ一部、前記第３のラッチ回路をスレーブ部と
して動作することを特徴とするフリップフロップ回路。 - （２）前記第１、第２および第３のラッチ回路はそれぞ
れり・ｈインバータによって構成される特許請求の範囲
第（１）項記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197456A JPS6089120A (ja) | 1983-10-21 | 1983-10-21 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197456A JPS6089120A (ja) | 1983-10-21 | 1983-10-21 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089120A true JPS6089120A (ja) | 1985-05-20 |
Family
ID=16374809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197456A Pending JPS6089120A (ja) | 1983-10-21 | 1983-10-21 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089120A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109337A (ja) * | 1985-11-04 | 1987-05-20 | ヒユ−ズ・エアクラフト・カンパニ− | テスト／マスタ−／スレ−ブ・トリプルラツチフリツプフロツプ |
| JPS63286936A (ja) * | 1987-05-20 | 1988-11-24 | Oki Electric Ind Co Ltd | レジスタ回路 |
| JPH08179014A (ja) * | 1994-09-01 | 1996-07-12 | Sgs Thomson Microelectron Ltd | スキャン試験方法及びその装置 |
| JPH08189953A (ja) * | 1994-09-01 | 1996-07-23 | Sgs Thomson Microelectron Ltd | スキャンテストを実現するコントローラ及び集積回路 |
| JPH09281186A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | 遅延時間特性測定回路 |
-
1983
- 1983-10-21 JP JP58197456A patent/JPS6089120A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109337A (ja) * | 1985-11-04 | 1987-05-20 | ヒユ−ズ・エアクラフト・カンパニ− | テスト／マスタ−／スレ−ブ・トリプルラツチフリツプフロツプ |
| JPH079452B2 (ja) * | 1985-11-04 | 1995-02-01 | ヒユ−ズ・エアクラフト・カンパニ− | テスト／マスタ−／スレ−ブ・トリプルラツチフリツプフロツプ |
| JPS63286936A (ja) * | 1987-05-20 | 1988-11-24 | Oki Electric Ind Co Ltd | レジスタ回路 |
| JPH08179014A (ja) * | 1994-09-01 | 1996-07-12 | Sgs Thomson Microelectron Ltd | スキャン試験方法及びその装置 |
| JPH08189953A (ja) * | 1994-09-01 | 1996-07-23 | Sgs Thomson Microelectron Ltd | スキャンテストを実現するコントローラ及び集積回路 |
| JPH09281186A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | 遅延時間特性測定回路 |
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