JPS62109337A

JPS62109337A - テスト／マスタ−／スレ−ブ・トリプルラツチフリツプフロツプ

Info

Publication number: JPS62109337A
Application number: JP61250923A
Authority: JP
Inventors: ジエームズ・ジエイ・バラツテイ; マイク・マクコローフ; グレン・ピー・ゴウゾウレス
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1985-11-04
Filing date: 1986-10-23
Publication date: 1987-05-20
Anticipated expiration: 2010-02-01
Also published as: US4697279A; JPH079452B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、大規模集積回路（ＬＳ　Ｉ　’）　、および
、超大規模集積回路（ＶＬＳＩ）の構成に関し、特に、
本発明の論理設計構成を組込んでいるＬＳＩとＶＬＳ　
Ｉの回路のＡＣ特性をテストすることができるシフトレ
ジスタローを有する論理設計構成に関する。

（従来の技術）集積回路技術の著しい発展によりＬＳＩとＶＬＳ　Ｉの
回路構成が実現された。それには、文字通り数百側の論
理素子が単一シリコンチップ上に展開されている。しか
しながら、そのような高いレベルでの集積化により、Ｌ
ＳＩとＶＬＳＩの回路のデバッグとテストという問題が
発生した。

そのような問題は特にＶＬＳ　Ｉ回路で問題である。

簡申に言えば、ＬＳＩとＶＬＳ　Ｉの回路の性質のため
に、内部ノードは直接アクセスされることができず、従
って、特定の内部回路を直接テストすることはできない
。そのような回路は、回路の外部入出力（Ｉｌｏ）端子
を介して信号を送受信することによってテストされるこ
とができるだけである。

過去において、ＬＳＩ回路は、入力端子に予め決められ
た信号を印加し、出力端子でその信号を観察することに
よりテストされていた。実際には、そのようなテストは
単に、予め決められた入力に応答して、ＬＳＩ回路があ
る結果を達成するかどうかを確認するだけである。ＬＳ
Ｉ回路内の個々の回路の性能は分離されることができず
、また、故障が特定の回路によって生じたとして識別す
ることも出来なかった。

ＬＳＩ回路をテストする必要から、ある種の制限された
テストを実行することができ、クロック信号の立ち上が
りと、立ち下がりと、回路遅延のようなＡＣ特性の望ま
しい無感覚さを有するＬＳＩ設計構成の開発がなされた
。

そのようなＬＳＩ設計構成は、セット／スキャンレジス
タを使用することを含み、全ての内部格納素子（例えば
、ラッチ）は、テストの目的に対してシフトレジスタと
して動作するように選択的に副部されるように構成され
る。テストのために、予め決められた入力シフトレジス
タが組合わせ論理ネットワークに、その入力を供給する
ように構成され、予め決められた出力シフトレジスタは
組合わせ論理ネットワークからの出力を受付は格納する
ように構成される。予め決められた入力シフトレジスタ
が望ましい値を保持したあと、予め決められた出力シフ
トレジスタの内容が予め決められた出力レジスタの内容
をシリアルに出力することによって観察される。

一廣改良されたセット／スキャンレジスタにつイテハ、
アイシェルバーガー（Ｅ、　Ｂ、　Ｅｉｃｈｅｌｂｅｒ
ｇｅｒ　）らによる１９７７年の６月２０日から２２日
にニューオーリンズで開かれた第１４回設計自動会議の
会誌の４６２−４６８ページに書かれている’ＬＳ　Ｉ
テストのための論理設計構成”　（Ａ　　ＬｏｏｉｃＤ
ｅｓｉｏｎＳｔｒｕｃｔｕｒｅｆｏｒ　　ＬＳＩ　　Ｔ
ｅ５ｔａｂｉｌｉｔｙ）という題の論文に書かれている
。その論文は、ハザードなしを主張する極性保持ラッチ
の設計について述べている。そのような２つのラッチが
シフトレジスタに組込まれるときには、シフトレジスタ
ラッチのラッチは、オーバーラツプしないクロックによ
って同期が掛けられる。もの論文はさらに、その中に開
示されているラッチはテストを簡単にするためにシフト
レジスタとして動作する能力を有するように構成される
設計規則を提供している。

ＬＳＩ回路のテストを容易にしようとする基本的な努力
がなされてきたが、これらの上記のような現在知られて
いる技術により、組合せ論理のＤＣテストだけはなされ
ることができた。それにより、そのような組合わせ論理
は、予め決められた値が予め決められた入力シフトレジ
スタにシリアルにロードされた後にだけテストされる。

このようにして、予め決められた入力シフトレジスタの
所定のフリップフロップに対して、それに受信される値
は容易に、そのようなフリップ７０ツブに現在格納され
ているのと同じ値になった。このようになると、そのよ
うなフリップフロップによって供給される組合わせ論理
ネットワークは、望ましいテスト状態に既にシュミレー
トされたことになる。結果として、組合わせ論理ネット
ワークにおいて、特定のフリップ７０ツブのテスト値に
シュミレートされる能力のテストはなされていない。

組合わせ論理ネットワークの、遅延テストとして知られ
ている詳細なＡＣテストはＬ］技術に関しては可能では
ないと、一般に考えられてきた。

例えば、上に引用されたアイシェルバーガーの論文のベ
ージ４６６を見よ。また、１９７８年の第８回フォール
トトレラント計算に関する国際会議におけルシェドルツ
スキ（３ｈｅｄｌｅｔｓｋｙ　）による”ＬＳＩ論理の
遅延テスト”　　（Ｄ　ｅｌａｙ　　Ｔ　ｅｓｔｉｎｇ
ＬＳＩ　　Ｌｏｑｉｃ）のベージ１５９−１６４を見よ
。

さらに、ＡＣテスト能力がＬＳＩ設計構成の中に設計る
節回までは、全てのシフトレジスタラッチは２つの値を
格納することができなければならないということが一般
に認識されていた。既知の設計技術により、そのような
能力を引出そうとすると、実質的な複雑さの増加と、チ
ップ面積のオーバーヘッドの増加をテスト能力に費やさ
なければならない結果となった。結果として、単位チッ
プ面積当りの曙能の数は減少した。

上記説明は主にＬＳＩ回路に関してなされたが、ＡＣテ
スト能力のないことが特に問題となる　・ＶＬＳＩ回路
にも適用される。

（発明が解決しようとする問題点）本発明は上記事情に屯みてなされたもので、その目的は
、付加的な複雑さを招くことなく、ＡＣテストを実行す
る能力を有し、そのような能力のために実質的なチップ
面積のオーバーヘッドを必要せず、また、２つの埴を格
納することができるＬＳＩとしＳＩ設計構成を提供する
ことである。

［発明の構成］（問題を解決するための手段と作用）上記目的を達成するために、シフトレジスタステージは
、データ入力に応答して、第１のデータ出力を供給する
ための第１のラッチ回路と、第１のデータ出力とパラレ
ルデータ入力に応答して、制御信号の関数として、前記
第１のデータ出力の写しを、あるいは、前記パラレルデ
ータ入力の写しを、制御されたデータ出力として供給す
るための制御回路と、前記制御されたデータ出力に応答
して第２のデータ出力を供給するための第２のラッチ回
路と、および、前記第２のデータ出力に応答して、第３
のデータ出力を供給するための第３のラッチ回路を具備
する。

また、第１のステージと最後のステージを含めて、カス
ケード接続された複数のシフトレジスタステージを有す
る、本発明によるシフトレジスタは、シリアルデータを
選択的に格納し、各第１のデータ出力を供給するための
各シフトレジスタステージのための各第１のラッチ回路
と、ここで、前記第１のステージの第１のラッチ回路は
前記シフトレジスタへのシリアルデータ入力に選択的に
応答し、各第１のデータ出力と、前記シフトレジスタへ
のパラレルデータ入力の各値とに応答して、制御信号の
関数として、各第１のデータ出力の各写し、あるいは、
パラレルデータ入力の各入力の各写しを各制御されたデ
ータ出力として供給するための各シフトレジスタステー
ジのための各制御回路と、各制御されたデータ出力に応
答して、各第２のデータ出力を供給するための各第２の
ラッチ回路と、および、各第２データ出力に応答して、
各第３のデータ出力を供給するための各第３のラッチ回
路と、ここで、各第３のデータ出力は、前記シフトレジ
スタのパラレルデータ出力としてパラレルに選択的に供
給され、あるいは、シフトレジスタの続く各第１のラッ
チ回路にシリアルデータとして選択的に供給され、とを
具備する。最後のステージの第３のデータ出力は、シフ
トレジスタのシリアルデータ出力を選択的に供給する。

（実施例）以下の詳細な説明と図面において、同じ引用番号は同じ
素子を示す。

第１図を参照して、実施例としてのラッチ回路１０は、
本発明のＬＳＩ設計構成を利用し、データ入力りを受付
けるためのインバータ１１を有する。

そのデータ人力りは、また、２人力アンドゲート１３に
供給される。データ人力りを受付けるための共通なノー
ドは、ラッチ回路１０のＤ入力、すなわら、データ入力
と考えられる。インバータ１１の出力は２人カアンドグ
ート１５の入力として供給され、そのアントゲ−１−１
５は他の入力としてクロック信号ＣＬＫを受付ける。ク
ロック信号ＣＬＫはまた、アンドゲート１３への入力と
して供給される。

アンドゲート１５の出力は入力としてノアゲートに１７
に接続されていて、一方、アンドゲート１３の出力は入
力としてノアゲート１９に接続されている。

ノアゲート１７の出力はノアゲート１９への他の入力と
して供給され、ノアゲート１９の出力は入力としてノア
ゲート１７に供給される。ラッチ回路１０の非反転デー
タ出力Ｑはノアゲート１７の出力によって供給される。

ラッチ回路１０の反転データ出力Ｑ−はノアゲート１９
の出力によって供給される。

動作において、ラッチ１０はクロック信号ＣＬＫがＨの
時データを通す。すなわち、Ｑデータ出力は、クロック
信号ＣＬＫがＨの間、データ人力りの写し（ｒｅｐｌｉ
ｃａ　）となる。ラッチ回路１０は、クロック信号ＣＬ
Ｋが立ち下がるときラッチし、クロック信号ＣＬＫがＬ
にある間、そのラッチされた出力を保持する。すなわち
、クロック信号ＣＬＫが立ち下がるとき、Ｑデータ出力
は、クロック遷移の時に、データ入力りと同じ論理状態
をラッチする。ラッチ回路１０の２つの状態はパス状態
とラッチ状態と呼ばれる。

ラッチ回路１０は正のクロックパルスを利用するとして
開示されるが、適当に論理を変更することにより負の論
理パルスを利用することができることは明らかである。

ラッチ回路１０は、一般にＤ形ラッチ、あるいはフリッ
プフロップとして知られているラッチデバイスの一例で
ある。以下の説明において、゛フリップ７０ップパとい
う言葉と、゛ラッチ″という言葉は同じ意味に使用され
る。ラッチ回路１０は、図示のために含まれるだけであ
り、他のタイプのクロックされるラッチ、あるいは、フ
リツプフロツブは本発明において利用される。

第２図を参照して、そこには本発明によるシフトレジス
タステージ２０のブロックダイアグラムが示され、それ
は、第１図に示されるラッチ回路１０のような複数のラ
ッチ回路を使用する。シフトレジスタステージ２０は、
そのデータ入力としてシリアルインデータ信号を受付け
、出力としてＴアウトデータ信号を供給するテスト（Ｔ
）ラッチ２１を有する。Ｔラッチ２１はクロック信号Ｔ
ＣＬＫによって同期が掛けられる。シフトレジスタ２０
は更に、２入力マルチプレクサ２３を有し、それは、デ
ータ入力としてＴラッチ２１からのＴアウトデータ信号
と、以下に説明するように、組合わせ論理ネットワーク
によって供給されるパラレルインデータ信号とを受付け
る。

マルチプレクサ２３は、パラレル／シフト（Ｐ／Ｓ）制
御信号によって、マルチプレクサデータ出力を供給する
ように制御され、そのデータ出力はＴアウトデータ信号
、あるいは、パラレルインデータ信号に対応する。例と
して、ＬのＰ／Ｓ信号は、マルチプレクサ２３がデータ
出力を供給するように制御し、そのデータ出力はパラレ
ルインデータ信号に対応する。一方、ＨのＰ／Ｓ信号は
、マルチプレクサ２３がデータ出力を供給するように制
御し、そのデータ出力はＴアウトデータ信号に対応する
。マルチプレクサ２３を制御するための前述のプロトコ
ールはこの説明に使用される。

データマルチプレクサ２３のデータ出力はマスク（Ｍ）
ラッチ２５のデータ入力に接続され、そのＭラッチ２５
は出力としてＭアウトデータ信号を供給する。Ｍラッチ
２５はクロック信号ＭＣＬＫによって同期が掛けられ、
その信号ＭＣＬＫはＴラッチ２１に供給されるクロック
信号ＴＣＬＫとはオーバーラツプしない。効果として、
マルチプレクサ２３は、Ｍラッチ２５に入力として供給
されるのはＴアウトデータ信号か、あるいは、パラレル
インデータ信号かを制御するために使用される。

Ｍラッチ２５からのＭアウトデータ信号はデータ入力と
してスレーブ（Ｓ）ラッチ２７に結合され、そのＳラッ
チ２７はその出力としてＳアウトデータ信号を供給する
。Ｓラッチ２７はクロック信号５ＣＬＫによって同期が
掛けられ、その信号５ＣＬＫはクロック信号ＴＣＬＫと
ＭＯＬＫとはオーバーラツプしない。

第３図を参照して、そこには本発明により構成された４
ステージのＮステージシフトレジスタ３０が示される。

特に、シフトレジスタ３０は、第１のステージｉｏｏと
、第２のステージ２００と、第３のステージ３００と、
および、第ＮのステージＮを有し、各ステージは第２図
に示されるシフトレジスタステージ２０と実質的に同一
である。参照と理解の容易のために、シフトレジスタス
テージ１００　。

２００．３００、Ｎの対応する構成物は、第２図のシフ
トレジスタステージ２０と同じ参照番号が付けられてい
る。

マルチプレクサ２３へのパラレルインデータ信号は論理
ネットワーク４０によって供給され、Ｓラッチ２７のＱ
データ出力からのＳアウトデータ信号は他の論理ネット
ワーク５０に供給される。ステージ１００のＴラッチ２
１へのシリアルインデータ信号は、外部からシフトレジ
スタ３０に供給され、一方、続くステージ２００．３０
０　、Ｎへのシリアルインデータ信号は８前のステージ
からの各Ｓアウトデータ信号によって供給される。この
ようにして、ステージ１００のＳラッチＱデータ出力は
、ステージ２００のＴラッチ３２のＤ入力に結合される
。そして、ステージ２００のＳラッチＱデータ出力はス
テージ３００のＴラッチ２１のＤ入力に結合される。複
数の他のシフトレジスタステージは、ステージ３００の
ＳラッチＱデータ出力から順番に、同様に接続される。

また、ステージＮのＳラッチＱデータ出力はシリアルア
ウトデータ出力を供給し、そのデータ出力はし８１回路
の出力端子に供給される。

■ラッチ２１はＴＣＬＫ信号によって同期が掛けられ、
Ｍラッチ２５はＭＣＬＫ信号によって同期が掛けられ、
Ｓラッチ２７は５ＣＬＫ信号によって同期が掛けられる
。前述のように、ＴＣＬＫ、ＭＣＬＫ、５ＣＬＫ信号は
オーバーラツプしない。

ここでより詳細に説明するように、シフトレジスタ３０
はいくつかの機能を提供し、その機能は、マルチプレク
サ２３に印加されるＰ／Ｓ信号と、ラッチクロック信号
ＴＣＬＫＳＭＣＬＫ、５ＣＬＫの位相によって制御され
る。ｉ単に言えば、そのような機能は一般に、（１）論
理ネットワーク５０にパラレルに転送するために、論理
ネットワーク４０から供給されるデータをパラレルにラ
ッチすること、（２）ステージ１００のＴラッチＤ入力
にシリアルに印加される入力データをシリアルに格納す
ること、（３）Ｓラッチ２７の内容を論理ネットワーク
５０にパラレル入力として順番に供給し、その後、Ｍラ
ッチ２５の内容を順番に供給すること（ここで、そのよ
うな内容はシリアルに格納されているン、を含む。

論理ネットワーク５０は適当なシフトレジスタ６０に入
力を供給し、そのレジスタ６０はシフトレジスタ３０と
実質的に同様である。このようにして、シフトレジスタ
６０は、シフトレジスタ３０と同様に機能し、また、他
の論理ネットワーク（図示せず）に入力を供給する。こ
こで詳細に説明するように、シフトレジスタ３０は論理
ネットワーク５０にＡＣテスト入力を供給し、シフトレ
ジスタ６０は論理ネットワーク５０のＡＣテストの結果
を格納するように゛機能する。シフトレジスタ６０のＴ
ラッチ、Ｍラッチ、Ｓラッチはシフトレジスタ３０に供
給されるラッチクロック信号ＴＣＬＫ、ＭＣＬに、５Ｃ
ＬＫで同期が掛けられ、シフトレジスタ６０のマルチプ
レクサはシフトレジスタ３０に、供給されるＰ／Ｓ制御
信号で制御される。

（ネットワーク４０と５０のような）テストされるべき
各組合わせ論理ネットワークに対して、シフトレジスタ
３０と同様な、２つのシフトレジスタが必要とされ、１
つは入力を供給し、他方は結果を格納するために必要と
される。以下の説明において、シフトレジスタ３０は理
解を容易にするために基本的に説明され、シフトレジス
タ６０は、シフトレジスタ３０に供給されるのと同じタ
イプの信号で同期が掛けられ制御されるので、実質的に
同様に機能するということが容易に理解される。

シフトレジスタ３０の動作モードは一般に、通常動作、
テストロード、および、ＡＣテストを含む。

動作のその様なモードは、第４図Ａから第４図Ｃまでと
関連して説明される。テストロードの動作モードはまた
、第５図を参照して説明される。

通常動作モードでは、シフトレジスタ３０は、（１）論
理ネットワーク４０から論理ネットワーク５０に転送さ
れるデータに対するパラレル転送バッフ−として、ある
いは、（２）テストベクトルをシリアルに入力するため
の、あるいは、セット／スキャン結果をシリアルに出力
するための標準的なセット／スキャンレジスタとして、
機能することができる。パラレル転送バッファとしての
動作のために、マルチプレクサ２３へのＰ／８制御信号
は、論理ネットワーク４０からのパラレルインデータ信
号をＭラッチ２５のＤ入力に転送するために、セットさ
れる。前に第２図で説明した例では、Ｐ／Ｓ制御信号は
しである。標準的セット／スキャンレジスタとしての動
作に対しては、マルチプレクサ２３に印加されるＰ／Ｓ
制御信号は、Ｔラッチ２１のＴアウトデータ信号をＭラ
ッチ２５のデータ入力に結合するために、Ｈである。

パラレル転送バッフ１としての通常のモードの動作に対
しては、Ｔラッチ２１は利用されず、Ｔ　Ｃ’Ｌ　Ｋ信
号を連続してＬに保持することによりラッチされた状態
に保持される。代わりに、■ラッチ２１は、ＴＣＬＫ信
号が連続してＨに保持されることによりバス状態に保持
される。

標準的なセット／スキャンレジスタとして通常のモード
動作に対しては、Ｔラッチ２１は、Ｓラッチ２１からの
Ｓアウトデータ出力がＭラッチ２５のデータ入力に供給
されるように、短絡回路として機能しなければならない
。従って、標準的なセット／スキャン動作では、ＴＣＬ
Ｋ信号は、バス状態にＴラッチ２１を保持するために、
連続してＨに保持されなければならない。

第４図は、通常動作モードに対するクロック信号のタイ
ミングを示している。ここで、シフトレジスタラッチ１
００．２００．３００はパラレルに、あるいは、シリア
ルにデータを受付けるための従来のマスタースレーブフ
リップフロップとして動作する。Ｍラッチ２５とＳラッ
チ２７は、オーバーランプしないクロック信号によって
同期が掛けられ、それらのクロック信号は、データをＭ
ラッチ２５に、その後続いて、Ｓラッチ２７にラッチす
るように、位相が合わされる。参照のために、５ＣＬＫ
信号の正の立ち上がりエツジは、システムのクロック周
期を定義するとして考えられる。従って、ＭＣＬＫ信号
は、第４図Ａに示されるように５ＣＬＫ信号を導くもの
として考えられる。このようにして、Ｍラッチ２５への
データ入力はＭＣＬＫ信号の立ち下がりに従ってラッチ
される。

パラレル転送バッファとして通常モードの動作に対して
使用される連続的にＬのＴＣＬＫ信号（ラッチ）はＴＣ
ＬＫ（１）として第４図Ａに示される。標準的なセット
／スキャンレジスタとして通常モード動作に対して利用
される連続的にＨのＴＣＬＫ信号（パス）はＴＣＬＫ　
（２）として第４図Ａに示される。前述のように、連続
的にＨのＴＣＬＫ信号はまた、パラレル転送バッファと
して、通常モード動作に対して使用されることができる
。

標準的なセット／スキャンレジスタとして動作するとき
、テストデータはシフトレジスタステージ１００の丁ラ
ッチ２１のデータ入力にシリアルインデータとして供給
される。テスト結果はステージＮでシリアルアウトデー
タをシリアルにシフトして出力することにより観察され
る。

テストロード動作において、ステージ１００．２００．
３００は、ロードの後に、Ｓラッチ２７がセットアツプ
ベクトルを含み、Ｍラッチがここで説明されるＡＣテス
ト動作の準備においてパルスベクトルを含むように、シ
リアルに入力されるテストベクトルがロードされる。Ｐ
／Ｓ制御信号はＨであり、その結果、Ｔアウトデータ信
号は各Ｍラッチ２５にデータ入力として供給される。ラ
ッチは順番に同期が掛けられ、その結果、（１）Ｍラッ
チ２５のデータ出力はラッチされ、（２）Ｍラッチ２５
のデータ出力はＳラッチ２７にラッチされ、また、Ｔラ
ッチ２１のデータ出力はＭラッチ２５にラッチされる。

第４図は前述のシーケンスを実行するためのクロックシ
ーケンスを示している。それによれば、Ｍラッチ２５に
格納されるデータは関連するＳラッチ２７にラッチされ
、関連するＴラッチ２１の入力は最初にＴラッチ２１に
、その後Ｍラッチ２５にラッチされる。参照のために、
ＴＣＬＫＭ号の正の端は′テストロードのシフト周期を
定義すると考えられる。全てのシフトレジスタステージ
１００　、２００．３００を参照して、データ入力はＴ
アウトデータ信号を供給するために、ＴＣＬＫ信号パル
スによってＴラッチ２１に最初にラッチされる。Ｍアウ
トデルり信号は、ラッチされたＳアウトデータ信号を供
給するために、５ＣＬＫ信号パルスによってＳラッチ２
７にラッチされる。■ラッチ２１が同期がとられるとき
、Ｍラッチ２５はラッチされた状態にあるので、Ｍア、
ウドデータ信号は最近のＴアウトデータ信号に基づいて
いないということに注意すべきである。Ｔアウトデータ
信号は、ラッチされたＭアウトデータ信号を供給するた
めに、ＭＣＬＫ信号パルスに従ってＭラッチ２５にラッ
チされる。

テストロード動作では、シフトレジスタ３０はステージ
１００のＴラッチデータ入力に印加されたテストベクト
ルをシリアルに格納する。シフトレジスタ３０にテスト
ベクトルを格納する目的は、Ｓラッチ２１に格納されで
いるセットアツプベクトルとＭラッチ２５に格納されて
いるパルスベクトルを最終的に持つためである。それを
実現するために、セットアツプベクトルとパルスベクト
ルは、テストベクトルを形成するようにインターリーブ
され、テストベクトルの第１の要素は、セットアツプベ
クトルの要素である。

前述の動作は、例として、第５図の状態表に参照して、
また、第３図のシフトレジスタ３０に示される３つのス
テージ１００　、２００．３００に関連して示される。

第５図の状態表は、ＴＣＬＫ、５ＣＬＫ、ＭＣＬＫ信号
の発生によって生じるシフトレジスタ３０の異なるラッ
チの内容を示す。状態表に於いて、シフトレジスタステ
ージ１００．２００　、３００は、各々５１００　、５
２００　、３３００として示され、個々のＴラッチ、Ｍ
ラッチ、Ｓラッチは、それぞれ、Ｔ、Ｍ、Ｓとして示さ
れる。

ＴＣＬＫＳＳＣＬＫｌＭＣＬＫクロック信号はそのまま
である。

セットアツプベクトルは、３つの要素ＡＣＥを有すると
して示され、ここで、各要素は２進数である。パルスベ
クトルは３つの要素ＢＤＦを含み、従って、テストベク
トルはＡＢＣＤＥＦであり、それは左端の要素が最初に
入力される（即ち、要素Ａが最初である）。

第５図の状態表を特に参照して、以下のデータ転送は、
シフトレジスタ１００内でのテストロード動作の周期１
の間に起きる。他のレジスタステージ２００．３００の
内容は、この時テストに関係ない。

ＴＣＬＫ信号パルスに従って、要素Ａはシフトレジスタ
ステージ１００のＴラッチ２１にラッチされる。

５ＣＬＫ信号パルスに従って、テストに関係ないデータ
はシフトレジスタ１００のＳラッチ２７にラッチされる
。ＭＣＬＫ信号パルスに従って、要素Ａは、その後、シ
フトレジスタステージ１００のＭラッチ２５にラッチさ
れる〇周期２の間に、以下のデータ転送がシフトレジスタ１０
０内で起きる。他の２つのシフトレジスタ２００．３０
０の内容は、テストに関係ない。

ＴＣＬＫ信号パルスに従って、要素Ｂはシフトレジスタ
ステージ１００のＴラッチ２１にラッチされる。

５ＣＬＫ信号パルスに従って、要素Ａがシフトレジスタ
ステージ１００のＳラッチ２７にラッチされる。

ＭＣＬＫ信号パルスに従１つて１、要素Ｂがシフトレジ
スタステージ１００のＭラッチ２５にラッチされる。

周期３の間に、以下のデータ転送がシフトレジスタ１０
０．２００の中で行われる。シフトレジスタステージ３
００の内容は、この時にはテストに関係ない。ＴＣＬＫ
信号パルスに従って、要素Ｃがシフトレジスタステージ
１００のＴラッチにラッチされ、要素Ａがシフトレジス
タステージ２００のＴラッチ２１にラッチされる。５Ｃ
ＬＫ信号パルスに従って、要素Ｂはシフトレジスタステ
ージ１００のＳラッチにラッチされ、テストに関係ない
データはシフトレジスタステージ２００のＳラッチ２７
にラッチされる。ＭＣＫ信号パルスに従って、要素Ｃは
シフトレジスタステージ１００のＭラッチ２５にラッチ
され、要素Ａはシフトレジスタステージ２００のＭラッ
チ２５にラッチされる。

テストロード動作の周期４の間に、以下のデータ転送が
シフトレジスタ１００　、２００の中で起きる。

シフトレジスタ３００の内容は、この時テストに関係な
い。ＴＣＬＫ信号パルスに従って、要素りはシフトレジ
スタステージ１００のＴラッチ２１にラッチされ、要素
Ｂはシフトレジスタステージ２００のＴラッチ２１にラ
ッチされる。５ＣＬＫ信号パルスに従って、要素Ｃはシ
フトレジスタ２００のＳラッチ２７にラッチされ、要素
Ａはシフトレジスタステージ２００のＳラッチ２７にラ
ッチされる。ＭＣＬＫ信号パルスに従って、要素りは、
シフトレジスタステージ２００のＭラッチ２５にラッチ
され、要素Ｂはシフトレジスタステージ２００のＭラッ
チ２５にラッチされる。

周期５の間に、以下のデータ転送がシフトレジスタ１０
０．２００　、３００の中で起きる。ＴＣＬＫ信号パル
スに従って、要素Ｅはシフトレジスタステージ１００の
Ｔラッチ２１にラッチされ、要素Ｃはシフトレジスタス
テージ２００のＴラッチ２１にラッチされる。５ＣＬＫ
信号パルスに従って、要素りはシフトレジスタステージ
１００のＳラッチ２７にラッチされ、要素Ｂはシフトレ
ジスタステージ２００のＳラッチ２７にラッチされ、テ
ストに関係ないデータはシフトレジスタステージ３００
のＳラッチ２７にラッチされる。ＭＯＬＫ信号パルスに
従って、要素Ｅはシフトレジスタステージ１００のＭラ
ッチ２５にラッチされ、要素Ｃはシフトレジスタステー
ジ３００のＭラッチ２５にラッチされ。要素Ａはシフト
レジスタステージ３００のＭラッチ２５にラッチされる
。

周期６の間に、以下のデータ転送がシフトレジスタステ
ージ１００．２００．３００の中で起きる。

ＴＣＬＫ信号パルスに従って、要素Ｆはステージ１００
のＴラッチ２１にラッチされ、要素りはステージ２００
のＴラッチ２１にラッチされ、要素Ｂはステージ３００
のＴラッチ２１にラッチされる。５ＣＬＫ信号パルスに
従って、要素Ｅはステージ１０ＧのＳラッチ２７にラッ
チされ、要素Ｃはステージ３００のＳラッチ２７にラッ
チされ、要素Ａはステージ３００のＳラッチ２１にラッ
チされる。ＭＣＬＫ信号パルスに従って、要素Ｆはステ
ージ１００のＭラッチ２５にラッチされ、要素りはステ
ージ２００のＭラッチ２５にラッチされ、要素Ｂはステ
ージ３００のＭラッチ２５にラッチされる。

前述の手順に従って、セットアツプベクトルＡＣＥはシ
フトレジスタステージ１００　、２００．３００の各Ｓ
ラッチ２１に格納される。パルスベクトルＢＤＦはシフ
トレジスタステージ３００．２００　。

１００のＭラッチ２５に格納される。望まれる程度に、
シフトレジスタステージの全てのステージは、前述の手
順に従って、セットアツプベクトルとパルスベクトルを
ロードされることができる。ここで、ステージ１００か
ら最も離れたステージに対してベクトル要素が最初に入
力される。適当なテストベクトルがシリアルにロードさ
れた後、シフトレジスタ３０は以下に説明するように、
ＡＣテストを行なうための準備をする。

テストロード動作が特別のクロックシーケンスに関連し
て説明されたが、それはまた、５ＣＬＫ、ＴＣＬＫ、Ｍ
ＣＬＫのクロックシーケンスで達成されることができる
。ここで、ラッチ信号パルスはオーバーラツプしない。

そのようなりロックシーケンスに関して、５ＣＬＫ信号
の正の端はテストロードシフト周期を定義するとして考
えられる。

テストロード動作におけるクロックの１位相合せの目的
は、新しいデータをＭラッチにラッチする前に、Ｍラッ
チの内容をＳラッチ２７にラッチすることである。Ｔラ
ッチ２１は、新しいデータの一時バッファとして有効に
機能する。テストロード動作におけるシフトレジスタ３
０の全体の機能は、Ｍラッチ２５とＳラッチ２７をマス
ター／スレーブフリップフロップのそれぞれマスターと
スレーブのラッチとして考えることにより、また、Ｔラ
ッチ２１とＭラッチ２５をマスター／スレーブフリップ
フロップのそれぞれマスターとスレーブのラッチとして
考えることにより、よりよく理解されることができる。

Ｍラッチ−２５は２つの異なる機能を果たすとき、その
ような機能は２つの異なる時に実行され、それはオーバ
ーラツプしないクロック信号を有することにより達成さ
れる。特に、Ｍラッチ２５は、そのデータ出力が５ＣＬ
Ｋ信号パルスに従ってＳラッチ２１にラッチされるとき
、マスターラッチとして機能する。Ｍラッチは、それが
ＭＣＬＫ信号パルスに従ってＴラッチ２１のデータ出力
をラッチするとき、スレーブラッチとして機能する。

ＡＣテストモードの動作の準備において、シフトレジス
タ３０には上述のようにテストベクトルがロードされ、
それは論理ネットワーク５０をテストするために適応さ
れる。同様に、シフトレジスタ６０には同時に、他の論
理ネットワーク（図示せず）をテストするための適当な
テストベクトルであるデータが０−ドされる。代わりに
、シフトレジスタ６０には、予め決められたデータがロ
ードされ、そのデータは、シフトレジスタ３０にロード
されたセットアツプベクトルデータとパルスベクトルデ
ータとに従って、論理ネットワーク５０の予想される正
しいパラレル出力とは異なる。シフトレジスタ６０にそ
のような予め決められたデータＷロードすることによっ
て、ＡＣテストの結果は適切に評価される。勿論、シフ
トレジスタ６０にロードされたその様な予め決められた
データは、他の論理ネットワーク（図示せず）をテスト
するための適当なテストベクトルに対応する。

テストベクトルがロードされたあと、論理ネットワーク
５０はシフトレジスタ３０のＳラッチ２１によって供給
されるセットアツプベクトルデータ出力に従って駆動さ
れる。

ＡＣテストモードでは、シフトレジスタ３０．６０がパ
ラレル入力に応答するようにテストベクトルがロードさ
れたあと、Ｐ／Ｓ制御信号がＬにセットされる。続いて
、Ｍラッチ２５によって供給されるパルスベクトルデー
タ出力は、パルスベクトルデータが入力として論理ネッ
トワーク５０に印加さ　。

れるようにＳラッチ２１にラッチされる。ＡＣテストに
応答して論理ネットワーク５０のパラレル出力がシフト
レジスタ６０のＭラッチに格納される。このようにして
、論理ネットワーク５０に関するＡＣテストについて、
シフトレジスタ３０は、シフトレジスタロ０が受信シフ
トレジスタである間に、転送シフトレジスタである。Ａ
Ｃテストに含まれる他の論理ネットワーク（図示せず）
に関して、シフトレジスタ３０はまた、シフトレジスタ
６ｏがまた送信器として機能する間に受信器として機能
する。

ＡＣテスト動作に必要なりロックの位相あわせは第４図
Ｃに示される。Ｔラッチ２１はＡＣテストモードでは使
用されず、ＴＣＬＫ信号は、■ラッチ２１はラッチされ
た状態にあるように、Ｌに保持される。代わりに、Ｔラ
ッチをパス状態にするＴＣＬＫ信号はＨに保持される。

５ＣＬＫ信号パルスはＳラッチ２７のパルスベクトルを
ラッチするように供給され、したがって、それは、論理
ネットワーク５０にパルスベクトルデータを供給する。

続いてのＭＣＬＫ信号パルスは、実質的にシフトレジス
タ３０と同様に、他のシフトレジスタ（図示せず）によ
って論理ネットワーク４０に印加されるＡＣテストシー
ケンスへの論理ネットワーク４ｏのデータ応答をシフト
レジスタ３０のＭラッチ２５に格納するように、および
、シフトレジスタ３ｏにょって適用されたＡＣテストシ
ーケンスへの論理ネットワーク５０のデータ応答を論理
ネットワーク５０のＭラッチに格納するように、利用さ
れる。

ＡＣテスト動作では、５ＣＬＫ信号のバス立上がりとＭ
ＣＬＫ信号のラッチ立下がりとの間の時間間隔は、ユー
ザ一定義の時間間隔であり、それは組合わせ論理ネット
ワーク４０．５０と、関連するシフトレジスタ３０．６
０とを有する集積回路の遅延特性をテストするために変
えられる。そのような遅延特性は、例えば、論理素子に
同期を掛けるまえのセットアツプ時間、パッケージビン
による遅延、コネクタによる遅延（例えば、関連するシ
フトレジスタが他のチップ上にある場合）、メディア（
例えば、銅あるいはアルミニウム）による遅延、ロード
の時の遅延、容量性遅延、リンギングと伝送ライン効果
を含む。このようにして、最少の遅延は、受信シフトレ
ジスタによって格納されるデータ中にエラーを生じるこ
となしに利用されることができる最短の間隔を決定する
ために、ユーザ一定義の時間間隔を順番に短くすること
により確められる。

ＡＣテスト動作に従って、シフトレジスタ６ｏの内容は
、論理ネットワーク５０のＡＣテストへの応答を観察す
るために、シリアルに出力される。同様に、シフトレジ
スタ３０の内容はまた、前述の通常動作モードに従って
、論理ネットワーク４ｏのＡＣテストへの応答を観察す
るためにシリアルに出力される。テスト応答がシリアル
に出力されている間に、新しいテストベクトルが、前述
のデス１〜ロード動作に従って同時にロードされる。

前述の説明は２論理ネツトワークと２シフトレジスタに
関してだけだが、実際のＶＬＳ　ＩおよびＬＳＩ回路は
、もっと多くの論理ネットワークと適当なシフトレジス
タを有している。例として、全てのシフトレジスタが、
同じ信号で、すなわち、ＴＣＬＫ、ＭＣＬＫ、５ＣＬＫ
クロック信号とＰ／Ｓ制御信号で、同期が取られ制御さ
れる。代わりに、シフトレジスタのおのおのは、必要と
される、あるいは、望まれる点で独立に同期が掛けられ
る付加的な能力を持つように構成されることができる。

例えば、集積回路の一部だけをＡＣテストすることがで
きることが望まれる。

前述の説明は、シフトレジスタステージ構成と、そのよ
うな構成が設計と装置の中に組込まれたＶＬＳＩあるい
はＬＳＩをＡＣあるいは遅延テストすることができるシ
フトレジスタ構成についてなされた。ＡＣテスト能力を
有するＶＬＳ　ＩあるいはＬＳＩ回路は、動作周波数の
増加につれて非常に重要になる全体としての遅延特性に
関して評価されることができる。そのようなＡＣあるい
は遅延のテストの、および、他の特性の結果として、そ
のような臨界的な遅延経路がまた、決定される。

本発明によって提供されるＡＣテスト能力は、各レジス
タステージに対して、開示された構成はＩＩ的な２ラツ
チの代わりに３ラツチを使用するだけなので、利用する
チップ面積の小さい部分が増加するだけである。さらに
、Ｔラッチ２１がセットアツプベクトルとパルスベクト
ルをロードするためにだけ利用され、ＡＣテストのため
には利用されにので、Ｔラッチ２１の実際の装置は低速
度デバイスである。そのような装置は、丁ラッチ２１を
提供するために利用されるチップ面積の量を減少させる
。

前述の説明は発明の特定の実施例についてなされたが、
種々の改造と変更が、当該技術分野の熟Ｉ！者によって
、請求によって定義される発明の範囲と精神からはなれ
ることなくなされることができる。

［発明の効果］本発明によるＬＳＩとＶＬＳ　Ｉの設計構成によれば、
付加的な複雑さをＪＢ　＜ことなく、ＡＣテストを実行
する能力を有し、さらに、そのような能力のために実質
的なチップ面積のオーバーヘッドを必要とせず、また、
２つの値を格納することができる。

【図面の簡単な説明】

第１図は、発明のＬＳＩ設計構成で利用されることがで
きるラッチ回路のブロック図であり、第２図は、発明の
ＬＳＩ設計構成のシフトレジスタステージのブロック図
であり、第３図は、発明のＬＳＩ設計構成のシフトレジスタのブ
ロック図であり、第４図Ａから第４図−〇は、第３図のシフトレジスタの
動作の異なるモードに対するタイミングチャートであり
、第５図は、あるベクトルがＡＣテストの目的でシフトレ
ジスタにシリアルにロードされるときの、第３図のシフ
トレジスタの異なるステージの内容を説明するための状
態表である。２１・・・Ｔラッチ、２３・・・マルチプレクサ、２５
・・・Ｍラッチ、２７・・・Ｓラッチ、３０・・・シフ
トレジスタ、４０．５０・・・論理ネットワーク出願人代理人　弁理士　鈴江武彦駕　　（＼　　　　Ｎ

Claims

【特許請求の範囲】

（１）データ入力に応答して、第１のデータ出力を供給
するための第１のラッチ手段と、前記第１のデータ出力とパラレルデータ入力とに応答し
て、制御信号の関数として、前記第１のデータ出力の写
し（ｒｅｐｌｉｃａ）、あるいは、前記パラレルデータ
入力の写しを制御されたデータ出力として供給するため
の制御手段と、前記制御されたデータ出力に応答して、第２のデータ出
力を供給するための第２のラッチ手段と、および、前記第２のデータ出力に応答して、第３のデータ出力を
供給するための第３のラッチ手段とを具備することを特
徴とする大規模集積回路（ＬＳＩ）と超大規模集積回路（ＶＬＳＩ）のためのシ
フトレジスタステージ。
（２）前記第１のラッチ手段は第１のクロック信号によ
って同期が掛けられ、前記第２のラッチ手段は第２のク
ロック信号によって同期が掛けられ、前記第３のラッチ
手段は第３のクロック信号によって同期が掛けられ、前
記第１、第２、および第３のクロック信号はオーバーラ
ップしないことを特徴とする特許請求の範囲第１項に記
載のシフトレジスタステージ。
（３）第１の動作モードの間に、前記制御信号は、前記
制御されたデータ出力として前記パラレルデータ入力の
前記写しを供給するように前記制御手段を制御し、前記
第１のラッチ手段は同期が掛けられず、前記第２と第３
のラッチ手段は各々マスター／スレーブフリップフロッ
プとして機能するように同期が掛けられることを特徴と
する特許請求の範囲第２項に記載のシフトレジスタステ
ージ。
（４）前記第２のクロック信号は前記第３のクロック信
号に先行することを特徴とする特許請求の範囲第３項に
記載のシフトレジスタステージ。
（５）第２の動作モードの間に、前記制御信号は、前記
制御されたデータ出力として前記第１のデータ出力の前
記写しを供給するように前記制御手段を制御し、前記第
２と第３のラッチ手段はマスター／スレーブフリップフ
ロップとして同期が掛けられ、および、前記第１と第２
のラッチ手段はマスター／スレーブフリップフロップと
して順番に同期が掛けられることを特徴とする特許請求
の範囲第２項に記載のシフトレジスタステージ。
（６）第２の動作モードの間に、前記制御信号は、前記
制御されたデータ出力として前記第１のデータ出力の前
記写しを供給するように前記制御手段を制御し、前記第
１と第２のラッチ手段はマスター／スレーブフリップフ
ロップとして同期が掛けられ、および、前記第２と第３
のラッチ手段はマスター／スレーブフリップフロップと
して順番に同期が掛けられることを特徴とする特許請求
の範囲第２項に記載のシフトレジスタステージ。
（７）ＡＣテスト動作モードの間に、前記制御信号は、
前記制御されたデータ出力として前記パラレルデータ入
力の前記写しを供給するように前記制御手段を制御し、
前記第１のラッチ手段は同期が掛けられず、および、前
記第３のクロックは、選択された時間間隔だけ前記第２
のクロックに先行することを特徴とする特許請求の範囲
第２項に記載のシフトレジスタステージ。
（８）前記制御手段はマルチプレクサを具備することを
特徴とする特許請求の範囲第１項に記載のシフトレジス
タステージ。
（９）前記ラッチ手段の各々は、クロック端子付きのＤ
形ラッチを具備することを特徴とする特許請求の範囲第
１項に記載のシフトレジスタステージ。
（１０）シリアルデータに応答して、各第１のデータ出
力を供給するための各シフトレジスタステージのための
各第１のラッチ手段であつて、前記第１のステージの前
記第１のラッチ手段は、前記シフトレジスタへのシリア
ルデータ入力に選択的に応答し、前記各第１のデータ出力と前記シフトレジスタへのパラ
レルデータ入力の各パラレルデータ値とに応答して、制
御信号の関数として、前記各第１のデータ出力の写し、
あるいは、前記各パラレルデータ値の写しを各制御され
たデータ出力として供給するための各シフトレジスタの
ための各制御手段と、前記各制御されたデータ出力に応答して、各第２のデー
タ出力を供給するための各第２のラッチ手段と、および
、前記各第２のデータ出力に応答して、各第３のデータ出
力を供給するための各第３のラッチ手段であって、前記
各第３のデータ出力は、前記シフトレジスタの順番の各
第１のラッチ手段に、前記シフトレジスタのパラレルデ
ータ出力としてパラレルに、あるいは、各シリアルデー
タとして、選択的に供給され、それにより、前記最後の
シフトレジスタステージの第３のデータ出力は、前記シ
フトレジスタのシリアルデータ出力を選択的に供給し、とを具備することを特徴とする第１のステージと最後の
ステージを有し、シリアルデータ入力、あるいは、パラ
レルデータ入力を選択的に受付け、シリアルデータ出力
、あるいは、パラレルデータ出力を選択的に供給するた
めの複数のカスケード接続されたシフトレジスタステー
ジを有するシフトレジスタ。
（１１）前記各第１のラッチ手段の全ては、第１のクロ
ック信号によって選択的に同期が掛けられ、前記各第２
のラッチ手段の全ては、第２のクロック信号によって同
期が掛けられ、および、前記各第３のラッチ手段の全て
は第３のクロック信号によつて同期が掛けられ、前記第
１と第２と第３のクロック信号はオーバーラップしない
ことを特徴とする特許請求の範囲第１０項に記載のシフ
トレジスタ。
（１２）第１の動作モードの間、前記制御信号は、前記
各制御されたデータ出力として、前記パラレルデータ値
の前記写しを供給するように前記各制御手段を制御し、
前記各第１のラッチ手段は同期が掛けられず、前記各第
２と各第３のラッチ手段は各々マスター／スレーブフリ
ップフロップとして機能するように同期が掛けられるこ
とを特徴とする特許請求の範囲第１１項に記載のシフト
レジスタ。
（１３）第２の動作モードの間に、前記制御信号は、前
記各制御されたデータ出力として、前記第１のデータ出
力の前記写しを供給するように前記各制御手段を制御し
、前記第１と第２と第３のクロック信号は前記シフトレ
ジスタへのシリアルデータ入力としてセットアップ値と
テスト値を有するテストベクトルをロードするために選
択的に位相あわせが行われ、それにより、前記各第３の
ラッチ手段はセットアップ値にラッチされ、前記各第２
の２のラッチ手段はテスト値にラッチされることを特徴
とする特許請求の範囲第１１項に記載のシフトレジスタ
。
（１４）第２の動作モードの間に、前記各第２と第３の
ラッチ手段はマスター／スレーブフリップフロップとし
て同期が掛けられ、前記各第１と第２のラッチ手段は順
番にマスター／スレーブフリップフロップとして同期が
掛けられることを特徴とする特許請求の範囲第１３項に
記載のシフトレジスタ。
（１５）第２の動作モードの間に、前記各第１と第２の
ラッチ手段は、マスター／スレーブフリップフトップと
して同期が掛けられ、前記各第２と第３のラッチ手段は
マスター／スッレーブフリップフロップとして順番に同
期が掛けられることを特徴とする特許請求の範囲第１３
項に記載のシフトレジスタ。
（１６）ＡＣテスト動作モードの間に、前記制御信号は
、前記各制御されたデータ出力として前記パラレルデー
タ値の前記写しを供給するように前記各制御手段を制御
し、前記各第１のラッチ手段は同期が掛けられず、およ
び、前記第３のクロック信号は、選択可能な時間間隔だ
け前記第２のクロックに先行することを特徴とする特許
請求の範囲第１１項に記載のシフトレジスタ。
（１７）前記制御手段のおのおのはマルチプレクサを具
備することを特徴とする特許請求の範囲第１０項に記載
のシフトレジスタ。
（１８）前記ラッチ手段のおのおのは、クロック端子付
きＤタイプラッチを具備することを特徴とする特許請求
の範囲第１０項に記載のシフトレジスタ。
（１９）論理ネットワーク入力を受信し、前記入力に応
答して論理ネットワーク出力を供給するための論理ネッ
トワークと、複数のカスケード接続されたシフトレジスタステージを
有し、第１のステージと最後のステージを有し、第１の
シフトレジスタのパラレル入力を選択的に受信し、第１
のシフトレジスタパラレル出力として前記論理ネットワ
ークへの前記論理ネットワーク入力を選択的に送信する
ための第１のシフトレジスタと、複数のカスケード接続されたシフトレジスタステージを
有し、第１のステージと最後のステージを有し、第２の
シフトレジスタパラレル入力として前記論理ネットワー
クからの前記論理ネットワーク出力を選択的に受信し、
第２のシフトレジスタパラレル出力を選択的に送信する
ための第２のシフトレジスタと、シリアルデータに応答して、各第１のデータ出力を供給
するための各シフトレジスタステージのための各第１の
ラッチ手段であつて、前記第１のステージの前記第１の
ラッチ手段は、前記シフトレジスタへのシリアルデータ
入力に選択的に応答し、前記各第１のデータ出力と前記各第１と第２のシフトレ
ジスタパラレル入力とに応答して、制御信号の関数とし
て、前記各第１のデータ出力の写し、あるいは、前記各
シフトレジスタパラレル入力の写しを各制御されたデー
タ出力として供給するための各シフトレジスタステージ
のための各制御手段と、前記各制御されたデータ出力に応答して、各第２のデー
タ出力を供給するための各第２のラッチ手段と、および
、前記各第２のデータ出力に応答して、各第３のデータ出
力を供給するための各第３のラッチ手段であつて、前記
各第３のデータ出力は、前記シフトレジスタの順番の各
第１のラッチ手段に、各シフトレジスタパラレル出力と
してパラレルに、あるいは、各シリアルデータとして、
選択的に供給され、それにより、前記最後のシフトレジ
スタステージの第３のデータ出力は、前記シフトレジス
タのシリアルデータ出力を選択的に供給し、とを具備す
ることを特徴とする集積回路構成。
（２０）前記各第１のラッチ手段は、第１のクロック信
号によつて選択的に同期が掛けられ、前記各第２のラッ
チ手段は、第２のクロック信号によつて同期が掛けられ
、および、前記各第３のラッチ手段は第３のクロック信
号によって同期が掛けられ、前記第１と第２と第３のク
ロック信号はオーバーラップしないことを特徴とする特
許請求の範囲第１９項に記載の集積回路構成。
（２１）第１の動作モードの間、前記制御信号は、前記
シフトレジスタパラレル入力の前記写しを、前記各制御
されたデータ出力として供給するように前記各制御手段
を制御し、前記各第１のラッチ手段は同期が掛けられず
、前記各第２と各第３のラッチ手段は各々マスター／ス
レーブフリップフロップとして機能するように同期が掛
けられることを特徴とする特許請求の範囲第２０項に記
載の集積回路構成。
（２２）第２の動作モードの間に、前記制御信号は、前
記各制御されたデータ出力として、前記第１のデータ出
力の前記写しを供給するように前記各制御手段を制御し
、前記第１と第２と第３のクロック信号は前記第１のレ
ジスタのシフトレジスタへのシリアルデータ入力として
セットアップ値とテスト値を有するテストベクトルをロ
ードするために選択的に位相あわせが行われ、それによ
り、前記第１のレジスタの前記各第３のラッチ手段はセ
ットアップ値にラッチされ、前記第１のレジスタの前記
各第２のラッチ手段はテスト値にラッチされることを特
徴とする特許請求の範囲第２０項に記載の集積回路構成
。
（２３）第２の動作モードの間に、前記各第２と第３の
ラッチ手段はマスター／スレーブフリップフロップとし
て同期が掛けられ、前記各第１と第２のラッチ手段はマ
スター／スレーブフリップフロップとして順番に同期が
掛けられることを特徴とする特許請求の範囲第２２項に
記載の集積回路構成。
（２４）第２の動作モードの間に、前記各第１と第２の
ラッチ手段は、マスター／スレーブフリップフロップと
して同期が掛けられ、前記各第２と第３のラッチ手段は
マスター／スッレープフリップフロップとして順番に同
期が掛けられることを特徴とする特許請求の範囲第２２
項に記載の集積回路構成。
（２５）ＡＣテスト動作モードの間に、前記制御信号は
、前記各制御されたデータ出力として前記シフトレジス
タパラレル入力の前記写しを供給するように前記各制御
手段を制御し、前記各第１のラッチ手段は同期が掛けら
れず、および、前記第３のクロック信号は、選択可能な
時間間隔だけ前記第２のクロックに先行し、それにより
、前記第１のシフトレジスタに格納される前記テスト値
は、前記第３のクロック信号に従つて前記論理ネットワ
ークへの前記論理ネットワーク入力として印加され、前
記論理ネットワークの応答は、前記第２のクロック信号
に従つて前記第２のシフトレジスタに格納される前記論
理ネットワーク出力として供給されることを特徴とする
特許請求の範囲第２２項に記載の集積回路構成。
（２６）第２の動作モードの間に、前記制御信号は、前
記各制御されたデータ出力として、前記第１のデータ出
力の前記写しを供給するように前記各制御手段を制御し
、前記第１と第２と第３のクロック信号は前記第１と第
２のレジスタのシフトレジスタへのシリアルデータ入力
としてセットアップ値とテスト値を有する各テストベク
トルをロードするために選択的に位相あわせが行われ、
それにより、前記各第３のラッチ手段はセットアップ値
にラッチされ、前記各第２のラッチ手段はテスト値にラ
ッチされることを特徴とする特許請求の範囲第２０項に
記載の集積回路構成。
（２７）第２の動作モードの間に、前記各第２と第３の
ラッチ手段はマスター／スレーブフリップフロップとし
て同期が掛けられ、前記各第１と第２のラッチ手段はマ
スター／スレーブフリップフロップとして順番に同期が
掛けられることを特徴とする特許請求の範囲第２６項に
記載の集積回路構成。
（２８）第２の動作モードの間に、前記各第１と第２の
ラッチ手段は、マスター／スレーブフリップフロップと
して同期が掛けられ、前記各第２と第３のラッチ手段は
マスター／スッレーブフリップフロップとして順番に同
期が掛けられることを特徴とする特許請求の範囲第２６
項に記載の集積回路構成。
（２９）ＡＣテスト動作モードの間に、前記制御信号は
、前記各制御されたデータ出力として前記シフトレジス
タパラレル入力の前記写しを供給するように前記各制御
手段を制御し、前記各第１のラッチ手段は同期が掛けら
れず、および、前記第３のクロック信号は、選択可能な
時間間隔だけ前記第２のクロックに先行し、それにより
、前記第１と第２のシフトレジスタに格納される前記テ
スト値は、前記論理ネットワークへの前記論理ネットワ
ーク入力として、また、前記第３のクロック信号に従つ
て他の論理ネットワークへの入力としてそれぞれ印加さ
れ、前記論理ネットワークの応答は、前記第２のクロッ
ク信号に従つて前記第２のシフトレジスタに格納される
前記論理ネットワーク出力として供給されることを特徴
とする特許請求の範囲第２６項に記載の集積回路構成。
（３０）ＡＣテスト動作モードの間に、前記制御信号は
、前記各制御されたデータ出力として前記シフトレジス
タパラレル入力の前記写しを供給するように前記各制御
手段を制御し、前記各第１のラッチ手段は同期が掛けら
れず、および、前記第３のクロック信号は、選択可能な
時間間隔だけ前記第２のクロックに先行することを特徴
とする特許請求の範囲第２０項に記載の集積回路構成。
（３１）前記制御手段のおのおのはマルチプレクサを具
備することを特徴とする特許請求の範囲第１９１９に記
載の集積回路構成。
（３２）前記ラッチ手段のおのおのは、クロック端子付
きＤタイプラッチを具備することを特徴とする特許請求
の範囲第１９項に記載の集積回路構成。