KR101713993B1 - 구동기 및 이를 구비하는 고전압 구동 회로 - Google Patents

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Abstract

구동기는 제1 상측 입력 신호 및 제1 하측 입력 신호의 엣지(edge)를 감지하여 엣지 감지 신호를 생성하고, 제1 상측 입력 신호 및 제1 하측 입력 신호를 지연시켜 상측 지연 신호 및 하측 지연 신호를 각각 제공하는 엣지 감지기, 엣지 감지 신호에 응답하여 기 설정된 데드 타임을 나타내는 데드 타임 신호를 생성하는 데드 타임 생성기, 및 데드 타임 신호에 기초하여 상측 지연 입력 신호 및 하측 지연 입력 신호에 기 설정된 데드 타임을 삽입하여 상측 출력 신호 및 하측 출력 신호로 제공하는 구동 신호 생성기를 포함한다.

Description

구동기 및 이를 구비하는 고전압 구동 회로 {Driver and high voltage drive circuit including the same}
　본 발명은 데드 타임 발생 회로에 관한 것으로, 더욱 상세하게는 데드 타임(dead time)을 발생시키는 경로를 공유하여 데드 타임의 미스 매칭(mismatching)을 줄이는 데드 타임 발생 회로 및 이를 포함하는 고전압 구동 집적 회로에 관한 것이다.
고전압 구동을 위한 고전압 구동 집적 회로는 상측(High side) 게이트 드라이버와 하측(low side) 게이트 드라이버를 포함할 수 있다.
상측 게이트 드라이버와 하측 게이트 드라이버는 서로 상이한 구동 전압들과 연결되어, 각각의 턴-온/오프 상태에 따라 상이한 구동 전압을 공급한다.
본 발명의 목적은 데드 타임을 발생시키기 위한 신호 경로를 공유하여 상측 및 하측 게이트 구동 신호들에 포함되는 데드 타임의 미스 매칭을 줄일 수 있는 구동기를 제공하는 것이다.
본 발명의 다른 목적은 입력 신호의 엣지를 감지하여 비교적 작은 오차를 가지는 엣지 감지 신호에 기초하여 데드 타임을 생성하여 데드 타임의 오차를 최소화하여 안정적으로 출력 신호를 제공할 수 있는 구동기를 구비하는 고전압 구동 회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일부 실시예들에 따른 구동기를 구비하는 고전압 구동 회로는 엣지 감지기, 데드 타임 생성기, 및 구동 신호 생성기를 포함한다. 상기 엣지 감지기는 제1 상측 입력 신호 및 제1 하측 입력 신호의 엣지(edge)를 감지하여 엣지 감지 신호를 생성하고, 상기 제1 상측 입력 신호 및 상기 제1 하측 입력 신호를 지연시켜 상측 지연 신호 및 하측 지연 신호를 각각 제공한다. 상기 데드 타임 생성기는 상기 엣지 감지 신호에 응답하여 기 설정된 데드 타임을 나타내는 데드 타임 신호를 생성한다. 상기 구동 신호 생성기는 상기 데드 타임 신호에 기초하여 상기 상측 지연 입력 신호 및 상기 하측 지연 입력 신호에 상기 기 설정된 데드 타임을 삽입하여 상측 출력 신호 및 하측 출력 신호로 제공한다.
일부 실시예들에 있어서, 상기 데드 타임 생성기는, 상기 엣지 감지 신호에 응답하여 충전되는 지연 캐패시터, 및 상기 지연 캐패시터에 충전된 전하량에 상응하는 지연 전압 및 기준 전압을 비교하여 상기 데드 타임 신호를 제공하는 비교기를 포함할 수 있다. 상기 데드 타임 생성기는, 패드를 통하여 상기 지연 캐패시터와 전기적으로 연결되며, 상기 기 설정된 데드 타임을 조정하는 외부 저항을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 상측 지연 입력 신호와 상기 데드 타임 신호를 논리곱 연산하여 상기 상측 출력 신호를 제공하는 제1 논리 연산기, 및 상기 하측 지연 입력 신호와 상기 데드 타임 신호를 논리곱 연산하여 상기 하측 출력 신호를 제공하는 제2 논리 연산기를 포함할 수 있다.
본 발명의 일부 실시예들에 따른 고전압 구동 회로는, 제2 상측 입력 신호 및 제2 하측 입력 신호를 수신하여 상기 제2 상측 및 하측 입력 신호들이 동시에 활성화되는 경우, 상기 제2 상측 및 하측 입력 신호들을 비활성화하여 상기 제1 상측 입력 신호 및 상기 제1 하측 입력 신호들로 각각 제공하는 슈트 스루 방지기(Shoot-through preventer)를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 슈트 스루 방지기는, 상기 제2 상측 입력 신호를 설정 신호, 상기 제2 하측 입력 신호를 재설정 신호로 하여 상측 래치 신호를 제공하는 RS 래치 회로(latch circuit), 상기 상측 래치 신호 및 상기 제2 상측 입력 신호에 대하여 논리곱 연산을 수행하여 상기 제1 상측 입력 신호를 제공하는 제1 방지 논리 연산기, 및 상기 상측 래치 신호의 상보 신호에 상응하는 하측 래치 신호, 및 상기 제2 하측 입력 신호에 대하여 논리곱 연산을 수행하여 상기 제1 하측 입력 신호를 제공하는 제2 방지 논리 연산기를 포함할 수 있다.
일부 실시예들에 있어서, 상기 엣지 감지기는, 상기 제1 상측 입력 신호 및 제1 하측 입력 신호 중 적어도 하나의 상승 엣지를 감지하여, 기 설정된 엣지 감지 시간 동안 활성화되는 상기 엣지 감지 신호를 생성할 수 있다.
일부 실시예들에 있어서, 상기 제1 상측 입력 신호를 지연시킨 상측 중간 입력 신호 및 상기 제1 상측 입력 신호에 기초하여 상기 상측 지연 신호를 생성하고, 상기 제1 하측 입력 신호를 지연시킨 하측 중간 입력 신호 및 상기 제1 하측 입력 신호에 기초하여 상기 하측 지연 신호를 생성하는 입력 지연부, 및 상기 상측 지연 신호 및 하측 지연 신호에 기초하여 상기 엣지 감지 신호를 생성하는 엣지 감지 논리 연산기를 포함할 수 있다. 예를 들어, 상기 입력 지연부는, 상기 제1 상측 입력 신호를 지연시켜 상기 상측 중간 입력 신호를 제공하는 적어도 하나의 상측 지연 버퍼들, 상기 제1 하측 입력 신호를 지연시켜 상기 하측 중간 입력 신호를 제공하는 적어도 하나의 하측 지연 버퍼들, 상기 상측 중간 입력 신호 및 상기 제1 상측 입력 신호에 대하여 논리곱 연산을 수행하여 상기 상측 지연 신호를 제공하고, 상기 하측 중간 입력 신호 및 상기 제1 하측 입력 신호에 대하여 논리곱 연산을 수행하여 상기 하측 지연 신호를 제공하는 입력 지연 논리 연산부를 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일부 실시예들에 따른 고전압 구동 회로는 구동기 및 출력단을 포함할 수 있다. 상기 구동기는 제1 상측 입력 신호 및 제1 하측 입력 신호의 상승 엣지를 감지하여 엣지 감지 신호를 생성하고, 상기 엣지 감지 신호에 응답하여 기 설정된 데드 타임을 나타내는 데드 타임 신호를 생성하여, 상기 데드 타임 신호에 기초하여 상기 제1 상측 및 하측 입력 신호들에 상기 기 설정된 데드 타임을 삽입하여 상측 출력 신호 및 하측 출력 신호로 제공한다. 상기 출력단은 고전원 전압에 의하여 구동되며 상기 상측 출력 신호 및 하측 출력 신호에 응답하여 시스템 출력 신호를 제공한다.
일부 실시예들에 있어서, 상기 출력단은, 상기 고전원 전압, 및 상기 시스템 출력 신호가 제공되는 출력 단자 사이에 연결되어 상기 상측 출력 신호에 응답하여 턴-온(turn-on) 되는 상측 출력 트랜지스터, 및 상기 출력 단자 및 접지 단자 사이에 연결되어 상기 하측 출력 신호에 응답하여 턴-온되는 하측 출력 트랜지스터를 포함할 수 있다.
일부 실시예들에 있어서, 상기 엣지 감지 신호는 기 설정된 엣지 감지 시간 동안 활성화되며, 상기 엣지 감지 시간은 상기 기 설정된 데드 타임보다 짧을 수 있으며, 실시예에 따라, 상기 엣지 감지 시간은 상기 기 설정된 데드 타임보다 상대적으로 훨씬 작은 값을 가질 수 있다.
일부 실시예들에 있어서, 상기 구동기는, 상기 제1 상측 입력 신호 및 제1 하측 입력 신호의 엣지(edge)를 감지하여 상기 엣지 감지 신호를 생성하고, 상기 제1 상측 입력 신호 및 상기 제1 하측 입력 신호를 지연시켜 상측 지연 신호 및 하측 지연 신호를 각각 제공하는 엣지 감지기, 상기 엣지 감지 신호에 응답하여 상기 데드 타임 신호를 생성하는 데드 타임 생성기, 및 상기 데드 타임 신호에 기초하여 상기 상측 지연 입력 신호 및 상기 하측 지연 입력 신호에 상기 기 설정된 데드 타임을 삽입하여 상기 상측 출력 신호 및 하측 출력 신호로 제공하는 구동 신호 생성기를 포함할 수 있다. 일부 실시예들에 따라, 상기 고전압 구동 회로는 외부로부터 제2 상측 입력 신호 및 제2 하측 입력 신호를 각각 수신하여, 상기 제2 상측 및 하측 입력 신호들이 동시에 활성화되는 경우, 상기 제2 상측 및 하측 입력 신호들을 비활성화시켜 각각 상기 제1 상측 및 하측 입력 신호들로 제공하는 슈트 스루 방지기를 더 포함할 수 있다.
예를 들어, 본 발명의 일부 실시예들에 따른 고전압 구동 회로에 있어서, 상기 고전원 전압은 약 600V에 상응할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 구동기를 구비하는 고전압 구동 회로는 구동 입력 신호의 엣지를 감지하여 단일 경로로 생성된 데드 타임을 삽입하여 상측 및 하측 구동단들의 데드 타임 미스 매칭을 최소화할 수 있다.
또한, 상기와 같은 본 발명의 실시예들에 따른 구동기를 구비하는 고전압 구동 회로는 상대적으로 작은 크기를 가지는 위상 감지 신호에 기초하여 데드 타임 신호를 생성하여 데드 타임의 오차를 최소화하여 안정적으로 구동 신호를 제공할 수 있다.
도 1 및 2는 본 발명의 일부 실시예들에 따른 구동기들을 나타내는 블록도들이다.
도 3은 도 1 및 도 2의 엣지 감지기의 일 실시예를 나타내는 도면이다.
도 4는 도 1 및 도 2의 데드 타임 생성기의 일 실시예를 나타내는 회로도이다.
도 5는 도 1 및 도 2의 구동 신호 생성기의 일 실시예를 나타내는 회로도이다.
도 6은 본 발명의 일부 실시예들에 따른 구동기들의 동작을 설명하기 위한 파형도이다.
도 7은 도 2의 슈트 스루 방지기의 일 실시예를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 슈트 스루 방지기의 동작을 설명하기 위한 파형도이다.
도 9는 본 발명의 일부 실시예들에 따른 구동기를 구비하는 고전압 구동 회로를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 구동기를 나타내는 블록도이다.
도 1을 참조하면, 구동기(100a)는 엣지 감지기(110), 데드 타임 생성기(120), 및 구동 신호 생성기(130)를 포함할 수 있다.
엣지 감지기(110)는 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)를 수신하여 각각의 엣지(edge)를 감지하여 엣지 감지 신호(EDG)를 생성할 수 있다. 예를 들어, 엣지 감지기(110)는 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1) 중 적어도 하나의 상승 엣지(rising edge) 또는 하강 엣지(falling edge)를 감지하여 엣지 감지 신호(EDG)를 생성할 수 있다.
실시예에 따라, 엣지 감지 신호(EDG)는 상측 입력 신호(HIN1) 및 하측 입력 신호(LIN1)의 주파수 및 듀티 비(Duty ratio)에 따라 상이해질 수 있다.
엣지 감지기(110)는 상측 입력 신호(HIN1) 및 하측 입력 신호(LIN1)를 지연시켜 상측 지연 신호(INH) 및 하측 지연 신호(INL)를 각각 제공할 수 있다. 상측 지연 신호(INH) 및 하측 지연 신호(INL)는 각각 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)가 기 설정된 지연 시간만큼 지연된 신호일 수 있다. 다만, 실시예에 따라, 제1 상측 입력 신호(HIN1)가 지연되어 상측 지연 신호(INH)가 되는 시간과, 제1 하측 입력 신호(LIN1)가 지연되어 하측 지연 신호(INL)가 되는 시간은 서로 상이할 수 있다.
데드 타임 생성기(120)는 엣지 감지 신호(EDG)에 응답하여 기 설정된 데드 타임을 나타내는 데드 타임 신호(DT)를 생성할 수 있다. 데드 타임 신호(DT)는 기 설정된 데드 타임 동안 일정한 논리 상태를 유지하는 등으로 기 설정된 데드 타임을 나타낼 수 있다. 예를 들어, 데드 타임 신호(DT)는 기 설정된 데드 타임 동안 논리 상태 "하이"를 유지하고, 기 설정된 데드 타임이 경과하면, 논리 상태 "로우"로 천이할 수 있다. 다만, 이는 예시적인 것에 불과하고 데드 타임 신호(DT)는 이와는 상이한 방식으로 기 설정된 데드 타임을 나타낼 수 있다.
구동 신호 생성기(130)는 상측 지연 신호(INH) 및 하측 지연 신호(INL)를 수신하고, 데드 타임 신호(DT)에 기초하여 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)에 각각 기 설정된 데드 타임을 삽입하여 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)를 제공할 수 있다.
상측 출력 신호(HOUT)는 상측 지연 신호(INH) 및 데드 타임 신호(DT)에 기초하여 생성될 수 있으며, 하측 출력 신호(LOUT)는 하측 지연 신호(INL) 및 데드 타임 신호(DT)에 기초하여 생성될 수 있다. 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)가 동시에 활성화되는 경우, 약 600V 정도의 고전압으로 구동되는 구동 출력단에 포함된 상측 출력단 및 하측 출력단이 동시에 턴-온 되어 출력단에 순간적으로 큰 전류가 흐르는 슈트 스루 현상이 발생할 수 있다. 따라서 슈트 스루 현상을 방지하기 위하여 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)의 천이 시점에 기 설정된 데드 타임을 삽입할 수 있다.
다만, 기 설정된 데드 타임이 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)에 삽입되는 경우, 각각의 기 설정된 데드 타임이 상이할 수 있다. 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)에 상이한 데드 타임이 삽입되는 경우, 상보적으로 동작하는 상측 및 하측 출력단의 균형이 깨질 수 있어, 최종적으로 제공되는 시스템 출력 신호가 안정적으로 제공되지 못할 수 있다.
제1 상측 및 하측 입력 신호들(HIN1, LIN1)에 삽입되는 데드 타임의 미스 매칭(mismatching)은 서로 상이한 경로를 통하여 데드 타임이 삽입되는 것에 기인할 수 있다. 따라서 본 발명의 일부 실시예들에 따른 구동기는 제1 상측 및 하측 입력 신호들(HIN1, LIN1)에 단일의 데드 타임 신호(DT)에 기초하여 기 설정된 데드 타임을 삽입하여, 데드 타임 미스 매칭을 최소화할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 구동기를 나타내는 블록도이다.
도 2를 참조하면, 구동기(100b)는 슈트 스루 방지기(140), 엣지 감지기(110), 데드 타임 생성기(120), 및 구동 신호 생성기(130)를 포함할 수 있다.
도 1의 구동기(100a)와 비교하였을 경우, 도 2의 구동기(100b)는 슈트 스루 방지기(140)를 더 포함할 수 있다.
슈트 스루 방지기(140)는 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)를 수신하여, 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)를 제공한다. 일반적인 경우, 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)는 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)와 실질적으로 동일할 수 있다. 다만, 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)가 동시에 활성화되는 경우, 슈트 스루 방지기(140)는 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)를 비활성화하여 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)로 제공한다.
제1 상측 입력 신호(HIN1)및 제1 하측 입력 신호(LIN1)가 동시에 활성화되는 경우, 슈트 스루 현상이 발생할 수 있다. 따라서, 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)가 동시에 활성화되는 경우, 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)를 모두 비활성화시켜 제1 상측 입력 신호(HIN1)및 제1 하측 입력 신호(LIN1)로 제공할 수 있다.
슈트 스루 방지기(140)를 제외한 구동기(100b)의 구성은 도 1의 구동기(100a)와 실질적으로 동일하며, 동일한 참조부호는 동일한 구성요소를 나타낸다. 따라서, 이에 대한 자세한 설명은 생략하도록 한다.
도 3은 도 1 및 도 2의 엣지 감지기의 일 실시예를 나타내는 도면이다.
도 3을 참조하면, 엣지 감지기(110)는 입력 지연부(115) 및 엣지 감지 논리 연산기(116)를 포함할 수 있다.
입력 지연부(115)는 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)를 지연시켜 상측 중간 입력 신호(DHIN) 및 하측 중간 입력 신호(DLIN)을 생성할 수 있다. 입력 지연부(115)는 상측 중간 입력 신호(DHIN) 및 제1 상측 입력 신호(HIN1)에 기초하여 상측 지연 신호(INH)를 제공하고, 하측 중간 입력 신호(DLIN) 및 제1 하측 입력 신호(LIN1)에 기초하여 하측 지연 신호(INL)를 제공할 수 있다.
입력 지연부(115)는 제1 상측 입력 신호(HIN1)를 지연시켜 상측 중간 입력 신호(DHIN)를 제공하는 적어도 하나의 상측 지연 버퍼들(111), 제1 하측 입력 신호(LIN1)를 지연시켜 하측 중간 입력 신호(DLIN)를 제공하는 적어도 하나의 하측 지연 버퍼들(112), 및 상측 중간 입력 신호(DHIN) 및 제1 상측 입력 신호(HIN1)에 대하여 논리 연산을 수행하여 상측 지연 신호(INH)를 제공하고, 하측 중간 입력 신호(DLIN) 및 제1 하측 입력 신호(LIN1)에 대하여 논리 연산을 수행하여 하측 지연 신호(INL)을 제공하는 입력 지연 논리 연산부를 포함할 수 있다.
입력 지연 논리 연산부는 제1 입력 지연 논리 연산기(113) 및 제2 입력 지연 논리 연산기(114)를 포함할 수 있다. 제1 입력 지연 논리 연산기(113)는 상측 중간 입력 신호(DHIN) 및 제1 상측 입력 신호(HIN1)에 대하여 논리곱 연산을 수행하여 상측 지연 신호(INH)를 제공할 수 있다. 제2 입력 지연 논리 연산기(114)는 하측 중간 입력 신호(DLIN) 및 제1 하측 입력 신호(LIN1)에 대하여 논리곱 연산을 수행하여 하측 지연 신호(INL)를 제공할 수 있다.
엣지 감지 논리 연산기(116)는 상측 지연 신호(INH) 및 하측 지연 신호(INL)에 기초하여 엣지 감지 신호(EDG)를 생성할 수 있다. 엣지 감지 논리 연산기(116)는 NOR 논리 연산자일 수 있다. 엣지 감지 신호(EDG)는 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)중 적어도 하나의 상승 엣지 또는 하강 엣지에서 기 설정된 엣지 감지 시간 동안 활성화될 수 있다. 엣지 감지 신호(EDG)는 엣지 감지기(110)의 구성에 따라 상이한 특성을 가질 수 있으며, 본 명세서에서 설명하는 것은 예시적인 것에 불과하다.
도 4는 도 1 및 도 2의 데드 타임 생성기의 일 실시예를 나타내는 회로도이다.
도 4를 참조하면, 데드 타임 생성기(120)는 제1 내지 제3 PMOS 트랜지스터들(MP1, MP2, MP3), 제1 NMOS 트랜지스터(MN1), 내부 저항(Rin), 지연 캐패시터(C1), 및 비교기(123)를 포함할 수 있다.
제1 PMOS 트랜지스터(MP1)는 전원 전압(VDD)을 인가받는 제1 단자, 내부 저항(Rin)과 연결된 제2 단자, 및 제2 단자와 서로 연결된 게이트를 포함한다. 내부 저항(Rin)은 패드(121)를 통하여 외부 저항(Rdt)과 연결될 수 있다. 외부 저항(Rdt)은 패드(121)와 접지 전압(GND)사이에 연결될 수 있다.
제2 PMOS 트랜지스터(MP2)는 전원 전압(VDD)을 인가받는 제1 단자, 및 제1 PMOS 트랜지스터(MP1)의 게이트와 연결된 게이트를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)는 전류 미러(current mirror)를 형성하여 제1 PMOS 트랜지스터(MP1)의 제2 단자에 흐르는 전류와 제2 PMOS 트랜지스터(MP2)의 제2 단자에 흐르는 전류는 실질적으로 동일할 수 있다. 따라서, 외부 저항(Rdt)의 크기에 따라 제1 PMOS 트랜지스터(MP1)의 제2 단자에 흐르는 전류가 상이해질 수 있어, 외부 저항(Rdt)의 조절에 의하여 제2 PMOS 트랜지스터(MP2)의 제2 단자에 흐르는 전류를 결정할 수 있다.
제3 PMOS 트랜지스터(MP3)는 제2 PMOS 트랜지스터(MP2)의 제2 단자와 연결된 제1 단자 및 엣지 신호(EDG)를 인가받는 게이트를 포함할 수 있다. 제1 NMOS 트랜지스터(MN1)는 제3 PMOS 트랜지스터(MP3)의 제2 단자와 연결된 제1 단자, 접지 전압(GND)과 연결된 제2 단자, 및 엣지 신호(EDG)를 인가받는 게이트를 포함한다.
지연 캐패시터(C1)는 제3 PMOS 트랜지스터(MP3)의 제2 단자, 즉 제1 NMOS 트랜지스터(MN1)의 제1 단자 및 접지 전압(GND)의 사이에 전기적으로 연결된다. 지연 캐패시터(C1)는 엣지 신호(EDG)에 응답하여 상보적으로(complementary) 동작하는 제3 PMOS 트랜지스터(MP3) 및 제1 NMOS 트랜지스터(MN1)에 따라 전하를 충전 또는 방전할 수 있다.
비교기(123)는 지연 캐패시터(C1)의 전하량에 상응하는 지연 전압(DL)과 기준 전압(VREF)을 비교하여 데드 타임 신호(DT)를 생성한다. 데드 타임 신호(DT)는 기 설정된 데드 타임을 나타내는 신호에 상응할 수 있으며, 예를 들어, 지연 전압(DL)이 기준 전압(VREF)보다 큰 경우, 데드 타임 신호(DT)가 활성화될 수 있다. 기준 전압(VREF)은 전압 생성기와 같은 외부 장치에서 제공될 수 있으며, 기 설정된 데드 타임은 기준 전압(VREF)의 크기에 따라 상이해질 수도 있다.
도 5는 도 1 및 도 2의 구동 신호 생성기의 일 실시예를 나타내는 회로도이다.
도 5를 참조하면, 구동 신호 생성기(130)는 제1 논리 연산기(131) 및 제2 논리 연산기(133)를 포함할 수 있다.
제1 논리 연산기(131)는 상측 지연 신호(INH) 및 데드 타임 신호(DT)에 대하여 논리곱 연산을 수행하여 상측 출력 신호(HOUT)를 제공한다. 제2 논리 연산기(133)는 하측 지연 신호(INL) 및 데드 타임 신호(DT)에 대하여 논리곱 연산을 수행하여 하측 출력 신호(LOUT)를 제공한다.
상측 출력 신호(HOUT)는 제1 상측 입력 신호(HIN1)에 데드 타임 신호(DT)에서 나타난 기 설정된 데드 타임을 삽입한 신호에 상응할 수 있다. 예를 들어, 상측 출력 신호(HOUT)가 논리 상태 '로우'에서 논리 상태 '하이'로 천이하는 상승 엣지에서 기 설정된 데드 타임만큼 지연된 시점에서 논리 상태가 천이하도록 기 설정된 데드 타임을 삽입할 수 있다. 또한, 상측 출력 신호(HOUT)가 논리 상태 '하이'에서 논리 상태 '로우'로 전이하는 하강 엣지에서 기 설정된 데드 타임만큼 지연된 시점에서 논리 상태가 천이하도록 기 설정된 데드 타임을 삽입할 수 있다.
상측 출력 신호(HOUT)와 유사하게, 하측 출력 신호(LOUT)는 제1 하측 입력 신호(LIN1)에 데드 타임 신호(DT)에 나타난 기 설정된 데드 타임을 삽입한 신호에 상응할 수 있다. 하측 출력 신호(LOUT)는 제1 하측 입력 신호(LIN1)의 천이 시점에서 기 설정된 데드 타임이 경과한 시점에서 천이할 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 구동기들의 동작을 설명하기 위한 파형도이다.
이하에서는, 도 1내지 6을 참조하여 본 발명의 일부 실시예들에 따른 구동기들의 동작을 설명하도록 한다.
HIN은 도1 및 도 2에서의 제1 상측 입력 신호(HIN1) 및 제2 상측 입력 신호(HIN2)에 상응할 수 있다. 제1 상측 입력 신호(HIN1)가 제1 하측 입력 신호(LIN1)와 동시에 활성화되지 않는 경우, 제2 상측 입력 신호(HIN2)는 제1 상측 입력 신호(HIN1)와 실질적으로 동일하기 때문에 HIN으로 나타내고 상측 입력 신호로 함께 설명하도록 한다. LIN은 도 1 및 도 2에서의 제1 하측 입력 신호(LIN1) 및 제2 하측 입력 신호(LIN2)에 상응할 수 있다. LIN은 HIN와 유사하게 제1 하측 입력 신호(LIN1) 및 제2 하측 입력 신호(LIN2)를 모두 포함할 수 있다.
DHIN은 상측 중간 입력 신호, DLIN은 하측 중간 입력 신호, INH는 상측 지연 신호, INL은 하측 지연 신호, EDG는 엣지 감지 신호, DL은 도 4의 지연 캐패시터(C1)에 충전된 전하량에 상응하는 지연 전압, DT는 데드 타임 신호, HOUT은 상측 출력 신호, 및 LOUT은 하측 출력 신호를 나타낸다.
t1 시점에서, 상측 입력 신호(HIN)가 활성화되고, 하측 입력 신호(LIN)가 비활성화된다. 본 명세서에서는 특정한 신호가 활성화되는 경우, 논리 상태 '하이'에 상응하고, 비활성화되는 경우, 논리 상태 '로우'에 상응하는 것으로 설명할 것이지만, 실시예에 따라 이와 반대일 수 있다.
비활성화된 하측 입력 신호(LIN)에 응답하여 하측 지연 신호(INL)가 비활성화되고, 하측 출력 신호(LOUT)가 비활성화된다. 활성화된 상측 입력 신호(HIN)에 응답하여 엣지 감지 신호(EDG)가 활성화된다. 활성화된 엣지 감지 신호(EDG)에 응답하여 지연 전압(DL)은 접지 전압(GND) 레벨로 방전된다.
상측 입력 신호(HIN)는 도 3의 적어도 하나의 상측 버퍼들(111)을 거쳐 상측 중간 입력 신호(DHIN)로 제공되고, 하측 입력 신호(LIN)는 도 3의 적어도 하나의 하측 버퍼들(112)을 거쳐 하측 중간 입력 신호(DLIN)로 제공될 수 있다. 상측 중간 입력 신호(DHIN) 및 하측 중간 입력 신호(DLIN)는 기 설정된 지연 시간만큼 지연되어 t2 시점에서 천이할 수 있다. 상측 입력 신호(HIN)와 상측 중간 입력 신호(DHIN)에 대하여 논리곱 연산을 수행하여 상측 지연 신호(INH)를 제공하고, 하측 입력 신호(LIN)와 하측 중간 입력 신호(DLIN)에 대하여 논리곱 연산을 수행하여 하측 지연 신호(INL)를 제공한다. 따라서 상측 지연 신호(INH) 및 하측 지연 신호(INL)는 논리 상태 '로우'에서 논리 상태 '하이'로 천이하는 상승 엣지에서만 지연된 형태를 가진다.
엣지 감지 신호(EDG)는 상측 지연 신호(INH) 및 하측 지연 신호(INL)에 대하여 논리곱 연산을 수행하여 제공될 수 있다. 따라서, 상측 중간 입력 신호(DHIN)에 따라 상측 지연 신호(INH)가 천이하며, 엣지 감지 신호(EDG)가 비활성화된다.
엣지 감지 신호(EDG)는 상측 입력 신호(HIN)가 적어도 하나의 상측 지연 버퍼들(111)을 통과하여 상측 중간 입력 신호(DHIN)가 활성화되는 시간 동안만큼 활성화된 상태를 유지할 수 있다. 실시예에 따라, 엣지 감지 신호(EDG)는 기 설정된 엣지 감지 시간동안 활성화될 수 있다. 엣지 감지 신호(EDG)가 비활성화되면, 접지 전압(GND) 레벨로 초기화되었던 지연 전압(DL)이 충전되기 시작하여 선형적으로 증가한다.
선형적으로 증가하는 지연 전압(DL)이 기준 전압(VREF)보다 커지는 t3 시점에서 데드 타임 신호(DT)가 활성화된다. 따라서 데드 타임 신호(DT)는 엣지 감지 신호(EDG)에 응답하여 기 설정된 데드 타임 동안 비활성화될 수 있다. 결국, 엣지 감지 신호(EDG)에 응답하여 기준 전압(VREF)까지 지연 캐패시터(C1)가 충전되는 시간이 기 설정된 데드 타임에 상응할 수 있다.
기 설정된 엣지 감지 시간은 t2 시점에서 t1 시점을 뺀 시간에 상응하여, 기 설정된 데드 타임인 t3 시점에서 t1 시점을 뺀 시간보다 상대적으로 작을 수 있다. 예를 들어, 기 설정된 엣지 감지 시간은 기 설정된 데드 타임보다 훨씬 짧을 수 있따. 본 발명의 일 실시예에 따른 구동기는, 상대적으로 짧은 기 설정된 엣지 감지 시간에 기초하여 기 설정된 데드 타임을 결정한다. 따라서 기 설정된 데드 타임의 오차를 줄일 수 있고, 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)에 동일한 데드 타임 신호(DT)에 기초하여 기 설정된 데드 타임을 삽입하여 상측 및 하측 출력 신호들(HOUT, LOUT)에 삽입되는 데드 타임의 미스매칭을 최소화할 수 있다.
상측 출력 신호(HOUT)는 상측 지연 신호(INH)와 데드 타임 신호(DT)에 대하여 논리곱 연산을 수행하여 제공될 수 있다. 상측 출력 신호(HOUT)는 상측 입력 신호(HIN)와 데드 타임 신호(DT)에 대하여 논리곱 연산을 수행하여 제공될 수도 있으나, 이상적인 시스템이 아닌 이상 상측 입력 신호(HIN)가 지연되어 제공될 수 있어 상측 출력 신호(HOUT)에 피크(peak)와 같은 노이즈(noise)가 포함될 수 있다. 따라서, 상측 입력 신호(HIN)를 지연시킨 상측 지연 신호(INH)와 데드 타임 신호(DT)에 대하여 논리곱 연산을 수행하여 상측 출력 신호(HOUT)를 제공하여 안정적으로 데드 타임을 삽입할 수 있다.
상측 출력 신호(HOUT)와 유사한 방식으로, 하측 지연 신호(INL)와 데드 타임 신호(DT)에 대하여 논리곱 연산을 수행하여 하측 출력 신호(LOUT)를 제공할 수 있다. 하측 출력 신호(LOUT)의 상승 엣지를 지연시킨 하측 지연 신호(INL)에 대하여 논리곱 연산을 수행하여, 하측 출력 신호(LOUT)의 안정성을 확보할 수 있다.
t4 시점에서, 하측 입력 신호(LIN)가 논리 상태 '로우'에서 논리 상태 '하이'로 천이한다. 엣지 감지 신호(EDG)는 하측 입력 신호(LIN)에 응답하여 활성화되고, 지연 전압(DL)은 접지 전압(GND)레벨로 하강한다. 지연 전압(DL)이 초기화됨에 따라, 데드 타임 신호(DT)도 비활성화된다.
t5 시점에서, 하측 입력 신호(LIN)가 지연되어 하측 중간 입력 신호(DLIN)가 활성화되고, 하측 중간 입력 신호(DLIN)와 하측 입력 신호(LIN)의 논리곱 연산에 의하여 하측 지연 신호(INL)가 활성화된다. 엣지 감지 신호(EDG)는 비활성화되고, 지연 전압(DL)이 선형적으로 증가하기 시작한다. 따라서, 엣지 감지 신호(EDG)는 하측 입력 신호(LIN)가 적어도 하나의 하측 지연 버퍼들(112)에 의하여 하측 중간 입력 신호(DLIN)가 활성화되는 시간 동안에 활성화된 상태를 유지할 수 있다. 실시예에 따라, 상측 입력 신호(HIN)의 활성화에 응답하여 생성되는 엣지 감지 신호(EDG)의 활성화 시간은 (t2-t1) 시간에 상응할 수 있고, 하측 입력 신호(LIN)의 활성화에 응답하여 생성되는 엣지 감지 신호(EDG)의 활성화 시간은 (t5-t4) 시간에 상응할 수 있다. 또한, 이러한 각각의 엣지 감지 신호(EDG)의 활성화 시간은 적어도 하나의 상측 버퍼들(111) 및 적어도 하나의 하측 버퍼들(112)과 신호 전달에 영향을 미치는 여러 기생 요인들에 의하여 상이해질 수 있다. 다만, 데드 타임 신호(DT)에서 생성되는 기 설정된 데드 타임과 비교하였을 경우, 엣지 감지 신호(EDG)의 활성화 시간이 상대적으로 작기 때문에 미스 매칭의 영향도 작을 수 있다.
t6 시점에서, 선형적으로 증가하는 지연 전압(DL)이 기준 전압(VREF)보다 커지게 되어, 데드 타임 신호(DT)가 활성화된다. 활성화된 데드 타임 신호(DT)에 응답하여 하측 출력 신호(LOUT)가 활성화된다.
따라서, t4 시점에서 활성화된 하측 입력 신호(LIN)에 대하여 데드 타임이 삽입된 t6 시점에서 하측 출력 신호(LOUT)가 활성화된다.
상측 출력 신호(HOUT)의 비활성화 시점인 t4 시점으로부터 하측 출력 신호(LOUT)의 활성화 시점인 t6 시점까지 데드 타임이 삽입되어, 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)가 동시에 활성화됨에 따라 발생할 수 있는 슈트 스루 현상을 방지할 수 있다.
따라서 본 발명의 일부 실시예들에 따른 구동기를 구비하는 고전압 구동 회로는 엣지 감지 신호(EDG)에 응답하여 동일한 지연 캐패시터(C1)를 충전하여 데드 타임 신호(DT)를 생성함으로써, 상측 및 하측 출력 신호(HOUT, LOUT)에 삽입되는 데드 타임의 미스 매칭을 최소화할 수 있다.
도 7은 도 2의 슈트 스루 방지기의 일 실시예를 나타내는 도면이다.
도 7을 참조하면, 슈트 스루 방지기(140)는 RS 래치 회로(145), 및 제1 방지 논리 연산기(146), 및 제2 방지 논리 연산기(147)를 포함할 수 있다.
RS 래치 회로(145)는 제1 논리곱 연산기(141) 및 제2 논리곱 연산기(143)를 포함할 수 있다. RS 래치 회로(145)는 제2 상측 입력 신호(HIN2)를 설정 신호(set signal), 제2 하측 입력 신호(LIN2)를 재설정 신호(reset signal)로 수신하여 상측 래치 신호(SHIN)를 제공한다. 상측 래치 신호(SHIN)는 제2 상측 입력 신호(HIN2)에 응답하여 활성화되고 제2 하측 입력 신호(LIN2)에 응답하여 비활성화된다. 또한, 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)가 모두 비활성화된 경우, 직전 상태를 유지하며, 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)가 모두 활성화된 경우, 상측 래치 신호(SHIN)가 비활성화된다.
하측 래치 신호(SLIN)는 상측 래치 신호(SHIN)의 반전된 신호인 상보 신호(complementary signal)에 상응하나, 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)가 모두 활성화된 경우, 상측 래치 신호(SHIN) 및 하측 래치 신호(SLIN)가 비활성화된다.
제1 방지 논리 연산기(146)는 제2 하측 입력 신호(LIN2) 및 하측 래치 신호(SLIN)에 대하여 논리곱 연산을 수행하여 제1 하측 입력 신호(LIN1)를 제공한다. 제2 방지 논리 연산기(147)는 제2 상측 입력 신호(HIN2) 및 상측 래치 신호(SHIN)에 대하여 논리곱 연산을 수행하여 제1 상측 입력 신호(HIN1)를 제공한다.
제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)가 동시에 활성화되는 경우를 제외하고, 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)는 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)와 실질적으로 동일하다.
슈트 스루 방지기(140)는 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)가 동시에 활성화되는 것을 방지하여 데드 타임을 삽입하기 이전에 슈트 스루 현상을 방지할 수 있다. 따라서, 슈트 스루 방지기(140)를 포함하는 구동기(100b)는 보다 신뢰성을 가지고 동작할 수 있다.
도 8은 본 발명의 일 실시예에 따른 슈트 스루 방지기의 동작을 설명하기 위한 파형도이다.
HIN2는 제2 상측 입력 신호, LIN2는 제2 하측 입력 신호, SHIN은 상측 래치 신호, SLIN은 하측 래치 신호, HIN1은 제1 상측 입력 신호, 및 LIN1은 제1 하측 입력 신호를 나타낸다.
도 7및 도 8을 참조하여, 본 발명의 일부 실시예들에 따른 슈트 스루 방지기의 동작을 설명하도록 한다.
t1 시점에서 제2 상측 입력 신호(HIN2)가 활성화된다. 제2 하측 입력 신호(LIN2)는 비활성화 상태를 유지하기 때문에, 직전 상태의 상측 래치 신호(SHIN)는 활성화 상태를 유지하게 되고, 상측 래치 신호의 상보 신호에 상응하는 하측 래치 신호(SLIN)는 비활성화 상태를 유지한다. 제2 상측 입력 신호(HIN2)와 상측 래치 신호(SHIN)에 대하여 논리곱 연산을 수행하여 제공되는 제1 상측 래치 신호(HIN1)는 논리 상태 '하이'로 천이하여 제2 상측 입력 신호(HIN2)와 실질적으로 동일한 파형을 가진다. 제1 하측 입력 신호(LIN1)는 비활성화 상태를 유지한다.
제2 상측 입력 신호(HIN2)가 활성화되어 있는 상태인 t2 시점에서, 제2 하측 입력 신호(LIN2)가 활성화된다. 제2 하측 입력 신호(LIN2)가 활성화되는 것에 응답하여, 상측 래치 신호(SHIN)가 비활성화되고, 제1 상측 입력 신호(HIN1)가 비활성화된다. 따라서, 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)가 동시에 활성화되는 경우, 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)가 모두 비활성화된다.
t3 시점에서 제2 상측 입력 신호(HIN2)가 비활성화되면, 하측 래치 신호(SLIN)가 활성화된다. 활성화된 하측 래치 신호(SLIN)에 응답하여 제1 하측 입력 신호(LIN1)가 활성화된다. 따라서, 제2 상측 입력 신호(HIN2)가 비활성화되어 제2 하측 입력 신호(LIN2)만이 활성화된 경우, 제1 하측 래치 신호(LIN1)를 활성화시켜, 제2 하측 래치 신호(LIN2)와 제1 하측 래치 신호(LIN1)가 실질적으로 동일해진다.
t4 시점에서, 제2 하측 입력 신호(LIN2)가 비활성화되더라도, 상측 및 하측 래치 신호들(SHIN, SLIN)은 직전 상태를 유지하고, 제2 하측 입력 신호(LIN2)에 의하여 제1 하측 래치 신호(LIN1)가 비활성화된다.
t5 시점에서, 제2 상측 입력 신호(HIN2)가 활성화되면, 상측 래치 신호(SHIN)가 활성화되고, 하측 래치 신호(SLIN)가 비활성화된다. 제2 상측 입력 신호(HIN2) 및 상측 래치 신호(SHIN)에 대하여 논리곱 연산을 수행하여 제1 상측 입력 신호(HIN1)가 활성화된다.
t6 시점에서, 제2 상측 입력 신호(HIN2)가 비활성화되더라도, 상측 및 하측 래치 신호(SHIN, SLIN)는 직전 상태를 유지하고, 제1 상측 입력 신호(HIN1)는 비활성화된다.
t7 시점에서, 제2 하측 입력 신호(LIN2)가 활성화되면, 하측 래치 신호(SLIN)가 활성화되고, 상측 래치 신호(SHIN)가 비활성화된다. 활성화된 제2 하측 입력 신호(LIN2) 및 하측 래치 신호(SLIN)에 대하여 논리곱 연산을 수행하여 제1 하측 입력 신호(LIN1)가 활성화된다.
t8 시점에서, 제2 하측 입력 신호(LIN2)가 활성화된 상태에서, 제2 상측 입력 신호(HIN2)가 동시에 활성화된다. 활성화된 제2 상측 입력 신호(HIN2)에 응답하여 하측 래치 신호(SLIN)가 비활성화되어 제1 하측 입력 신호(LIN1)를 비활성화시킨다. 상측 래치 신호(SHIN)는 비활성화된 상태를 유지하므로, 제1 상측 입력 신호(HIN1)는 비활성화된 상태를 유지한다.
t9 시점에서, 제2 하측 입력 신호(LIN2)가 비활성화되어, 제2 상측 입력 신호(HIN2)만이 활성화된다. 상측 래치 신호(SHIN)가 활성화되고, 이에 응답하여 제1 상측 입력 신호(HIN1)가 활성화된다.
결론적으로, 슈트 스루 방지기(140)는 동시에 활성화되는 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)를 비활성화시키며, 이 외의 상태에서는 제2 상측 입력 신호(HIN2) 및 제2 하측 입력 신호(LIN2)와 제1 상측 입력 신호(HIN1) 및 제1 하측 입력 신호(LIN1)는 각각 실질적으로 동일하다.
본 발명의 일부 실시예들에 따른 슈트 스루 방지기(140)는 동시에 활성화되는 상측 및 하측 입력 신호들을 억압하여 고전압 구동 시에 발생할 수 있는 슈트 스루 현상을 최소화할 수 있다.
도 9는 본 발명의 일부 실시예들에 따른 구동기를 구비하는 고전압 구동 회로를 나타내는 도면이다.
도 9를 참조하면, 고전압 구동 회로(10)는 구동기(100) 및 출력단(200)을 포함할 수 있다.
구동기(100)는 도 1 및 도 2의 구동기(100a, 100b)의 구성을 포함할 수 있으며, 상측 입력 신호(HIN) 및 하측 입력 신호(LIN)를 수신하여 동시에 활성화되지 않으며, 기 설정된 데드 타임이 삽입된 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)를 제공한다.
상측 입력 신호(HIN)는 제1 상측 입력 신호(HIN1) 및 제2 상측 입력 신호(HIN2)를 포함할 수 있으며, 하측 입력 신호(LIN)는 제1 하측 입력 신호(LIN1) 및 제2 하측 입력 신호(LIN2)를 포함할 수 있다.
구동기(100)는 상측 입력 신호(HIN) 및 하측 입력 신호(LIN)의 상승 엣지를 감지하여 엣지 감지 신호를 생성하고, 엣지 감지 신호에 응답하여 기 설정된 데드 타임을 나타내는 데드 타임 신호를 생성한다. 구동기(100)는 데드 타임 신호에 기초하여 상측 입력 신호(HIN) 및 하측 입력 신호(LIN)에 기 설정된 데드 타임을 삽입하여 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)를 각각 제공한다.
출력단(200)은 제1 출력 트랜지스터(OT1) 및 제2 출력 트랜지스터(OT2)를 포함할 수 있다.
제1 출력 트랜지스터(OT1)는 고전원 전압(HVCC)을 인가받는 제1 단자, 상측 출력 신호(HOUT)를 인가받는 게이트, 및 시스템 출력 신호(OUT)를 제공하는 제2 단자를 포함한다. 제2 출력 트랜지스터(OT2)는 시스템 출력 신호(OUT)를 제공하며, 제1 출력 트랜지스터(OT1)의 제2 단자에 연결된 제1 단자, 하측 출력 신호(LOUT)를 인가받는 게이트, 및 접지 전압(GND)에 연결된 제2 단자를 포함한다.
제1 출력 트랜지스터(OT1)는 상측 출력 신호(HOUT)에 응답하여 턴-온 되어 고전원 전압(HVCC)을 시스템 출력 신호(OUT)로 제공한다. 상측 출력 신호(HOUT)가 활성화된 경우, 하측 출력 신호(LOUT)는 비활성화되어 안정적으로 시스템 출력 신호(OUT)를 제공할 수 있다.
하측 출력 신호(LOUT)가 활성화되고, 상측 출력 신호(HOUT)가 비활성화된 경우, 제1 출력 트랜지스터(OT1)가 턴-오프되고 제2 출력 트랜지스터(OT2)가 턴-온 되어 접지 전압(GND)을 시스템 출력 전압(OUT)으로 제공할 수 있다.
상측 출력 신호(HOUT)와 하측 출력 신호(LOUT)가 동시에 활성화되는 경우, 고전원 전압(HVCC)가 제1 출력 트랜지스터(OT1) 및 제2 출력 트랜지스터(OT2)를 통하여 흘러 각 트랜지스터를 손상시킬 수 있으며, 시스템 출력 신호(OUT)의 신뢰성을 확보하기 어렵다. 따라서, 도 2에서와 같이 슈트 스루 방지기(140)를 포함하여 동시에 상측 입력 신호(HIN) 및 하측 입력 신호(LIN)가 동시에 활성화되는 것을 억제할 수 있다. 다만, 상측 입력 신호(HIN) 및 하측 입력 신호(LIN)가 동시에 활성화되는 것을 억제한다고 하더라도 양 신호의 천이 시점에서 구성 요소들의 지연 또는 잡음에 의하여 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)가 동시에 활성화될 수 있다. 이러한 현상을 막기 위하여 각 신호의 천이 시점에 데드 타임을 삽입하는 경우, 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)에 삽입되는 데드 타임이 오차가 발생하는 경우, 시스템 출력 신호(OUT)가 일정한 레벨을 유지하지 못하고 변동(fluctuate)할 수 있다. 따라서 본 발명의 일 실시예에 따른 구동기 및 이를 포함하는 고전압 구동 회로는 상측 출력 신호(HOUT) 및 하측 출력 신호(LOUT)에 삽입되는 데드 타임을 동일한 경로를 통하여 제공하여 데드 타임의 오차를 최소화하여 안정적으로 시스템 출력 신호(OUT)를 제공할 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10: 고전압 구동 회로
100: 구동기
200: 출력단
110: 엣지 감지기
120: 데드 타임 생성기
130: 구동 신호 생성기

Claims (15)

  1. 제1 상측 입력 신호 및 제1 하측 입력 신호의 엣지(edge)를 감지하여 엣지 감지 신호를 생성하고, 상기 제1 상측 입력 신호 및 상기 제1 하측 입력 신호를 지연시켜 상측 지연 신호 및 하측 지연 신호를 각각 제공하는 엣지 감지기;
    상기 엣지 감지 신호에 응답하여 기 설정된 데드 타임을 나타내는 데드 타임 신호를 생성하는 데드 타임 생성기; 및
    상기 데드 타임 신호에 기초하여 상기 상측 지연 신호 및 상기 하측 지연 신호에 상기 기 설정된 데드 타임을 삽입하여 상측 출력 신호 및 하측 출력 신호로 제공하는 구동 신호 생성기를 포함하는 구동기를 구비하는 것을 특징으로 하는 고전압 구동 회로.
  2. 제1 항에 있어서, 상기 데드 타임 생성기는,
    상기 엣지 감지 신호에 응답하여 충전되는 지연 캐패시터; 및
    상기 지연 캐패시터에 충전된 전하량에 상응하는 지연 전압 및 기준 전압을 비교하여 상기 데드 타임 신호를 제공하는 비교기를 포함하는 것을 특징으로 하는 고전압 구동 회로.
  3. 제2 항에 있어서, 상기 데드 타임 생성기는,
    패드를 통하여 상기 지연 캐패시터와 전기적으로 연결되며, 상기 기 설정된 데드 타임을 조정하는 외부 저항을 더 포함하는 것을 특징으로 하는 고전압 구동 회로.
  4. 제1 항에 있어서, 상기 구동 신호 생성기는,
    상기 상측 지연 신호와 상기 데드 타임 신호를 논리곱 연산하여 상기 상측 출력 신호를 제공하는 제1 논리 연산기; 및
    상기 하측 지연 신호와 상기 데드 타임 신호를 논리곱 연산하여 상기 하측 출력 신호를 제공하는 제2 논리 연산기를 포함하는 것을 특징으로 하는 고전압 구동 회로.
  5. 제1 항에 있어서,
    제2 상측 입력 신호 및 제2 하측 입력 신호를 수신하여 상기 제2 상측 및 하측 입력 신호들이 동시에 활성화되는 경우, 상기 제2 상측 및 하측 입력 신호들을 비활성화하여 상기 제1 상측 입력 신호 및 상기 제1 하측 입력 신호들로 각각 제공하는 슈트 스루 방지기(Shoot-through preventer)를 더 포함하는 것을 특징으로 하는 고전압 구동 회로.
  6. 제5 항에 있어서, 상기 슈트 스루 방지기는,
    상기 제2 상측 입력 신호를 설정 신호, 상기 제2 하측 입력 신호를 재설정 신호로 하여 상측 래치 신호를 제공하는 RS 래치 회로(latch circuit);
    상기 상측 래치 신호 및 상기 제2 상측 입력 신호에 대하여 논리곱 연산을 수행하여 상기 제1 상측 입력 신호를 제공하는 제1 방지 논리 연산기; 및
    상기 상측 래치 신호의 상보 신호에 상응하는 하측 래치 신호, 및 상기 제2 하측 입력 신호에 대하여 논리곱 연산을 수행하여 상기 제1 하측 입력 신호를 제공하는 제2 방지 논리 연산기를 포함하는 것을 특징으로 하는 고전압 구동 회로.
  7. 제1 항에 있어서, 상기 엣지 감지기는,
    상기 제1 상측 입력 신호 및 제1 하측 입력 신호 중 적어도 하나의 상승 엣지를 감지하여, 기 설정된 엣지 감지 시간 동안 활성화되는 상기 엣지 감지 신호를 생성하는 것을 특징으로 하는 고전압 구동 회로.
  8. 제1 항에 있어서, 상기 엣지 감지기는,
    상기 제1 상측 입력 신호를 지연시킨 상측 중간 입력 신호 및 상기 제1 상측 입력 신호에 기초하여 상기 상측 지연 신호를 생성하고, 상기 제1 하측 입력 신호를 지연시킨 하측 중간 입력 신호 및 상기 제1 하측 입력 신호에 기초하여 상기 하측 지연 신호를 생성하는 입력 지연부; 및
    상기 상측 지연 신호 및 하측 지연 신호에 기초하여 상기 엣지 감지 신호를 생성하는 엣지 감지 논리 연산기를 포함하는 것을 특징으로 하는 고전압 구동 회로.
  9. 제8 항에 있어서, 상기 입력 지연부는,
    상기 제1 상측 입력 신호를 지연시켜 상기 상측 중간 입력 신호를 제공하는 적어도 하나의 상측 지연 버퍼들;
    상기 제1 하측 입력 신호를 지연시켜 상기 하측 중간 입력 신호를 제공하는 적어도 하나의 하측 지연 버퍼들;
    상기 상측 중간 입력 신호 및 상기 제1 상측 입력 신호에 대하여 논리곱 연산을 수행하여 상기 상측 지연 신호를 제공하고, 상기 하측 중간 입력 신호 및 상기 제1 하측 입력 신호에 대하여 논리곱 연산을 수행하여 상기 하측 지연 신호를 제공하는 입력 지연 논리 연산부를 포함하는 것을 특징으로 하는 고전압 구동 회로.
  10. 제1 상측 입력 신호 및 제1 하측 입력 신호의 상승 엣지를 감지하여 엣지 감지 신호를 생성하고, 상기 엣지 감지 신호에 응답하여 기 설정된 데드 타임을 나타내는 하나의 데드 타임 신호를 생성하여, 상기 하나의 데드 타임 신호에 기초하여 상기 제1 상측 및 하측 입력 신호들 모두에 상기 기 설정된 데드 타임을 삽입하여 상측 출력 신호 및 하측 출력 신호로 제공하는 구동기; 및
    고전원 전압에 의하여 구동되며 상기 상측 출력 신호 및 하측 출력 신호에 응답하여 시스템 출력 신호를 제공하는 출력단을 포함하는 것을 특징으로 하는 고전압 구동 회로.
  11. 제10 항에 있어서, 상기 출력단은,
    상기 고전원 전압, 및 상기 시스템 출력 신호가 제공되는 출력 단자 사이에 연결되어 상기 상측 출력 신호에 응답하여 턴-온(turn-on) 되는 상측 출력 트랜지스터; 및
    상기 출력 단자 및 접지 단자 사이에 연결되어 상기 하측 출력 신호에 응답하여 턴-온되는 하측 출력 트랜지스터를 포함하는 것을 특징으로 하는 고전압 구동 회로.
  12. 제10 항에 있어서,
    상기 엣지 감지 신호는 기 설정된 엣지 감지 시간 동안 활성화되며, 상기 엣지 감지 시간은 상기 기 설정된 데드 타임보다 짧은 것을 특징으로 하는 고전압 구동 회로.
  13. 제10 항에 있어서, 상기 구동기는,
    상기 제1 상측 입력 신호 및 제1 하측 입력 신호의 엣지(edge)를 감지하여 상기 엣지 감지 신호를 생성하고, 상기 제1 상측 입력 신호 및 상기 제1 하측 입력 신호를 지연시켜 상측 지연 신호 및 하측 지연 신호를 각각 제공하는 엣지 감지기;
    상기 엣지 감지 신호에 응답하여 상기 데드 타임 신호를 생성하는 데드 타임 생성기; 및
    상기 데드 타임 신호에 기초하여 상기 상측 지연 신호 및 상기 하측 지연 신호에 상기 기 설정된 데드 타임을 삽입하여 상기 상측 출력 신호 및 하측 출력 신호로 제공하는 구동 신호 생성기를 포함하는 것을 특징으로 하는 고전압 구동 회로.
  14. 제13 항에 있어서,
    외부로부터 제2 상측 입력 신호 및 제2 하측 입력 신호를 각각 수신하여, 상기 제2 상측 및 하측 입력 신호들이 동시에 활성화되는 경우, 상기 제2 상측 및 하측 입력 신호들을 비활성화시켜 각각 상기 제1 상측 및 하측 입력 신호들로 제공하는 슈트 스루 방지기를 더 포함하는 것을 특징으로 하는 고전압 구동 회로.
  15. 제10 항에 있어서,
    상기 고전원 전압은 600V에 상응하는 것을 특징으로 하는 고전압 구동 회로.
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