KR20090045337A - 전자 장치 및 이의 설계 방법, 클래스 ｄ 시스템 동작 방법 - Google Patents

전자 장치 및 이의 설계 방법, 클래스 ｄ 시스템 동작 방법 Download PDF

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Abstract

본 발명은 자가-발진 클래스 D 시스템(100)용 집적 전력 비교기 회로(1)를 포함하는 전자 장치에 관한 것이다. 집적 전력 비교기 회로(1)는 변조 스테이지(10)를 포함하되, 이 변조 스테이지(10)는 변조 스테이지에 보상 신호를 제공하는 보상 회로(40)를 포함하고, 상기 보상 신호는 상기 자가-발진 클래스 D 시스템의 초기화를 원활하게 하기 위해 생산 파라미터의 변화의 영향을 보상하도록 구성된다.

Description

전자 장치 및 이의 설계 방법, 클래스 Ｄ 시스템 동작 방법{ELECTRONIC DEVICE FOR SELF OSCILLATING CLASS D SYSTEM}
본 발명은 자가-발진 클래스 D 시스템용 전자 장치에 관한 것으로, 특히 자가-발진 클래스 D 시스템의 개선된 시작(start up)을 위한 전자 장치에 관한 것이다.
일반적으로 당업계에서는, 예를 들어 오디오 애플리케이션에서와 같이 부하를 구동하기 위해 높은 출력 전류를 제공하는데 클래스 D 증폭기가 유용한 것으로 알려져 있다. 클래스 D 시스템은 오디오 신호를 높은 고주파 펄스의 시퀀스로 변환하는데, 전력 출력 스테이지의 출력은 오디오 입력 신호와 일치하는 듀티 싸이클을 갖는 방현파이다. 일부 자가-발진 클래스 D 시스템은 오디오 신호의 진폭에 따라 가변적인 펄스의 시퀀스를 제공하기 위해 펄스폭 변조기(PWM)를 사용한다. 펄스는 특정 주파수에서 전력 출력 트랜지스터를 스위칭한다. 일부 자가-발진 클래스 D 시스템은 밀도 변조 등과 같은 다른 종류의 변조를 사용한다. 클래스 D 시스템의 출력은 대개 펄스를 하나 이상의 오디오 스피커를 구동하는 증폭된 오디오 신호 로 다시 변환하기 위해 저역 통과 필터에 인가된다. 연속적인 오디오 입력 신호를 펄스의 변조된 시퀀스 내로 전달하기 위해, 소정의 클래스 D 시스템은 비교기를 포함하는 자가-발진 루프를 제공한다. 자가-발진 클래스 D 시스템이 시스템의 시작 동안 안정된 자가-발진 동작에 진입하는 것이 이 시스템의 중요한 요점이다. 루프 필터 내의 비교기 또는 수동 소자와 같은 구성요소는 (예를 들어, 집적 회로에 대한 공정 변화와 같은) 불가피한 생산 확산을 가지고 있기 때문에, 시스템이 적절한 동작을 시작하지 못하도록 하는 시작 상황이 있을 수 있다. 예를 들어, 비교기는 불균형을 겪을 수 있으며, 이는 그의 입력 신호의 DC 오프셋을 야기할 수 있다. 이러한 상황에서는, 시스템이 상이한 시작 상태에 대해 발진을 시작할 시기를 예측하는 것은 일반적으로 불가능하다.
전형적인 자가-발진 클래스 D 시스템은 대개 각각의 상측 드라이버 및 하측 드라이버에 의해 구동되는 두 개의 n 타입 MOSFET 트랜지스터를 갖는 출력 스테이지를 포함한다. NMOS 트랜지스터만이 사용되는 경우, 하나의 NMOS 트랜지스터는 양의 공급 전압에 결합된다. 상측 MOSFET를 구동시키기 위해, 매우 높은 게이트 전압을 상측 MOSFET에 공급하는 상측 드라이버가 필요하다. 특히, 상측 MOSFET의 게이트 전압은 상측 MOSFET의 드레인 상의 양의 공급 전압(Vdd)보다 높아야 한다. 이러한 높은 드라이버 전압은 전력 공급 스테이지(두 개의 NMOS 출력 트랜지스터로 구성됨)의 출력과 상측 드라이버(즉, 상측 MOSFET의 게이트) 사이에 부트스트랩 캐패시터를 결합함으로써 제공된다. 또한, 전력 출력 스테이지의 출력이 접지 전 위(VSS)에 있는 경우 추가적인 전압원이 다이오드를 통해 부트 캐패시터를 충전한다. 후속하여, 전력 스테이지의 출력 노드가 양의 공급 전압 레벨(Vdd)로 스위칭되는 경우, 부트스트랩 캐패시터의 제 1 측은 부트스트랩 캐패시터 상의 전하 덕분에 양의 공급 전압 레벨(Vdd)을 초과하는 전압 레벨까지 상승할 것이다. 또한, 종래의 해결책은 대개 부트스트랩 캐패시터 상의 전압이 너무 작은 경우에는 클래스 D 증폭기가 정상 동작에 진입하는 것을 방지하는 보호 메카니즘을 제공한다. 따라서, 상측 트랜지스터는 작동되지 않는다. 또한, 비교기가 공정 변화로 인해 DC 오프셋 레벨을 갖는 경우, 비교기의 출력 신호는 부트스트랩 캐패시터 상의 불충분한 전압으로 인해 허용되지 않는 상측 트랜지스터를 활성화할 것을 나타낸다. 따라서, 종래 기술에 따른 자가-발진 클래스 D 시스템은 잠겨지고 시작될 수 없을 것이다.
전술한 시작 문제점을 극복하기 위한 몇몇 개념이 알려져 있다. 제 1 원리에 따르면, 전력 스테이지가 인에이블링되기 전에 부트스트랩 캐패시터를 특정 레벨까지 사전충전하기 위한 특정 전류가 제공된다. 그러나, 이 원리는 20V 미만의 공급 전압에는 적용될 수 없다. 더 나아가, 이 종래의 메카니즘은 에러 상황이 발생하고 이후 시스템이 신속한 재시작, 즉 예를 들어 100 마이크로초 내의 재시작을 필요로 하는 경우에는 실패할 것이다. 따라서, 이러한 종래의 해결책은 낮은 공급 전압 및 신속한 복원을 필요로 하는 시스템에는 적절하지 않다.
시작 절차 동안 장애(hang up)를 피하기 위한 또 다른 종래의 원리에 따르 면, 출력 전력 스테이지의 제어 로직은 소정의 기간 동안 로직 LOW 레벨(즉, 접지 또는 VSS)로 강제되어, 전력 출력 스테이지의 출력은 Vss로 강제된다. 이를 위해, 추가적인 로직 게이트 및 짧은 펄스를 갖는 특정 신호가 제공된다. 이 종래의 방법의 단점은 LOW 기간의 임계 타이밍(critical timing)이다. LOW 펄스는 클래스 D 시스템의 발진 주파수와 양호한 상관을 가져야 한다. 그러나, 출력을 LOW 레벨로 강제하는데 사용되는 펄스 신호는 전력 스테이지와 각각의 제어 로직을 포함하는 집적 회로 상에 정의되는 반면, 발진 주파수는 루프의 구성요소에 의해 탄력적으로 규정된다. LOW 기간의 타이밍 및 발진 주파수가 상관되지 않는 경우, 이것은 클래스 D 증폭기의 출력에 원하지 않는 음향 효과를 야기할 것이다.
본 발명의 목적은 낮은 공급 전압에 대해서도 신속하고, 신뢰성 있으며 원활한 자가-발진 클래스 D 시스템의 시작을 인에이블링하는 전자 장치를 제공하는 것이다.
이 목적은 독립 청구항 1의 내용에 의해 해결된다. 따라서, 자가-발진 클래스 D 시스템을 위한 집적 전력 비교기 회로를 포함하는 전자 장치가 제공된다. 집적 전력 비교기 회로는 변조 스테이지를 포함하고, 이 변조 스테이지는 자가-발진 클래스 D 시스템의 초기화를 원활하게 하기 위해 변조 스테이지의 오프셋을 보상하는 오프셋 보상 회로를 포함한다. 보상 신호는 공정 또는 생산 파라미터 변화의 영향을 보상 또는 약간 지나친 보상을 수행하도록 구성된다. 일반적으로, 공정 변화는 회로 및 전자 부품의 전기적 특성에 영향을 미친다. 특히, 두 개의 부품이 동일한 전기적 특성을 가지도록 되어 있는 경우, 즉, 두 부품이 일치되어야 하는 경우, 공정 변화는 회로의 기능을 심각하게 손상시킬 수 있다. 따라서, 예를 들어 시스템이 턴온되는 경우 변조 스테이지에서 공정 변화로 인한 오프셋이 변조 스테이지를 특정 초기 상태로 설정하는 경우, 본 발명은 공정 파라미터의 편차로 인한 오프셋을 보상하는 회로를 제공한다. 다른 결과는 부가적인 또는 감소된 지연, 잡음 등일 수 있다. 이러한 상황에서의 보상은 초기 상태를 바꾸기 위한 지나친 보상을 의미할 수 있다.
자가-발진 클래스 D 시스템의 초기화는 종종 변조 스테이지가 특정 값으로 고정되게 하는 변조 스테이지의 파라미터 변화에 의해 손상되기 때문에, 본 발명은 이들 문제점을 해결하는 오프셋 보상 회로를 제공한다. 종래의 해결책은 예를 들어 변조 스테이지의 출력 신호의 디지털 레벨을 부과하기 위해 조합 로직을 이용해 부가적인 디지털 신호를 제공할 것을 제안한다. 그러나, 본 발명은 프로세싱의 보다 이른 스테이지에서 개입할 것을 제안한다. 이미 공정 파라미터 변화의 결과인 신호의 로직 값을 수정하는 대신, 본 발명은 편차가 그들의 원점에 보다 가깝게 보상할 것을 제안한다. 이 접근방법은 종래 기술보다 원활한 초기화 프로세스를 제공한다. 클래스 D 시스템의 자가-발진 주파수와 보상 신호 간의 상관은 덜 중요하다. 따라서, 본 발명에 따른 보상 신호는 생산 동안의 파라미터 확산의 특정 영향을 보상하도록 구성된다. 이것은 변조 스테이지의 구성요소들의 전기적 특성에 대한 영향을 가지는 모든 종류의 공정 특성과 관련된다. 파라미터는 통계 분포에 따라 변하기 때문에, 파라미터 변화는 특정 범위 내에서 예측가능하다. 보상 신호는 특정 확률의 최대 편차가 보상 또는 약간 지나치게 보상되도록 구성되어야 한다.
본 발명의 일 측면에 따르면, 변조 스테이지는 비교기를 포함하고, 오프셋 보상 회로는 비교기의 오프셋을 보상하는 오프셋 보상 신호를 제공한다. 제조 동안의 공정 변화의 하나의 결과는 비교기의 오프셋 또는 비교기의 미분 쌍과 같은 전자 부품의 원하지 않는 오프셋이다. 본 발명은 구성요소에 제공되는 전압 또는 전류를 통해 이들 오프셋을 보상할 것을 제안한다. 따라서, 오프셋은 그의 원점에 보다 가깝게 보상되고 시작 절차는 종래의 시스템에서보다 더 원활해질 수 있다.
본 발명의 일 측면에 따르면, 보상 회로는 부가적인 전류를 비교기의 입력 스테이지에 제공함으로써 비교기에 불균형을 도입하여 비교기의 오프셋을 보상한다. 본 발명의 이 관점은 구현이 간단하고 효율적인 특정 구성에 관련된다. 따라서, 소량의 전류가 비교기의 브랜치에 제공된다. 공정 변화의 결과인 오프셋으로 인해, 비교기는 대개 입력 신호가 상이할 수 있을 지라도 특정한 초기 스테이지, 즉 출력에서 HIGH 또는 LOW를 갖는 경향이 있다. 비교기는 입력 신호가 사실상 변화될까지 이 상태를 유지한다. 다른 입력 상태를 부과하기 위해, 소량의 전류가 비교기의 특정 전기적 경로에 제공되어 비교기는 또 다른 상태로 스위칭되도록 강제된다. 그 결과, 비교기의 초기 상태는 변경될 수 있고 시작 단계에서의 자가-발진 시스템의 장애가 방지된다.
본 발명의 또 다른 실시예에 따르면, 보상 신호는 짧은 펄스를 제공하여, 공정 파라미터의 변화가 펄스의 지속기간 동안 보상 또는 약간 지나치게 보상되도록 한다. 전술한 바와 같은 보상은 매우 짧은 기간 동안에만 수행될 수 있다. 따라서, 짧은 펄스만이 보상되어야 하는 변조 스테이지의 일부에 인가된다. 펄스는 단일 펄스일 수 있거나 짧은 펄스들의 시퀀스일 수 있다. 이들 짧은 펄스는 전형적으로 자가-발진 클래스 D 시스템의 자가-발진 주파수의 주기보다 훨씬 짧다. 보상되어야 하는 변조 스테이지의 구성요소 또는 회로는 단지 클래스 D 시스템의 루프에 대한 적절한 시작 조건을 제공할 만큼 충분히 긴 이 짧은 기간 동안에만 다른 상태로 강제된다.
본 발명의 또 다른 측면에 따르면, 전자 장치의 전력 출력 스테이지는 각각의 제 1 하측 드라이버 및 제 2 상측 드라이버에 의해 구동되는 제 1 MOS 트랜지스터(MOSFET) 및 제 2 MOS 트랜지스터(MOSFET)를 포함하되, 비교기가 하측 및 상측 드라이버에 결합된다. MOS 트랜지스터는 바람직하게 모두 NMOS 타입이다. 그러나, 본 발명은 하나의 특정 타입의 트랜지스터에 제한되지 않는다. 두 개의 NMOS 트랜지스터가 전력 출력 스테이지에 사용되는 경우, 대개 출력 전력 스테이지의 출력 노드와 상측 드라이버 사이에 부트스트랩 캐패시터가 결합된다. 이 구성에서는, 전술한 바와 같이 클래스 D 시스템의 시작 동안에 전형적으로 문제점이 발생할 수 있다. 따라서, 본 발명은 특히 NMOS 전력 출력 스테이지를 포함하는 시스템에 유리하다.
본 발명은 적어도 하나의 잘 규정된 DC 오프셋을 변조 스테이지에 인가할 것을 또한 제안한다. 시작 절차 동안, 비교기의 출력을 낮게 설정하기 위해 비교기 내로 작은 불균형이 도입된다. 따라서, 전력 스테이지의 출력은 또한 시작 절차 동안 LOW 레벨로 고정된다. 이 메카니즘은 부트 캐패시터가 충분히 보다 높은 전압 레벨로 충전되도록 하는 충분한 시간을 제공한다. 비교기의 사전정의된 DC 오프셋에 의한 불균형은 예를 들어 1 마이크로초 동안과 같이 매우 짧은 기간 동안에만 적용된다. 비교기에 인가되는 신호는 충분히 짧은 값의 기간을 제공하는 전용 로직 회로로부터 유도된다. 비교기에 외부적으로 인가되는 오프셋은 공정 파라미터 변화에 의해 야기되는 최대 DC 오프셋에 기초하여 결정된다. 비교기의 일반적인 동작은 변경되지 않지만, 예외적으로, 출력 전력 스테이지의 제 1 스위칭 싸이클은 LOW 레벨로 강제된다. 자가-발진 클래스 D 시스템의 고유 주파수는 본 발명에 따른 원리에 의해서는 영향을 받지 않는다. 제 1 싸이클 동안에서도 루프가 스위칭을 시작하는 경우, 고유 주파수는 보존될 것이며 그에 따라 듀티 싸이클의 부가적인 교란을 피하게 된다. 더 나아가, 본 발명에 따른 원리는 원하지 않는 오디오 영향 없이 원활한 시작 동작을 제공한다. 본 발명에 따른 전자 장치 또는 전자 장치의 부품은 바람직하게는 집적 회로로서 구현됨을 인지해야 한다.
본 발명의 목적은 전자 장치를 설계하는 방법에 의해 더 달성된다. 이 방법은 자가-발진 클래스 D 시스템에 대한 집적 전력 비교기 회로의 변조 스테이지에 보상 회로를 제공하는 단계를 포함한다. 본 발명의 이 측면에 따르면, 보상 회로는 또한 변조 스테이지에 보상 신호를 제공하도록 구성되고, 보상 신호는 자가-발진 클래스 D 시스템의 초기화를 원활하게 하기 위해 생산 파라미터의 변화의 영향을 보상하도록 구성된다.
더 나아가, 본 발명의 목적은 클래스 D 시스템을 동작시키는 방법에 의해 달성된다. 이 방법은 자가-발진 클래스 D 시스템에 대한 집적 전력 비교기 회로의 변조 스테이지에 보상 신호를 제공하는 단계를 포함하되, 이 보상 신호는 자가-발진 클래스 D 시스템의 초기화를 원활하게 하기 위해 생산 파라미터의 변화의 영향을 보상하도록 구성된다. 바람직하게, 변조 스테이지는 비교기를 구비하고, 오프셋 보상 신호는 생산 파라미터의 변화의 영향인 비교기의 오프셋을 보상 또는 과보상하는 펄스를 제공한다.
본 발명의 이들 및 다른 측면은 이하에서 기술되는 실시예를 참조하면 명해질 것이며 또한 설명될 것이다.
도 1은 종래 기술의 제 1 실시예에 따른 자가-발진 클래스 D 시스템의 간단한 블록도,
도 2는 종래 기술의 제 2 실시예에 따른 자가-발진 클래스 D 시스템의 간단한 블록도,
도 3은 종래 기술의 제 3 실시예에 따른 자가-발진 클래스 D 시스템의 간단한 블록도,
도 4는 본 발명의 일 실시예에 따른 자가-발진 클래스 D 시스템의 간단한 블록도,
도 5는 본 발명에 따른 비교기의 개략도,
도 6은 본 발명에 따른 회로의 간단한 개략도.
도 1은 종래 기술의 제 1 실시예에 따른 자가-발진 클래스 D 시스템의 간단한 블록도이다. 자가-발진 클래스 D 시스템(100)은 대개 집적 전력 비교기(1)로서 지정되는 집적 회로를 포함한다.
집적 전력 비교기(1)는 사실상 비교기와 동일한 작용을 행하는데, 예외적으로 집적 전력 비교기(1)의 출력 신호(106)는 오디오 입력 신호(101)에 따라 변조되고 Vdd와 Vss(접지) 간을 신속하게 스위칭한다. 공급 전압(Vdd)은 전압원(V2)에 의해 제공된다. 공급 라인(Vdd, Vss) 간의 신속한 스위칭은 집적 전력 비교기(1)가 출력 핀(106) 상에 수 암페어의 전류를 제공할 수 있도록 해준다. 노드(106) 상의 출력 신호는 전형적으로 펄스폭 변조(PWM)에 의해 변조된다.
도 1의 자가-발진 클래스 D 시스템은 폐쇄 루프로서 구성된다. 따라서, 클래스 D 시스템(100)은 도 1에 도시되어 있는 이산 루프 필터(8)를 더 포함한다. 루프 필터(8)는 대개 루프의 전체 전달 함수를 설정하기 위해 하나 이상의 시상수를 제공하는 수동 소자들로 구성된다. 루프는 출력 핀(106)으로부터의 피드백 라인(104)에 의해, 또는 핀(107)으로부터의 피드백 경로(103)에 의해 폐쇄된다. 양 피드백 경로(103,104)는 루프 필터(8)로의 피드백을 제공한다. 루프는 200 kHz 내지 500 kHz 범위의 전형적인 발진 주파수를 갖는다.
입력 신호(101)는 루프 필터(8)의 입력에 인가된다. 전형적으로, 입력 신호 는 오디오 신호이다. 입력 신호(101)가 루프 필터(8)의 입력에 존재하지 않는 경우, 출력 신호(106)는 50%의 듀티 싸이클을 갖는 방현파이다. 입력 신호(101)가 변동되는 경우, 출력 신호, 즉 출력 신호(106)의 펄스폭은 입력 신호(101)에 따라 변조된다. 입력 신호(전형적으로 오디오 신호)를 루프 필터(8)의 입력 핀(101)에 인가하게 되면, 출력 신호(106)의 변조가 야기된다. 이것은 출력 신호(106)의 가변 듀티 싸이클을 야기한다.
저역 통과 필터(7)는 발진 신호의 고주파 성분을 억제하기 위해 출력 핀(106)에 결합된다. 저역 통과 필터(7)는 출력 노드(107)에서 본래의 입력 신호(101)를 재구성하도록 구성된다. 루프 필터(8), 저역 통과 필터(7) 및 폐쇄 루프의 특성은 본 발명과는 무관하다. 부하 저항(RL)은 전압 공급(V1)에 의해 공급 전압(Vdd)의 절반의 DC 레벨로 바이어싱된다. 이 상황에서, 부하 저항(RL)의 평균 전류는 0이다. 전형적으로, 전압 공급(V1)은 전해질 캐패시터(미도시)를 Vdd/2로 충전하여 매끄럽고 일정한 전압을 유지한다.
집적 전력 비교기는 변조 스테이지(10) 및 전력 출력 스테이지(11)를 포함한다. 변조 스테이지(10)는 비교기(2), 모드 로직(3), 제어 로직(4)을 포함한다. 이산 루프 필터(8)의 출력 신호(108,110)는 비교기(2)에 결합된다. 비교기(2)의 출력은 제어 로직(4)에 전달되는 디지털 신호이다. 제어 로직(4)은 전력 출력 스테이지(11)를 구동하는 적절한 신호를 제공한다.
전력 출력 스테이지(11)는 두 개의 드라이버(5,6) 및 두 개의 전력 MOSFET를 포함한다. 상측 드라이버(5)는 MOSFET M2를 구동하고 하측 드라이버(6)는 MOSFET M1을 구동한다. 모드 로직(3)은 모드 입력 신호(102)를 수신하고 제어 로직(4)에 인에이블 신호(105)를 제공하는 모드 입력 핀을 제공한다. 두 개의 MOSFET M1 및 M2는 모두 동일한 타입, 즉 이들은 NMOS 트랜지스터이다. NMOS 및 PMOS 트랜지스터를 갖는 상보형 출력 스테이지를 사용하게 되면 집적 회로 상에 실질적으로 보다 많은 영역을 필요로 할 것이다. 따라서, 두 개의 MOSFET는 오직 NMOS 트랜지스터로 설계된다. 하측 전력 MOSFET M1의 게이트는 온칩 전압원(Vddd(예를 들어, Vddd는 12V일 수 있음))으로부터 공급받는 하측 드라이버에 의해 구동된다. 출력 핀(106)은 공급 전압 레벨(Vdd)까지 상승해야 하기 때문에, M2의 게이트는 Vdd 전위보다 높은 대략 12V까지 상승되어야 한다. 이와 같이 높은 양의 전압은 대개 이용가능하지 않기 때문에, 부트스트랩 캐패시터(Cboot)가 사용되어 부동 전압원으로서 상측 드라이버(5)에 공급한다. 부트스트랩 캐패시터는 출력 노드(106)와 vboot로 지칭된 핀(대개 집적 전력 비교기(1) 상에 외부 핀으로서 제공됨) 사이에 결합된다. 내부적으로, 즉 집적 전력 비교기 회로(1) 상에서, 핀(vboot)은 저항(R1) 및 다이오드(D1)를 통해 공급 전압(Vddd)에 결합된다.
정상 동작 동안, 출력(106)은 전력 공급 레벨(Vdd)과 접지 레벨(Vss) 사이를 스위칭한다. 출력 핀(106)이 접지(Vss)에 결합되는 경우, 캐패시터(Cboot)는 전압원(Vddd)에 의해 R1 및 다이오드(D1)를 통해 충전된다. 출력 핀(106)이 Vdd로 상승하는 경우, vboot 상의 전압은 Cboot 상의 전하에 의존하는 Vdd보다 실질적으로 높은 전압으로 상승된다. 캐패시터(Cboot)가 예를 들어 15nF의 값을 갖고 저 항(R1)이 10옴의 저항을 제공하는 경우, 출력 신호(106)의 약 500 나노초의 "LOW" 기간(즉, Vss의 핀(106))은 캐패시터(Cboot)를 9V의 최소 값으로 충전하기에 충분하다.
그러나, 상측 드라이버(5)는 부트 캐패시터(Cboot) 양단의 전압 레벨이 9V 아래로 떨어지는 경우 동작을 보호하기 위해 전하 경계 보호 회로(미도시)를 포함한다. 다른 한편으로, 상측 드라이버 및 하측 드라이버(5,6)의 드라이버 공급 전압의 차이는 너무 커서는 안된다. 상측 드라이버(5)에 대한 드라이버 전압이 너무 높게 선택된 경우, 슛-스루 전류(shoot-through current)가 발생할 수 있고 출력 전력 스테이지(11)를 파괴할 수 있다. 또한, 도 1의 자가-발진 클래스 D 시스템이 동작을 시작할 수 있기 전에, 부트스트랩 캐패시터(Cboot)는 집적 전력 비교기(1)의 제어 로직(4)이 인에이블 신호(105)에 의해 인에이블링되기 전에 완전히 충전되어야 한다.
도 1에 도시되어 있는 클래스 D 시스템은 Cboot, 즉 충분한 전압(vboot)에서의 적절한 시작 조건을 필요로 하기 때문에, 시스템이 실패할 수 있는 몇몇 상황이 존재한다. 예를 들어, 시스템이 모드 입력 핀(102)에 의해 인에이블링되기 전에, 출력 핀(106)은 부동상태(floating)이다. 이 상황에서, Cboot는 Vddd-VD1-Vdd/2의 값으로 충전되는데, VD1은 다이오드(D1) 양단의 전압 강하이다. Vdd 및 Vddd는 12V이고 VD1은 0.7V인 것으로 가정하면, Cboot 양단의 전압은 단지 5.3V이다. 따라서, Cboot 상의 전압은 상측 드라이버(5)를 구동시키기에는 너무 낮으며, 트랜지스 터(M2)는 전하 경계 보호에 의해 디스에이블된 채로 유지될 것이다. 이들 상황에서, 시스템은 발진을 시작하지 않을 것이다. 또 다른 예에 따르면, 비교기(2)는 공정 파라미터 변화 등으로 인한 DC 오프셋을 가지며 모드 입력(102)이 활성상태로 설정되는 경우 HIGH로, 즉 Vdd로 스위칭한다. 따라서, 제어 로직(4)은 상측 드라이버(5)를 구동시키려 시도하더라도 성공하지는 못하는데, 그 이유는 Cboot가 충분히 충전되어 있지 않기 때문이다. 따라서, 도 1의 클래스 D 시스템은 잠겨진 상태로 유지되고 발진을 시작하지 않을 것이다.
도 2는 도 1과 사실상 유사한 종래 기술의 제 2 실시예의 간단한 개략도이다. 그러나, 도 1에 도시되어 있는 자가-발진 클래스 D 시스템의 시작 동안의 장애 문제를 극복하기 위해, 이 종래 기술의 해결책은 부트 캐패시터(Cboot)의 제 1 종단, 즉 vboot와 vdd 사이에 추가적인 전류원(Icharge)을 포함시킬 것을 제안한다. 이 원리에 따르면, 부트 캐패시터(Cboot)는 출력 전력 스테이지(11)가 스위치 온되기 전에 전류원(Icharge)에 의해 사전충전된다. 이 원리는 아래의 관계식을 갖는 공급 전압에 대해서만 적용가능하다.
V2>2 x (Vtr + Vcs)
이 관계식에서, Vtr은 상측 드라이버를 릴리스(release)하기 위해 Cboot 양단의 전하 경계 보호를 위한 최소 전압(예를 들어, 9V)이다, Vcs는 전류원(Icharge) 양단의 전압 강하(예를 들어, 1V)이다. 따라서, V2가 20V보다 큰 경우에만, 부트 캐패시터(Cboot)를 충전하는 전류원(Icharge)이 성공적으로 인가될 수 있다. 그러나, 대부분의 애플리케이션은 12V의 V2를 필요로 한다. 대개, V1은 전압 레벨(V2/2)에 대응한다. V1이 시작 동안 0V에서 유지되는 경우에만 특별한 문제점은 없는데, 그 이유는 부트 캐패시터(Cboot)가 출력 신호의 제 1 낮은 싸이클 동안 충분히 충전될 수 있기 때문이다. 그러나, 노드(107)에서의 전압 레벨이 시작 동안 V2/2로 있는 경우, 이 원리는 실패할 것이다. 도 2에 도시되어 있는 구성은 특히 에러 상황 이후 시스템이 100 마이크로초 내에서 다시 시작되어야 하는 경우에 실패할 것이다. V1의 실제 구현은 대개 간단한 전해질 캐패시터에 의해 수행되기 때문에, 100 마이크로초 내에서 캐패시터를 충전 및 방전시키는 것은 거의 불가능하다.
도 3은 도 1과 관련하여 기술한 자가-발진 클래스 D 시스템의 제 1 스위칭 싸이클 동안 장애 상황을 방지하기 위한 또 다른 종래 기술의 회로를 나타낸다. 따라서, 집적 전력 비교기(1)는 추가적인 AND 게이트(30)를 포함하는데, 이 AND 게이트(30)는 제 1 입력(32)을 통해 비교기(2)의 출력(33)에 결합된다. AND 게이트(30)의 출력은 제어 로직(4)에 결합된다. AND 게이트(30)의 제 2 입력(31)은 짧은 LOW 펄스를 수신한다. 이 구성에 따르면, 제어 로직(4)에 공급되는 신호(33)는 출력 전력 스테이지(11)의 출력 핀(106)을 Vss로 강제하는데 사용된다. 이 접근방식의 문제점은, LOW 기간이 클래스 D 시스템의 발진 주파수와 상관되어야 한다는 것이다. 그렇지 않으면, LOW 펄스는 부정적인 오디오 영향을 야기한다. 발진 주파수는 가변적이기 때문이고, 대개 이산 루프 필터(8)에 의해 외부적으로 조정되는 반면, 펄스는 집적 전력 비교기(1)내에서 사전결정되기 때문에, 필요로 하는 상관은 대개 확립되지 않을 것이다.
도 4는 본 발명의 일 실시예에 다른 자가-발진 클래스 D 시스템의 간단한 블록도이다. 따라서, 보상 회로(40)가 인에이블 신호(102)와 비교기(2) 사이에 제공된다. 보상 회로(40)는 보상 신호(401)를 비교기(2)에 제공한다. 보상 신호는 제조 동안의 집적 전력 비교기(1)의 공정 파라미터 변화와 같은 생산 확산에 의해 야기되는 비교기의 부족함을 보상한다. 보상 신호(401)에 의해 보상되어야 하는 전형적인 부족함은 전술한 바와 같이 비교기(2)의 오프셋이다. 보상 회로(40)는 싱글 샷, 즉, 짧은 펄스 신호를 시작 동안 비교기(2)에 제공할 수 있다. 따라서, 작은 불균형이 비교기에 도입되어 비교기 출력은 LOW로 설정된다. 비교기 출력이 LOW로 설정된 경우, 제어 로직(4)은 전력 출력 스테이지(11)의 출력 신호(106)를 또한 Vss로 설정한다. 따라서, 부트스트랩 캐패시터(Cboot)는 저항(R1) 및 다이오드(D1)를 통해 전압원(Vddd)에 의해 충전된다. 비교기(2)에 공급되는 보상 신호는 전형적으로 1 마이크로초의 시상수를 갖는 원-샷 회로로부터 유도된다. 보상 신호(401)는 비교기의 출력을 LOW로 끌어당기기에 충분할 만큼 비교기의 오프셋을 보상한다. 보상 신호(401)는 공정 변화에 의해 야기되는 비교기(2)의 최대 DC-오프셋에 기초하여 구성된다. 이런 식으로, 단지 제 1 스위칭 싸이클이 하측에 있지 않을 수도 있다는 불확실성은 0으로 감소된다. 발진 루프의 고유 주파수는 영향을 받지 않는다. 이미 제 1 싸이클 동안, 자가-발진 클래스 D 시스템은 종래의 시스템의 전형적인 펑 소리와 같은 청각적인 장애없이 그 자신의 주파수로 발진을 시작한다.
집적 전력 비교기(1) 및 클래스 D 시스템(100)에 대한 도 1 내지 도 4에서 점선으로 도시한 박스는 예를 들어 집적 전력 비교기(1)에 대한 단일 집적 회로 등과 같이 구현을 위한 선택적 제안을 나타낸다. 그러나, 도시되어 있는 박스는 단지 제안일 뿐이며, 이들 박스는 집적 회로 또는 인쇄 회로 보드 상의 이산 구성요소와 같이 본 발명에 따른 회로의 가능한 구현에 대한 임의의 제한을 나타내는 것은 아니다.
도 5는 본 발명의 일 측면에 따라 보상 신호(401)가 비교기(2)의 오프셋을 보상할 수 있는 방법에 대해 보다 자세히 나타낸다. 비교기(2)의 미분 스테이지는 트랜지스터(T1,T1')를 포함한다. 입력 신호(109,110)는 트랜지스터(T1,T1')의 각각의 음 및 양의 입력 핀에 인가된다. 미분 쌍(T1,T1')은 전류원(i0)에 의해 바이어싱된다. 저항(R2,R2')은 트랜지스터(T1,T1')에 대한 각각의 부하를 나타낸다. 비교기(2)의 출력 신호(501,502)는 직접적으로 또는 부가적인 구성요소(대개, 로직 게이트(미도시))를 통해 제어 로직(4)(도 4에 도시됨) 또는 유사한 회로에 결합된다. 트랜지스터(M3), 저항(R4,R5)은 R2' 및 T1'을 포함하는 브랜치에 전류(ioffset)를 야기하도록 마련된다. 전류(ioffset)가 R5를 통해 도출되는 경우, M3 및 M4를 지나는 대응하는 전류(트랜지스터 크기로 인해 상이한 크기를 가질 수 있음)가 제공되어 미분 쌍(T1,T')의 우측 절반에 공급된다. 이 부가적인 전류는 비교기의 두 개의 브랜치에 불균형을 야기하여 비교기(2)가 또 다른 출력 상태로 스위칭되도록, 예를 들어 HIGH에서 LOW로 또는 그 반대로 스위칭되도록 조장할 수 있다. 비교기의 예상되는 최대 오프셋에 따라서, 전류(ioffset)는 오프셋을 보상, 즉 약간 지나치 게 보상하도록 그 크기가 주어진다. 전류의 크기는 집적 전력 비교기의 생산 동안 공정 파라미터 변화로 인해 대개 발생하는 최대 DC 오프셋에 관련하여 주어질 수 있다. 따라서, 비교기 및 그에 따른 출력 신호(501,502)는 전류(ioffset)가 R5를 통해 도출되는 경우 스위칭된다. 본 발명의 일 측면에 따르면, 전류(ioffset)는 전형적으로 1 ㎲ 등의 짧은 기간동안에만 인가된다. 1 ㎲의 펄스의 주기는 자가-발진 클래스 D 시스템의 주기보다 더 짧도록 선택된다. 예를 들어, 클래스 D 시스템이 500 kHz의 주파수로 발진하도록 설계되는 경우, 클래스 D 시스템의 주기는 2㎲이다. 발진 주파수가 변동되는 경우, 펄스 지속기간은 적절하게 수정될 수 있다.
도 6은 본 발명에 따른 원-샷 회로의 간단한 개략도이다. 도 6에 도시되어 있는 회로는 본 발명의 일 측면에 따른 보상 원리에 대해 대략 1㎲의 짧은 펄스를 제공한다. 정상 상태 조건에서, 인에이블 신호(105)는 LOW이고 출력 신호(401)는 또한 LOW이다. 싱글 샷을 발행하기 위해, 인에이블 신호(105)는 LOW에서 HIGH로 변경되는 것으로 가정한다. 따라서, NAND1의 출력은 HIGH에서 LOW로 변경된다. NAND1가 LOW로 있게 되는 시간은 게이트들, 특히 M4의 소스에 결합된 세 개의 인버터들(INV)의 전파 지연에 의해 결정된다. NAND2 및 NAND3은 NAND1의 출력 신호의 음의 에지에 의해 셋(set)되는 플립-플롭을 구성한다. 응답하여 NAND1, NAND2의 출력의 음의 에지는 HIGH로 이동한다. NAND2의 출력은 인버터(INV)를 통해 M5에 결합되기 때문에, M5는 턴오프된다. 동시에, M4는 스위치 온되고, 전류(I0)는 CO를 변화시키기 시작한다. CO가 충전되는 동안, 출력(401)은 HIGH인데, 그 이유는 NAND3가 LOW이기 때문이다. 캐패시터(CO)의 변화는 약 1㎲를 소요하도록 주어진다. 캐패시터(CO)에서의 전압이 인버터(INV)의 임계 레벨을 초과하는 경우, 인버터(INV)의 체인의 출력은 로우로 스위칭되고 NAND2 및 NAND3을 구성하는 플립 플롭은 리셋되어, 출력(401)은 LOW로 이동한다. 따라서, NAND2는 LOW로 이동한다. M4는 턴오프되고 M5는 턴온되어, CO를 방전시킨다. 이것은 출력(401) 상에 1㎲의 지속기간의 단일 펄스를 보장한다.
본 발명은 도면 및 앞선 설명에서 예시되고 기술되었지만, 이러한 예시 및 기술은 예시적 또는 모범적인 것으로 또한 비제한적인 것으로 간주되어야 하며, 본 발명은 기술된 실시예에 국한되는 것은 아니다. 기술되어 있는 실시예에 대한 다른 변형은 본 발명을 실시하는 당업자에 의해 도면, 개시물 및 첨부한 청구항에 대한 고찰을 통해 이해 및 실시될 수 있다. "포함하는"이라는 표현은 다른 요소 또는 단계를 배제하는 것은 아니며, 단수의 표현은 복수의 존재를 배제하지는 않는다. 청구항에서 기재되어 있는 단일 전자 구성요소 또는 다른 유닛은 몇몇 항목으로 교체될 수 있고 또한 그 반대로도 교체될 수 있다. 소정의 수단들이 서로 다른 종속항에 기재되어 있다는 단순한 사실이 이들 수단들의 조합이 사용될 수 없다는 것을 나타내는 것은 아니다. 청구항에서의 임의의 참조 부호는 범주를 제한하는 것으로 해석되어서는 안된다.

Claims (9)

  1. 자가-발진 클래스 D 시스템(100)용 집적 전력 비교기 회로(1)를 포함하는 전자 장치에 있어서,
    상기 집적 전력 비교기 회로(1)는 변조 스테이지(10)를 포함하되,
    상기 변조 스테이지(10)는 상기 변조 스테이지에 보상 신호(401)를 제공하는 보상 회로(40)를 포함하고, 상기 보상 신호(401)는 상기 자가-발진 클래스 D 시스템(100)의 초기화를 원활하게 하기 위해 생산 파라미터의 변화의 영향을 보상하도록 구성되는
    전자 장치.
  2. 제 1 항에 있어서,
    상기 변조 스테이지(10)는 비교기(2)를 포함하고, 상기 오프셋 보상 회로(40)는 상기 생산 파라미터의 상기 변화의 영향인 상기 비교기(2)의 오프셋을 보상하는 오프셋 보상 신호(401)를 제공하도록 구성된
    전자 장치.
  3. 제 2 항에 있어서,
    상기 보상 신호(401)는 상기 비교기(2)의 입력 스테이지의 전기적 경로에 부가적인 전류를 도입함으로써 상기 비교기(2) 내로 불균형을 도입하여 상기 비교기(2)의 오프셋을 보상하는
    전자 장치.
  4. 제 1 항에 있어서,
    상기 보상 신호(401)는 펄스를 제공하고 공정 파라미터의 변화는 상기 펄스의 지속기간 동안에 보상되는
    전자 장치.
  5. 제 4 항에 있어서,
    상기 보상 신호(401)의 상기 펄스의 상기 지속기간은 상기 클래스 D 시스템의 고유 발진 주파수의 주기보다 실질적으로 짧은
    전자 장치.
  6. 제 1 항에 있어서,
    상기 집적 전력 비교기 회로(1)는 전력 출력 스테이지(11)를 더 포함하되, 상기 전력 출력 스테이지(11)는,
    제 1 NMOS 트랜지스터(M1) 및 제 2 NMOS 트랜지스터(M2)와,
    상기 제 1 NMOS 트랜지스터(M1)를 구동하는 제 1 하측 드라이버(6)와,
    상기 제 2 NMOS 트랜지스터(M2)를 구동하는 제 2 상측 드라이버(5)를 포함하되,
    상기 제 1 하측 드라이버(6) 및 상기 제 2 상측 드라이버(5)에 비교기(2)의 출력이 결합되는
    전자 장치.
  7. 전자 장치를 설계하는 방법에 있어서,
    자가-발진 클래스 D 시스템(100)용 집적 전력 비교기 회로(1)의 변조 스테이지(10)에 보상 회로(40)를 제공하는 단계를 포함하되,
    상기 보상 회로(40)는 상기 변조 스테이지에 보상 신호(401)를 제공하도록 구성되고, 상기 보상 신호(401)는 상기 자가-발진 클래스 D 시스템(100)의 초기화를 원활하게 하기 위해 생산 파라미터의 변화의 영향을 보상하도록 구성되는
    전자 장치 설계 방법.
  8. 클래스 D 시스템을 동작시키는 방법에 있어서,
    자가-발진 클래스 D 시스템(100)용 집적 전력 비교기 회로(1)의 변조 스테이지(10)에 보상 신호(401)를 제공하는 단계를 포함하되,
    상기 보상 신호(401)는 상기 자가-발진 클래스 D 시스템(100)의 초기화를 원활하게 하기 위해 생산 파라미터의 변화의 영향을 보상하도록 구성되는
    클래스 D 시스템 동작 방법.
  9. 제 8 항에 있어서,
    상기 변조 스테이지(10)는 비교기(2)를 포함하고, 상기 오프셋 보상 신호(401)는 상기 생산 파라미터의 변화의 영향인 상기 비교기(2)의 오프셋을 과보상하는(over-compensating) 펄스를 제공하는
    클래스 D 시스템 동작 방법.
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