KR100642402B1 - 반도체 장치의 초기화 신호 발생회로 - Google Patents

반도체 장치의 초기화 신호 발생회로 Download PDF

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Abstract

본 발명은 외부전압을 복수의 전압레벨로 전압 분배하는 전압 분배부와; 상기 전압 분배부로부터 출력되는 제 1 노드의 전압에 응답하여 제 1 초기화 신호를 출력하는 제 1 초기화 신호 발생부와; 상기 전압 분배부로부터 출력되는 제 2 노드의 전압에 응답하여 제 2 초기화 신호를 출력하는 제 2 초기화 신호 발생부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로에 관한 것이다.
본 발명에 따른 반도체 장치의 초기화 신호 발생회로는 반도체 장치의 초기화 단계에서 내부전압-외부전압 간 단락회로를 끊기 위한 초기화 신호를 공급하기 이전에 고전압 발생회로를 동작시키는 또 다른 초기화 신호를 먼저 공급함으로써, 고전압 레벨이 외부전압 레벨보다 낮아짐으로 인해 발생하는 레치업 현상을 방지하여 반도체 장치의 오동작이 발생하지 않도록 하는 효과를 가진다.
초기화 신호, 초기화 신호 발생회로

Description

반도체 장치의 초기화 신호 발생회로{Initializing Signals Generating Circuit of Semiconductor Device}
도 1은 종래 기술에 따른 반도체 장치의 초기화 신호 발생회로의 구성을 도시한 것이다.
도 2는 종래 초기화 신호 발생회로에 따른 외부전압과 내부전압의 파형을 도시한 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로 및 이로부터 초기화 신호를 제공받는 고전압 발생회로와 내부전원-외부전원 간 단락회로의 구성을 도시한 것이다.
도 4는 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로의 구성을 도시한 것이다.
도 5는 본 발명의 초기화 신호 발생회로에서 발생되는 제 1 초기화 신호 및 제 2 초기화 신호의 파형을 도시한 것이다.
도 6은 본 발명의 초기화 신호 발생회로에 따른 외부전압과 내부전압의 파형을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 초기화 신호 발생회로 110 : 전압 분배부
120 : 제 1 초기화 신호 발생부
130 : 제 2 초기화 신호 발생부
200 : 고전압 발생회로
300 : 외부전원-내부전원 간 단락회로
본 발명은 반도체 장치의 초기화 신호 발생회로에 관한 것으로, 더욱 구체적으로는 반도체 장치의 고전압 발생회로와 외부전원-내부전원 간 단락회로에 대하여 각각 다른 초기화 신호를 공급하여 래치업 현상의 발생을 방지할 수 있도록 하는 초기화 신호 발생회로에 관한 것이다.
일반적으로, 반도체 장치에서의 초기화 신호 발생회로는 반도체 칩의 초기화를 담당하는 회로를 의미한다. 한편, 반도체 칩을 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0[V]로부터 시작하여 일정한 기울기를 가지고 목적 전압 레벨까지 상승하게 된다.
이 때, 반도체 칩의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받으면, 상승하는 외부전압에 영향을 받아 오동작을 일으키게 된다. 따라서, 이러한 칩의 오동작을 막기 위하여 반도체 장치는 초기화 신호 발생회로를 구비함으로써, 외부전압(VDD)이 일정 레벨까지 상승하여 안정적인 전압 레벨이 된 이후에 각 회로에 공급되도록 하고 있다.
도 1은 종래 초기화 신호 발생회로의 구성을 도시한 것이다. 이를 참조하여 종래 초기화 신호 발생회로의 동작을 설명한다.
도 1에 도시된 바와 같이, 노드(A)는 외부전압(VDD)을 저항(R11)과 저항(R12)에 의해 전압 분배한 전압레벨을 가지며, NMOS(M11)는 상기 노드(A)로부터의 전압신호에 응답하여 동작한다.
외부전압(VDD)이 낮아 노드(A)의 전압레벨이 NMOS(M11)의 임계전압(Vt) 이하인 경우, NMOS(M11)는 턴-오프된 상태에 있는 반면, PMOS(M12)는 게이트로 로우레벨(VSS)의 전압을 인가받아 턴-온되어 노드(DET10)를 외부전압 레벨(VDD)로 풀-업 구동한다. 이에 따라, 초기화 신호(pwrup)는 로우 레벨의 상태에 있게 된다.
그러나, 외부전압(VDD)이 상승하여 노드(A)의 전압레벨이 NMOS(M11)의 임계전압(Vt) 이상이 되면, NMOS(M11)는 턴-온되어 노드(DET10)를 접지레벨(VSS)로 풀-다운 구동한다. 이에 따라, 초기화 신호(pwrup)는 로우 레벨에서 하이레벨로 천이되며, 이 때부터는 외부전압(VDD)레벨을 따라가게 된다. 반도체 장치의 각 회로는 상기 초기화 신호(pwrup)를 공급받아 회로 동작을 하게 된다.
한편, 반도체 장치에서는 벌크에 고전압인 내부전압(VPP)를 인가하고 소스 또는 드레인에 외부전압(VDD)를 인가하였을 때 발생할 수 있는 래치업 현상을 방지하기 위하여, 반도체 칩의 초기화 동작 이전 단계에서 상기 외부전원(VDD)과 내부전원(VPP) 간을 단락시켜 주는 단락회로를 사용한다.
일반적인 경우 고전압인 내부전원(VPP)은 외부전원(VDD)보다 그 전위가 높다. 그러나, 칩의 초기화 동작 이전에는 내부전원(VPP)은 적정 전위까지 펌핑이 되지 않는 등의 이유로 인해 그 전위가 외부전원(VDD)의 전위보다 낮다. 따라서, 이 경우, 만약 n-타입인 벌크에 내부전원(VPP)을 인가하고 소스 또는 드레인에 외부전원(VDD)을 인가하게 되면, 다이오드가 턴-온되는 효과에 의해 벌크와 소스(또는 드레인) 간에 전류가 흐르게 되는 래치업 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 반도체 칩의 초기화 동작 이전에 외부전원(Vdd)과 내부전원(Vpp) 간을 단락시켜 주는 단락회로가 필요하다.
그런데, 종래에는 상기 단락회로는 상기 초기화 신호 발생회로에 의해 생성되는 초기화 신호(pwrup)에 응답하여 단락 동작을 멈추게 되어 있었다. 즉, 상기 단락회로에서는, 종래 초기화 신호 발생회로로부터 공급되는 초기화신호(pwrup)의 신호레벨이 디스에이블 상태인 로우 레벨인 경우에는 상기 외부전원(VDD)와 내부전원(VPP)간에 단락을 유지하고 있다가, 초기화신호(pwrup)가 로우레벨에서 하이레벨로 천이되면 상기 단락 상태가 해제되도록 하였다.
그러나, 종래에는 상기 종래 초기화 신호 발생회로로부터의 초기화 신호(pwrup)에 응답하여 단락회로가 동작하는 결과, 도 2에 도시된 바와 같이, 초기화 신호(pwrup)가 로우레벨에서 하이레벨이 되는 순간 상기 내부전압(VPP)이 외부전압 (VDD)보다 일시적으로 낮아지는 현상이 발생함으로써, 상기에서 설명한 래치업 현상이 유발되는 문제점이 있었다.
이러한 문제점은, 초기화 신호(pwrup)가 인에에블됨에 따라 상기 단락 회로의 단락동작이 중단되었음에도 불구하고, 고전압(VPP) 발생회로는 그에 따른 고전압 발생 동작을 제때 수행하지 못하여 내부전압(VPP)이 일시적으로 외부전압(VDD)보다 더 낮아짐에 따른 것이다. 그리고, 이러한 단락 해제에 따른 래치업 현상은 특히, 1.8[V] 이하의 외부전원(VDD)을 사용하는 반도체 메모리 장치에서 더욱 빈번하게 발생하였다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 초기화 시 고전압인 내부전압 레벨이 외부전압 레벨보다 낮아짐으로 인해 발생하는 래치업 현상을 방지하여 반도체 장치의 오동작이 발생하지 않도록 하는 반도체 장치의 초기화 신호 발생회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 외부전압을 복수의 전압레벨로 전압 분배하는 전압 분배부와; 상기 전압 분배부로부터 출력되는 제 1 노드의 전압신호에 응답하여 제 1 초기화 신호를 출력하는 제 1 초기화 신호 발생부와; 상기 전압 분배부로부터 출력되는 제 2 노드의 전압신호에 응답하여 제 2 초기화 신 호를 출력하는 제 2 초기화 신호 발생부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로를 제공한다.
본 발명에서, 상기 제 1 노드의 전위는 제 2 노드의 전위보다 더 높은 것을 특징으로 한다.
본 발명에서, 상기 전압분배부는 상기 외부전압을 공급하는 외부전원단과 상기 제 1 노드 간에 설치되는 제 1 저항과, 상기 제 1 노드와 제 2 노드 간에 설치되는 제 2 저항과, 상기 제 2 노드와 접지단 간에 설치되는 제 3 저항을 포함하는 하는 것이 바람직하다.
본 발명에서, 상기 제 1 초기화 신호 발생부는 상기 제 1 노드의 전압신호에 응답하여 제 3 노드를 풀-다운 구동하는 제 1 풀-다운부와; 상기 제 3 노드를 외부전압레벨로 풀-업 구동하는 제 1 풀-업부와; 상기 3 노드로부터의 전압 신호를 버퍼링하여 상기 제 1 초기화신호를 출력하는 제 1 버퍼부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 1 풀-업부는 접지전압신호에 응답하여 동작하는 PMOS소자인 것이 바람직하다.
본 발명에서, 상기 제 1 버퍼부는 인버터 소자인 것이 바람직하다.
본 발명에서, 상기 제 2 초기화 신호 발생부는 상기 제 2 노드의 전압신호에 응답하여 제 4 노드를 풀-다운 구동하는 제 2 풀-다운부와; 상기 제 4 노드를 외부전압레벨로 풀-업 구동하는 제 2 풀-업부와; 상기 4 노드로부터의 전압 신호를 버 퍼링하여 상기 제 2 초기화신호를 출력하는 제 2 버퍼부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 2 풀-다운부는 상기 제 2 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 2 풀-업부는 접지전압신호에 응답하여 동작하는 PMOS소자인 것이 바람직하다.
본 발명에서, 상기 제 2 버퍼부는 인버터 소자인 것이 바람직하다.
본 발명에서, 상기 제 1 초기화 신호 발생부는 상기 제 1 노드의 전압신호에 응답하여 제 3 노드를 풀-다운 구동하는 제 1 풀-다운부와; 상기 제 3 노드를 외부전압레벨로 풀-업 구동하는 제 1 풀-업부와; 상기 3 노드로부터의 전압 신호를 버퍼링하여 상기 제 1 초기화신호를 출력하는 제 1 버퍼부를 포함하여 구성되고: 상기 제 2 초기화 신호 발생부는 상기 제 2 노드의 전압신호에 응답하여 제 4 노드를 풀-다운 구동하는 제 2 풀-다운부와; 상기 제 4 노드를 외부전압레벨로 풀-업 구동하는 제 2 풀-업부와; 상기 4 노드로부터의 전압 신호를 버퍼링하여 상기 제 2 초기화신호를 출력하는 제 2 버퍼부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-다운 소자의 동작 임계전압은 상기 제 2 풀-다운 소자의 그것과 동일한 것이 바람직하다.
본 발명에서, 상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 제 1 NMOS 소자이고, 상기 제 2 풀-다운부는 상기 제 2 노드의 전압신호에 응답하여 동작하는 제 2 NMOS 소자인 것이 바람직하다.
본 발명에서, 상기 제 1 초기화신호는 내부전압을 발생시키는 고전압 발생회 로에 공급되고, 상기 제 2 초기화 신호는 외부전원-내부전원 간 단락회로에 공급되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로 및 이로부터 초기화 신호를 제공받는 고전압 발생회로와 외부전원-내부전원 간 단락회로의 구성을 도시한 것이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 초기화 신호 발생회로(100)는 고전압인 내부전압(VPP)을 발생시키는 고전압 발생회로(200)와 외부전원-내부전원간 단락회로(300, 이하, "단락회로"라 함.)에 대하여 각각 제 1 초기화 신호(pre_pwrup)와 제 2 초기화 신호(pwrup)를 제공한다. 여기서, 제 1 초기화 신호(pre_pwrup)는 제 2 초기화 신호(pwrup)가 인에이블되기 이전에 먼저 인에이블되는 신호이다. 상기에서, 고전압 발생회로(200)는 외부전압(VDD)이 증가함에 따라 먼저 인에이블되는 제 1 초기화 신호(pre_pwrup)를 인가받아, 단락회로(300)가 외부전원(VDD)과 내부전원(VPP)간을 단락시키는 동작을 중단하기 전에 먼저 고전압(VPP)을 발생시키는 동작을 수행한다.
이에 따라, 이후 외부전압(VDD)이 더 증가하여 제 2 초기화 신호(pwrup)가 인에이블됨으로써 단락회로(300)가 단락 동작을 중단하게 된다 하더라도, 내부전압(VPP)은 고전압 발생회로(200)로부터 생성되어 이미 계속적으로 공급되고 있었기 때문에 외부전압(VDD)보다 일시적으로 더 낮아지는 현상은 발생하지 않게 된다. 따라서, 본 실시예에 따른 초기화 신호 발생회로(100)로부터 제 1, 제 2 초기화 신호를 공급받는 반도체 장치에서는 내부전압(VPP)이 외부전압(VDD)보다 더 낮아짐으로 인해 발생되는 래치업 현상이 방지될 수 있다.
이러한 본 발명의 개념적 원리를 실현시키기 위한 본 발명의 구성을 살펴 보면 다음과 같다.
도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명한다.
도 4에 도시된 바와 같이, 본 발명에 의한 일실시예에 따른 반도체 장치의 초기화 신호 발생회로(100)는 외부전압(VDD)을 복수의 전압레벨로 전압 분배하는 전압 분배부(110)와; 전압 분배부(110)로부터 출력되는 노드(B)의 전압신호에 응답하여 제 1 초기화 신호(pre_pwrup)를 출력하는 제 1 초기화 신호 발생부(120)와; 상기 전압 분배부(110)로부터 출력되는 노드(C)의 전압신호에 응답하여 제 2 초기화 신호(pwrup)를 출력하는 제 2 초기화 신호 발생부(130)를 포함하여 구성된다.
여기서, 전압분배부(110)는 외부전압(VDD)을 공급하는 외부전원단(VDD)과 노드(B) 간에 설치되는 저항(R21)과, 노드(B)와 노드(C) 간에 설치되는 저항(R22)과, 노드(C)와 접지단(VSS) 간에 설치되는 저항(R23)을 포함한다.
그리고, 제 1 초기화 신호 발생부(120)는 노드(B)의 전압신호에 응답하여 노드(DET21)를 풀-다운 구동하는 NMOS(M21)와; 노드(DET21)를 외부전압(VDD) 레벨로 풀-업 구동하는 PMOS(M22)와; 노드(DET21)로부터의 전압신호를 버퍼링, 특히 인버팅하여 제 1 초기화신호(pre_pwrup)를 출력하는 제 1 인버터(INV21)를 포함하여 구성된다.
제 2 초기화 신호 발생부(130)는 노드(C)의 전압신호에 응답하여 노드(DET22)를 풀-다운 구동하는 NMOS(M23)와; 노드(DET22)를 외부전압(VDD) 레벨로 풀-업 구동하는 PMOS(M24)와; 노드(DET22)로부터의 전압 신호를 버퍼링, 특히 인버팅하여 제 2 초기화신호(pwrup)를 출력하는 제 2 인버터(INV22)를 포함하여 구성된다.
상기에서, NMOS(M21)의 동작 임계전압은 NMOS(M23)의 동작 임계전압과 동일한 것을 특징으로 한다. 그리고, 제 1 초기화신호(pre_pwrup)는 고전압 발생회로(200)에 공급되고, 제 2 초기화 신호(pwrup)는 외부전원-내부전원 간 단락회로(300)에 공급된다.
이와 같이 구성된 본 실시예의 동작을 구체적으로 설명하면 다음과 같다.
반도체 장치에 인가되는 외부전압(VDD)이 상승하면 노드(B)와 노드(C)의 전압 레벨도 상승한다. 그러나, 전압 분배부(110)에 포함된 저항(R21), 저항(R22) 및 저항(R23)의 전압 분배 동작에 의하여 노드(B)의 전압 레벨은 노드(C)의 전압 레벨보다 높게 된다. 한편, 본 실시예에서 노드(B)에 연결된 풀-다운소자인 NMOS(M21) 의 동작 임계전압(Vt)은 노드(C)에 연결된 풀-다운소자인 NMOS(M23)의 동작 임계전압(Vt)과 동일하도록 설계된다. 물론, 본 실시예와는 달리, NMOS(M21)의 동작 임계전압은 시스템의 조건에 따라 NMOS(M23)의 동작 임계전압과 다르도록 설계될 수도 있다.
우선, 외부전압(VDD)이 0[V]부터 상승하면, 처음에는 노드(B)와 노드(C)의 전압레벨이 NMOS(M21)와 NMOS(M23)의 동작 임계전압에 도달하지 않은 상태이므로, NMOS(21)와 NMOS(M23)은 턴-오프 상태에 있게 된다. 반면, PMOS(M22)는 게이트로 접지레벨(VSS)의 신호를 인가받아 턴-온되어 노드(DET21)를 외부전압(VDD)레벨로 풀-업 구동하고, 제 1 인버터(INV21)의 동작에 의하여 제 1 초기화 신호(pre_pwrup)는 로우레벨의 상태에 있게 된다. 마찬가지로, PMOS(M24)도 게이트로 접지레벨(VSS)의 신호를 인가받아 턴-온되어 노드(DET22)를 외부전압(VDD)레벨로 풀-업 구동하고, 제 2 인버터(INV22)의 동작에 의하여 제 2 초기화 신호(pwrup)도 로우레벨의 상태에 있게 된다.
따라서, 외부전압(VDD)이 인가되는 초기 상태에서는 제 1 초기화 신호(pre_pwrup)와 제 2 초기화 신호(pwrup)는 모두 로우레벨의 상태에 있으므로, 이들 신호를 인가받는 고전압 발생회로(200)는 비동작 상태에 있고 단락회로(300)는 내부전원과 외부전원 간 단락동작을 수행하고 있게 된다.
이어서, 상기 외부전압(VDD)이 계속 상승하여 노드(B)의 전위가 먼저 NMOS(M21)의 임계전압(Vt)에 도달하게 되면, NMOS(M21)가 먼저 턴-온된다. 이에 따 라, 노드(DET21)는 접지레벨로 풀-다운 구동된다. 그리고, 제 1 인버터(INV21)의 반전 동작에 의하여 제 1 초기화 신호(pre_pwrup)는 로우레벨에서 하이레벨로 천이되어 고전압 발생회로(200)에 공급된다. 도 5는 외부전압(VDD)이 상승함에 따라 제 1 초기화 신호(pre_pwrup)가 먼저 인에이블되는 모습을 보여준다.
고전압 발생회로(200)는 하이레벨의 제 1 초기화 신호(pre_pwrup)를 인가받아 고전압인 내부전압(VPP) 발생 동작을 시작하게 된다. 따라서, 내부전압단(VPP)은 외부전압단(VDD)과 단락되어 있으면서도 고전압 발생회로(200)의 전압 펌핑동작에 의한 고전압(VPP)을 인가받고 있으므로, 외부전압(VDD)에 의존하지 않고 독자적으로 안정된 전압레벨을 유지하게 된다. 한편, 노드(C)의 전압레벨은 노드(B)보다 낮아 아직 NMOS(M23)의 임계전압에 도달하지 못하고 있으므로, 제 2 초기화 신호(pwrup)는 로우레벨을 계속 유지하게 된다.
다음으로, 상기 외부전압(VDD)이 더욱 더 상승하여 노드(C)의 전위도 NMOS(M23)의 임계전압(Vt)에 도달하게 되면, NMOS(M23)도 턴-온된다. 이에 따라, 노드(DET22)는 접지레벨로 풀-다운 구동된다. 그리고, 제 2 인버터(INV22)의 반전 동작에 의하여 제 2 초기화 신호(pwrup)도 로우레벨에서 하이레벨로 천이되어 단락회로(300)에 공급된다. 도 5는 외부전압(VDD)이 더욱 상승함에 따라 제 2 초기화 신호(pwrup)도 인에이블되는 모습을 보여준다.
단락회로(300)는 하이레벨의 제 2 초기화 신호(pwrup)를 인가받아 외부전원-내부전원 간의 단락 동작을 중단하게 된다. 이에 따라, 내부전압(VPP)과 외부전압 (VDD)은 서로 분리된다.
이 때, 본 실시예에서는 종래와는 달리, 내부전압(VPP) 레벨이 외부전압(VDD) 레벨보다 일시적으로 낮아지는 현상이 발생하지 아니하므로, 레치업 현상도 발생하지 않는다. 즉, 본 실시예에서는 내부전압단(VPP)과 외부전압단(VDD) 간의 단락상태가 해제되더라도 내부전압단(VPP)은 이미 턴-온되어 있던 고전압 발생회로(200)로부터 고전압(VPP)을 안정적으로 인가받고 있는 상태에 있으므로, 내부전압(VPP)이 외부전압(VDD)보다 더 낮아질 때 발생되는 레치업 현상은 일어나지 않는다.
도 6은 본 실시예의 초기화 신호 발생회로에 따른 외부전압과 내부전압의 파형을 도시한 것으로서, 도시된 바와 같이 제 2 초기화 신호(pwrup)가 인에이블되어 단락동작이 중단되더라도 내부전압(VPP)은 외부전압(VDD)보다 더 낮아지지 않아 래치업 현상이 발생하지 않는다는 것을 알 수 있다.
이와 같이, 본 실시예에 따른 초기화 신호 발생회로는 외부 전압(VDD)이 상승하여 단락회로(300)가 제 2 초기화 신호(pwrup)에 의하여 단락동작을 중단하기 이전에, 제 1 초기화 신호(pre_pwrup)를 먼저 인에이블시켜 내부전압단(VPP)이 고전압 발생회로(200)로부터 안정된 고전압을 미리 공급받을 수 있도록 함으로써, 이후 단락회로(300)의 단락동작이 중단되더라도 고전압인 내부전압(VPP)이 외부전압(VDD)보다 낮아지지 않도록 하여 래치업 현상이 발생하는 것을 방지하는 효과를 가진다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 초기화 신호 발생회로는 반도체 장치의 초기화 단계에서 외부전원-내부전원 간 단락회로의 단락동작을 중단시키기 위한 초기화 신호를 공급하기 이전에 또 다른 초기화 신호를 먼저 공급하여 고전압 발생회로를 동작시킴으로써, 고전압 레벨이 외부전압 레벨보다 낮아짐으로 인해 발생하는 레치업 현상을 방지하여 반도체 장치의 오동작이 발생하지 않도록 하는 효과를 가진다.

Claims (13)

  1. 외부전압을 복수의 전압레벨로 전압 분배하는 전압 분배부와;
    상기 전압 분배부로부터 출력되는 제 1 노드의 전압 신호에 응답하여 제 1 초기화 신호를 출력하는 제 1 초기화 신호 발생부와;
    상기 전압 분배부로부터 출력되고 상기 제 1 노드보다 더 낮은 전위의 제 2 노드의 전압신호에 응답하여 제 2 초기화 신호를 출력하는 제 2 초기화 신호 발생부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 전압분배부는 상기 외부전압을 공급하는 외부전원단과 상기 제 1 노드 간에 설치되는 제 1 저항과, 상기 제 1 노드와 제 2 노드 간에 설치되는 제 2 저항과, 상기 제 2 노드와 접지단 간에 설치되는 제 3 저항을 포함하는 반도체 장치의 초기화 신호 발생회로.
  4. 제 1 항에 있어서,
    상기 제 1 초기화 신호 발생부는
    상기 제 1 노드의 전압신호에 응답하여 제 3 노드를 풀-다운 구동하는 제 1 풀-다운부와;
    상기 제 3 노드를 외부전압레벨로 풀-업 구동하는 제 1 풀-업부와;
    상기 3 노드로부터의 전압 신호를 버퍼링하여 상기 제 1 초기화신호를 출력하는 제 1 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.
  5. 제 4 항에 있어서,
    상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 1 풀-업부는 접지전압 신호에 응답하여 동작하는 PMOS소자인 반도체 장치의 초기화 신호 발생회로.
  6. 제 4항에 있어서,
    상기 제 1 버퍼부는 인버터 소자인 반도체 장치의 초기화 신호 발생회로.
  7. 제 1 항에 있어서,
    상기 제 2 초기화 신호 발생부는
    상기 제 2 노드의 전압 신호에 응답하여 제 4 노드를 풀-다운 구동하는 제 2 풀-다운부와;
    상기 제 4 노드를 외부전압레벨로 풀-업 구동하는 제 2 풀-업부와;
    상기 4 노드로부터의 전압 신호를 버퍼링하여 상기 제 2 초기화신호를 출력하는 제 2 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.
  8. 제 7 항에 있어서,
    상기 제 2 풀-다운부는 상기 제 2 노드의 전압신호에 응답하여 동작하는 NMOS 소자이고, 상기 제 2 풀-업부는 접지전압신호에 응답하여 동작하는 PMOS소자인 반도체 장치의 초기화 신호 발생회로.
  9. 제 7항에 있어서,
    상기 제 2 버퍼부는 인버터 소자인 반도체 장치의 초기화 신호 발생회로.
  10. 제 1 항에 있어서,
    상기 제 1 초기화 신호 발생부는
    상기 제 1 노드의 전압신호에 응답하여 제 3 노드를 풀-다운 구동하는 제 1 풀-다운부와;
    상기 제 3 노드를 외부전압레벨로 풀-업 구동하는 제 1 풀-업부와;
    상기 3 노드로부터의 전압 신호를 버퍼링하여 상기 제 1 초기화신호를 출력하는 제 1 버퍼부를 포함하여 구성되고,
    상기 제 2 초기화 신호 발생부는
    상기 제 2 노드의 전압신호에 응답하여 제 4 노드를 풀-다운 구동하는 제 2 풀-다운부와;
    상기 제 4 노드를 외부전압레벨로 풀-업 구동하는 제 2 풀-업부와;
    상기 4 노드로부터의 전압 신호를 버퍼링하여 상기 제 2 초기화신호를 출력하는 제 2 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.
  11. 제 10항에 있어서,
    상기 제 1 풀-다운 소자의 동작 임계전압은 상기 제 2 풀-다운 소자의 동작 임계전압과 동일한 반도체 장치의 초기화 신호 발생회로.
  12. 제 11 항에 있어서,
    상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 제 1 NMOS 소자이고, 상기 제 2 풀-다운부는 상기 제 2 노드의 전압신호에 응답하여 동작하는 제 2 NMOS 소자인 반도체 장치의 초기화 신호 발생회로.
  13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 제 1 초기화신호는 내부전압을 발생시키는 고전압 발생회로에 공급되고, 상기 제 2 초기화 신호는 외부전원-내부전원 간 단락회로에 공급되는 반도체 장치의 초기화 신호 발생회로.
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