JP5354397B2 - 静電放電から供給ノードを保護する装置、およびシステム - Google Patents
静電放電から供給ノードを保護する装置、およびシステム Download PDFInfo
- Publication number
- JP5354397B2 JP5354397B2 JP2011114898A JP2011114898A JP5354397B2 JP 5354397 B2 JP5354397 B2 JP 5354397B2 JP 2011114898 A JP2011114898 A JP 2011114898A JP 2011114898 A JP2011114898 A JP 2011114898A JP 5354397 B2 JP5354397 B2 JP 5354397B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- supply signal
- timer
- node
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
Description
[項目1]
第1の供給信号を持つノードを有し、上記第1の供給信号に基づいて第1のタイマ信号を生成するタイマユニットと、
上記タイマユニットに連結されて、第2の供給信号を持つノードを有し、静電放電(ESD)に呼応して上記第2の供給信号を上記第1のタイマ信号の信号レベルに基づく期間クランプするクランプユニットと、
を備える装置。
[項目2]
上記タイマユニットは、上記第2の供給信号を持つノードの上のESDイベントの期間より長い時定数で、上記第1のタイマ信号を生成する項目1に記載の装置。
[項目3]
上記第1の供給信号および上記第2の供給信号は、それぞれ、第1の電力供給信号および第2の電力供給信号に対応する項目1に記載の装置。
[項目4]
上記第1の供給信号および上記第2の供給信号は、それぞれ、第1のグランド供給信号および第2のグランド供給信号に対応する項目1に記載の装置。
[項目5]
上記第1の供給信号を生成する第1の電圧生成器と、
上記第2の供給信号を生成する第2の電圧生成器と、
をさらに備え、
上記第1の電圧生成器は、上記第1の供給信号を、上記第2の供給信号のランプ速度より遅いランプ速度でランプする項目1に記載の装置。
[項目6]
上記第1の電圧生成器は、上記第2の電圧生成器が上記第2の供給信号を生成する前に、上記第1の供給信号を生成し、上記第1の電圧生成器が自身を停止する前に上記第2の電圧生成器が自身を停止する項目5に記載の装置。
[項目7]
上記タイマユニットと上記クランプユニットとに連結されたレベルシフタをさらに備え、
上記クランプユニットは、上記第1の供給信号の供給レベルより高い供給レベルを有する上記第2の供給信号を受信して、
上記レベルシフタは、上記第1のタイマ信号から上記クランプユニットの第2のタイマ信号を生成し、
上記第2のタイマ信号は、上記クランプユニットの信頼性を保護する信号レベルを有する項目1に記載の装置。
[項目8]
上記クランプユニットまたは上記タイマユニットに連結され、上記第1の供給信号または上記第2の供給信号がランプアップまたはランプダウンすることに呼応して、上記第1のタイマ信号を調節するフィードバックユニットをさらに備える項目1に記載の装置。
[項目9]
上記クランプユニットは、上記第2の供給信号を持つノードと、グランド供給信号を持つノードとの間にPMOSトランジスタを有し、
上記第2の供給信号は第2の電力供給信号である項目1に記載の装置。
[項目10]
上記クランプユニットは、上記第2の供給信号を持つノードと、電力供給信号を持つノードとの間にNMOSトランジスタを有し、
上記第2の供給信号はグランド電力供給信号である項目1に記載の装置。
[項目11]
第1の供給信号を生成する第1の電圧生成器と、
上記第1の電圧生成器に連結されたプロセッサと、
を備え、
上記プロセッサは、
第2の供給信号を生成する第2の電圧生成器と、
上記第1の供給信号を介して第1のタイマ信号を生成して、静電放電(ESD)に呼応して、上記第1のタイマ信号に基づく期間、上記第2の供給信号をクランプするESDユニットと、
を有するシステム。
[項目12]
上記第1の電圧生成器は、上記第2の供給信号のランプ速度より遅いランプ速度で上記第1の供給信号をランプする項目11に記載のシステム。
[項目13]
上記第1の電圧生成器は、上記第2の電圧生成器が上記第2の供給信号を生成する前に、上記第1の供給信号を生成し、上記第1の電圧生成器が自身を停止する前に上記第2の電圧生成器が自身を停止する項目11に記載のシステム。
[項目14]
上記ESDユニットは、
上記第1の供給信号を持つノードを有し、上記第1の供給信号に基づいて上記第1のタイマ信号を生成するタイマユニットと、
上記タイマユニットに連結されて、上記第2の供給信号を持つノードを有し、上記第2の供給信号をクランプするクランプユニットと、
を含む項目11に記載のシステム。
[項目15]
上記クランプユニットは、上記第2の供給信号を持つノードと、グランド供給信号を持つノードとの間にPMOSトランジスタを有し、
上記第2の供給信号は第2の電力供給信号である項目14に記載のシステム。
[項目16]
上記クランプユニットは、上記第2の供給信号を持つノードと、電力供給信号を持つノードとの間にNMOSトランジスタを有し、
上記第2の供給信号はグランド電力供給信号である項目14に記載のシステム。
[項目17]
上記ESDユニットは、上記クランプユニットまたは上記タイマユニットに連結され、上記第1の供給信号または上記第2の供給信号がランプアップまたはランプダウンすることに呼応して、上記第1のタイマ信号を調節するフィードバックユニットをさらに含む項目14に記載のシステム。
[項目18]
上記ESDユニットは、上記タイマユニットと上記クランプユニットとに連結されたレベルシフタをさらに含み、
上記クランプユニットは、上記第1の供給信号の供給レベルより高い供給レベルを有する上記第2の供給信号を受信して、
上記レベルシフタは、上記第1のタイマ信号から上記クランプユニットの第2のタイマ信号を生成し、
上記第2のタイマ信号は、上記クランプユニットの信頼性を保護する信号レベルを有する項目14に記載のシステム。
[項目19]
上記第1の電圧生成器は、上記第2の供給信号のランプ速度より遅いランプ速度で上記第1の供給信号を生成するオフダイ電圧レギュレータである項目11に記載のシステム。
[項目20]
上記第2の電圧生成器は、上記第1の供給信号のランプ速度より速いランプ速度で上記第2の供給信号を生成する項目11に記載のシステム。
[項目21]
上記第2の電圧生成器は、上記第2の供給信号として、上記第1の供給信号のゲーティングされたバージョンを生成する項目11に記載のシステム。
[項目22]
第1の供給信号を持つノードを有するタイマユニットを介して、上記第1の供給信号に基づく第1のタイマ信号を生成する段階と、
第2の供給信号を持つノードの上の静電放電(ESD)に呼応して上記第2の供給信号を上記第1のタイマ信号に基づく期間クランプする段階と、
を備える方法。
[項目23]
上記第1の供給信号および上記第2の供給信号を、互いに異なる速度でランプアップまたはランプダウンする段階をさらに備える項目22に記載の方法。
[項目24]
上記第2の供給信号を持つノードの上のESDイベントの期間より長い上記第1のタイマ信号の時定数を提供する段階をさらに備える項目22に記載の方法。
[項目25]
上記第2の供給信号を生成する前に上記第1の供給信号を生成する段階をさらに備える項目22に記載の方法。
[項目26]
上記第2の供給信号のランプ速度よりも遅いランプ速度で上記第1の供給信号を生成する段階をさらに備える項目22に記載の方法。
[項目27]
第1の供給信号を受信して、上記第1の供給信号に基づいて第2の供給信号を生成する電圧生成器と、
上記第1の供給信号を介して第1のタイマ信号を生成して、静電放電(ESD)に呼応して、上記第1のタイマ信号に基づく期間、上記第2の供給信号をクランプするESDユニットと、
を備えるプロセッサ。
[項目28]
上記第1の供給信号は、上記第1の供給信号を上記第2の供給信号のランプ速度より遅いランプ速度でランプする第1の電圧生成器により生成される項目27に記載のプロセッサ。
[項目29]
上記ESDユニットは、
上記第1の供給信号を持つノードを有し、上記第1の供給信号に基づいて上記第1のタイマ信号を生成するタイマユニットと、
上記タイマユニットに連結されて、上記第2の供給信号を持つノードを有し、上記第2の供給信号をクランプするクランプユニットと、
を含む項目27に記載のプロセッサ。
[項目30]
上記ESDユニットは、上記クランプユニットまたは上記タイマユニットに連結され、上記第1の供給信号または上記第2の供給信号がランプアップまたはランプダウンすることに呼応して、上記第1のタイマ信号を調節するフィードバックユニットをさらに含む項目29に記載のプロセッサ。
Claims (42)
- 第1の電圧生成器によって生成される第1の供給信号を持つノードを有し、前記第1の供給信号に基づいて第1のタイマ信号を生成するタイマユニットと、
前記タイマユニットに連結されて、第2の電圧生成器によって生成される第2の供給信号を持つノードを有し、前記第1のタイマ信号の信号レベルに基づく期間動作するクランプユニットと、
前記タイマユニットと前記クランプユニットとに連結されたレベルシフタと
を備え、
前記クランプユニットは、前記第1の供給信号の供給レベルよりも高い供給レベルで前記第2の供給信号を受信し、前記レベルシフタは、前記クランプユニットに対する第2のタイマ信号を前記第1のタイマ信号から生成し、前記第2のタイマ信号は、前記クランプユニットの信頼性を保護する信号レベルを有する装置。 - 前記タイマユニットは、前記第2の供給信号を持つノードの上のESDイベントの期間より長い時定数で、前記第1のタイマ信号を生成する請求項1に記載の装置。
- 前記第1の電圧生成器は、前記第2の電圧生成器が前記第2の供給信号を生成する前に、前記第1の供給信号を生成し、前記第1の電圧生成器が自身を停止する前に前記第2の電圧生成器が自身を停止する請求項1または2に記載の装置。
- 前記クランプユニットは、クランプデバイスとバッファとを含み、
前記バッファは、前記第1のタイマ信号からゲート信号を生成して前記クランプデバイスを駆動し、
前記バッファは、前記第2の供給信号を持つ前記ノードとグランド供給信号を持つノードと間に直列に接続された第1PMOSトランジスタおよび第1NMOSトランジスタと、前記第2の供給信号を持つ前記ノードと前記グランド供給信号を持つ前記ノードとの間に直列に接続された第2PMOSトランジスタおよび第2NMOSトランジスタとを有し、
前記第1のタイマ信号は、前記第1PMOSトランジスタおよび前記第1NMOSトランジスタのそれぞれのゲートに入力され、
前記第1PMOSトランジスタと前記第1NMOSトランジスタとの間のノードから出力される信号が、前記第2PMOSトランジスタおよび前記第2NMOSトランジスタのそれぞれのゲートに入力され、
前記第2PMOSトランジスタと前記第2NMOSトランジスタとの間のノードから出力される信号が前記ゲート信号として前記クランプデバイスに入力される、請求項1から請求項3のいずれか1つに記載の装置。 - 前記クランプユニットは、前記第2の供給信号を持つノードと、グランド供給信号を持つノードとに連結されるPMOSトランジスタを有し、
前記第2の供給信号は第2の電力供給信号である請求項1から請求項3のいずれか1つに記載の装置。 - 前記クランプユニットは、前記第2の供給信号を持つノードと、電力供給信号を持つノードとに連結されるNMOSトランジスタを有し、
前記第2の供給信号はグランド供給信号である請求項1から請求項3のいずれか1つに記載の装置。 - 前記タイマユニットは、リング発振器を含む、請求項1から請求項6のいずれか1つに記載の装置。
- 前記タイマユニットに連結され、前記第1のタイマ信号を反転させてフィードバック信号を生成するインバータにより駆動することのできるキーパデバイスを含むフィードバックユニットをさらに備える請求項1から請求項7のいずれか1つに記載の装置。
- 前記キーパデバイスは、前記第1の供給信号がランプアップするときに、前記第1のタイマ信号を安定させる、請求項8に記載の装置。
- 前記キーパデバイスは、P型デバイスである、請求項8または請求項9に記載の装置。
- 前記クランプユニットに連結され、前記第1のタイマ信号を持つノードと、前記第2の供給信号を持つノードとの間に接続されたフィードバックトランジスタを含むフィードバックユニットとをさらに備える請求項1から請求項7のいずれか1つに記載の装置。
- 前記フィードバックトランジスタは、インバータによって動作する、請求項11に記載の装置。
- 前記インバータの出力が、前記クランプユニットのクランプトランジスタを制御する、請求項12に記載の装置。
- 前記第1の電圧生成器は、オフダイ電圧レギュレータである、請求項1から請求項13のいずれか1つに記載の装置。
- 第1の供給信号を生成する第1の電圧生成器と、
前記第1の電圧生成器に連結されたプロセッサと
を備え、
前記プロセッサは、
第2の供給信号を生成する第2の電圧生成器と、
前記第1の供給信号を介して第1のタイマ信号を生成して、静電放電(ESD)に呼応して、前記第1のタイマ信号に基づく期間、前記第2の供給信号をクランプするESDユニットと
を有し、
前記ESDユニットの信頼性を保護する信号レベルを有する第2のタイマ信号を前記第1のタイマ信号から生成するレベルシフタとを含むシステム。 - 前記ESDユニットは、
前記第1の供給信号を持つノードを有し、前記第1の供給信号に基づいて前記第1のタイマ信号を生成するタイマユニットと、
前記タイマユニットに連結されて、前記第2の供給信号を持つノードを有し、前記第2の供給信号をクランプするクランプユニットと
を含む請求項15に記載のシステム。 - 前記タイマユニットは、前記第2の供給信号を持つノードの上のESDイベントの期間より長い時定数で、前記第1のタイマ信号を生成する請求項16に記載のシステム。
- 前記レベルシフタは、前記タイマユニットと前記クランプユニットとに連結されている、請求項16または請求項17に記載のシステム。
- 前記クランプユニットは、前記第1の供給信号の供給レベルよりも高い供給レベルで前記第2の供給信号を受信し、前記レベルシフタは、前記クランプユニットに対する第2のタイマ信号を前記第1のタイマ信号から生成し、前記第2のタイマ信号は、前記ESDユニットの前記クランプユニットの信頼性を保護する信号レベルを有する請求項18に記載のシステム。
- 前記クランプユニットは、クランプデバイスとバッファとを含み、
前記バッファは、前記第1のタイマ信号からゲート信号を生成して前記クランプデバイスを駆動し、
前記バッファは、前記第2の供給信号を持つ前記ノードとグランド供給信号を持つノードと間に直列に接続された第1PMOSトランジスタおよび第1NMOSトランジスタと、前記第2の供給信号を持つ前記ノードと前記グランド供給信号を持つ前記ノードとの間に直列に接続された第2PMOSトランジスタおよび第2NMOSトランジスタとを有し、
前記第1のタイマ信号は、前記第1PMOSトランジスタおよび前記第1NMOSトランジスタのそれぞれのゲートに入力され、
前記第1PMOSトランジスタと前記第1NMOSトランジスタとの間のノードから出力される信号が、前記第2PMOSトランジスタおよび前記第2NMOSトランジスタのそれぞれのゲートに入力され、
前記第2PMOSトランジスタと前記第2NMOSトランジスタとの間のノードから出力される信号が前記ゲート信号として前記クランプデバイスに入力される請求項16から請求項19のいずれか1つに記載のシステム。 - 前記クランプユニットは、前記第2の供給信号を持つノードと、グランド供給信号を持つノードとに連結されるPMOSトランジスタを有し、
前記第2の供給信号は第2の電力供給信号である請求項16から請求項19のいずれか1つに記載のシステム。 - 前記クランプユニットは、前記第2の供給信号を持つノードと、電力供給信号を持つノードとに連結されるNMOSトランジスタを有し、
前記第2の供給信号はグランド供給信号である請求項16から請求項19のいずれか1つに記載のシステム。 - 前記第1の電圧生成器は、前記第2の供給信号のランプ速度より遅いランプ速度で前記第1の供給信号を生成するオフダイ電圧レギュレータである請求項15から請求項22のいずれか1つに記載のシステム。
- 前記第2の電圧生成器は、前記第1の供給信号のランプ速度より速いランプ速度で前記第2の供給信号を生成する請求項15から請求項22のいずれか1つに記載のシステム。
- 前記第2の電圧生成器は、前記第2の供給信号として、前記第1の供給信号のゲーティングされたバージョンを生成する請求項15から請求項22のいずれか1つに記載のシステム。
- 前記タイマユニットは、リング発振器を含む、請求項16から請求項22のいずれか1つに記載のシステム。
- 前記タイマユニットに連結され、前記第1のタイマ信号を反転させてフィードバック信号を生成するインバータにより駆動することのできるキーパデバイスを含むフィードバックユニットをさらに備える請求項16から請求項22のいずれか1つに記載のシステム。
- 前記キーパデバイスは、前記第1の供給信号がランプアップするときに、前記第1のタイマ信号を安定させる、請求項27に記載のシステム。
- 前記キーパデバイスは、P型デバイスである、請求項27または請求項28に記載のシステム。
- 前記クランプユニットに連結され、前記第1のタイマ信号を持つノードと、前記第2の供給信号を持つノードとの間に接続されたフィードバックトランジスタを含むフィードバックユニットとをさらに備える、請求項16から請求項22のいずれか1つに記載のシステム。
- 前記フィードバックトランジスタは、インバータによって動作し、前記インバータの出力が、前記クランプユニットのクランプトランジスタを制御する、請求項30に記載のシステム。
- 第1の供給信号を受信して、前記第1の供給信号に基づいて第2の供給信号を生成する電圧生成器と、
ESDユニットと
を備え、
前記ESDユニットは、
前記第1の供給信号を介して第1のタイマ信号を生成するタイマユニットと、
前記タイマユニットに連結され、前記第1のタイマ信号に基づく期間、クランプするクランプユニットと、
前記タイマユニットと前記クランプユニットとに連結されたレベルシフタと
を備え、
前記クランプユニットは、前記第1の供給信号の供給レベルよりも高い供給レベルで前記第2の供給信号を受信し、前記レベルシフタは、前記クランプユニットに対する第2のタイマ信号を前記第1のタイマ信号から生成し、前記第2のタイマ信号は、前記クランプユニットの信頼性を保護する信号レベルを有するを有するプロセッサ。 - 前記タイマユニットは、前記第2の供給信号を持つノードの上のESDイベントの期間より長い時定数で、前記第1のタイマ信号を生成する請求項32に記載のプロセッサ。
- 前記クランプユニットは、クランプデバイスとバッファとを含み、
前記バッファは、前記第1のタイマ信号からゲート信号を生成して前記クランプデバイスを駆動し、
前記バッファは、前記第2の供給信号を持つノードとグランド供給信号を持つノードと間に直列に接続された第1PMOSトランジスタおよび第1NMOSトランジスタと、前記第2の供給信号を持つ前記ノードと前記グランド供給信号を持つ前記ノードとの間に直列に接続された第2PMOSトランジスタおよび第2NMOSトランジスタとを有し、
前記第1のタイマ信号は、前記第1PMOSトランジスタおよび前記第1NMOSトランジスタのそれぞれのゲートに入力され、
前記第1PMOSトランジスタと前記第1NMOSトランジスタとの間のノードから出力される信号が、前記第2PMOSトランジスタおよび前記第2NMOSトランジスタのそれぞれのゲートに入力され、
前記第2PMOSトランジスタと前記第2NMOSトランジスタとの間のノードから出力される信号が前記ゲート信号として前記クランプデバイスに入力される、請求項32または請求項33に記載のプロセッサ。 - 前記クランプユニットは、前記第2の供給信号を持つノードと、グランド供給信号を持つノードとに連結されるPMOSトランジスタを有し、
前記第2の供給信号は第2の電力供給信号である請求項32または請求項33に記載のプロセッサ。 - 前記クランプユニットは、前記第2の供給信号を持つノードと、電力供給信号を持つノードとに連結されるNMOSトランジスタを有し、
前記第2の供給信号はグランド供給信号である請求項32または請求項33に記載のプロセッサ。 - 前記タイマユニットは、リング発振器を含む、請求項32から請求項36のいずれか1つに記載のプロセッサ。
- 前記タイマユニットに連結され、前記第1のタイマ信号を反転させてフィードバック信号を生成するインバータにより駆動することのできるキーパデバイスを含むフィードバックユニットをさらに備える請求項32から請求項37のいずれか1つに記載のプロセッサ。
- 前記キーパデバイスは、前記第1の供給信号がランプアップするときに、前記第1のタイマ信号を安定させる、請求項38に記載のプロセッサ。
- 前記キーパデバイスは、P型デバイスである、請求項38または請求項39に記載のプロセッサ。
- 前記クランプユニットに連結され、前記第1のタイマ信号を持つノードと、前記第2の供給信号を持つノードとの間に接続されたフィードバックトランジスタを含むフィードバックユニットとをさらに備える、請求項32から請求項37のいずれか1つに記載のプロセッサ。
- 前記フィードバックトランジスタは、インバータによって動作し、前記インバータの出力が、前記クランプユニットのクランプトランジスタを制御する、請求項41に記載のプロセッサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/822,901 | 2010-06-24 | ||
US12/822,901 US8514533B2 (en) | 2010-06-24 | 2010-06-24 | Method, apparatus, and system for protecting supply nodes from electrostatic discharge |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012039852A JP2012039852A (ja) | 2012-02-23 |
JP5354397B2 true JP5354397B2 (ja) | 2013-11-27 |
Family
ID=45115986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011114898A Active JP5354397B2 (ja) | 2010-06-24 | 2011-05-23 | 静電放電から供給ノードを保護する装置、およびシステム |
Country Status (7)
Country | Link |
---|---|
US (1) | US8514533B2 (ja) |
JP (1) | JP5354397B2 (ja) |
KR (1) | KR101428355B1 (ja) |
CN (2) | CN102959631B (ja) |
DE (2) | DE102011123089B3 (ja) |
RU (1) | RU2540837C2 (ja) |
WO (1) | WO2011163420A2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8514533B2 (en) * | 2010-06-24 | 2013-08-20 | Intel Corporation | Method, apparatus, and system for protecting supply nodes from electrostatic discharge |
US9548738B2 (en) | 2012-02-21 | 2017-01-17 | Xilinx, Inc. | High voltage RC-clamp for electrostatic discharge (ESD) protection |
US9350165B2 (en) * | 2012-11-05 | 2016-05-24 | Intel Corporation | High-voltage power gating |
US9083176B2 (en) | 2013-01-11 | 2015-07-14 | Qualcomm Incorporated | Electrostatic discharge clamp with disable |
US9013845B1 (en) | 2013-03-04 | 2015-04-21 | Xilinx, Inc. | High voltage RC-clamp for electrostatic discharge (ESD) protection |
CN103248033B (zh) * | 2013-05-09 | 2015-07-22 | 北京大学 | 瞬态和直流同步触发型电源钳位esd保护电路 |
US9537306B2 (en) * | 2015-02-12 | 2017-01-03 | Taiwan Semiconductor Manufacturing Company Limited | ESD protection system utilizing gate-floating scheme and control circuit thereof |
US11222889B2 (en) * | 2018-11-13 | 2022-01-11 | Western Digital Technologies, Inc. | Electrostatic discharge protection circuit |
JP7089463B2 (ja) * | 2018-12-11 | 2022-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置システム |
KR20200077746A (ko) | 2018-12-21 | 2020-07-01 | 주식회사 실리콘웍스 | 정전기 방전 보호 회로 |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5255146A (en) * | 1991-08-29 | 1993-10-19 | National Semiconductor Corporation | Electrostatic discharge detection and clamp control circuit |
US5530612A (en) | 1994-03-28 | 1996-06-25 | Intel Corporation | Electrostatic discharge protection circuits using biased and terminated PNP transistor chains |
US5733794A (en) | 1995-02-06 | 1998-03-31 | Motorola, Inc. | Process for forming a semiconductor device with ESD protection |
DE69622465T2 (de) | 1995-04-24 | 2003-05-08 | Conexant Systems Inc | Verfahren und Apparat zum Koppeln verschiedener, unabhängiger on-Chip-Vdd-Busse an eine ESD-Klemme |
US5825603A (en) | 1995-12-21 | 1998-10-20 | Intel Corporaiton | Method and apparatus for providing electrostatic discharge protection for high voltage inputs |
US5835328A (en) | 1995-12-21 | 1998-11-10 | Intel Corporation | Breakdown-tiggered transient discharge circuit |
US5719737A (en) | 1996-03-21 | 1998-02-17 | Intel Corporation | Voltage-tolerant electrostatic discharge protection device for integrated circuit power supplies |
US5877927A (en) | 1996-10-01 | 1999-03-02 | Intel Corporation | Method and apparatus for providing electrostatic discharge protection for high voltage inputs |
US5907464A (en) | 1997-03-24 | 1999-05-25 | Intel Corporation | MOSFET-based power supply clamps for electrostatic discharge protection of integrated circuits |
US5917336A (en) | 1997-09-29 | 1999-06-29 | Motorola, Inc. | Circuit for electrostatic discharge (ESD) protection |
EP0905851A1 (en) * | 1997-09-30 | 1999-03-31 | STMicroelectronics S.r.l. | Protection circuit for an electric pulse supply line in a semiconductor integrated device |
US5956219A (en) | 1998-06-08 | 1999-09-21 | Intel Corporation | High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection |
US6008970A (en) | 1998-06-17 | 1999-12-28 | Intel Corporation | Power supply clamp circuitry for electrostatic discharge (ESD) protection |
US5946177A (en) | 1998-08-17 | 1999-08-31 | Motorola, Inc. | Circuit for electrostatic discharge protection |
US6570225B2 (en) | 1999-07-12 | 2003-05-27 | Intel Corporation | Method for improved electrostatic discharge protection |
US6327126B1 (en) | 2000-01-28 | 2001-12-04 | Motorola, Inc. | Electrostatic discharge circuit |
US6510033B1 (en) | 2000-06-30 | 2003-01-21 | Intel Corporation | RC-timer circuit to reduce current leakage in future semiconductor processes |
JP2004525344A (ja) * | 2000-11-08 | 2004-08-19 | ゼネラル・エレクトリック・カンパニイ | 地絡抵抗検出/計算装置と方法 |
US6867956B2 (en) | 2000-12-22 | 2005-03-15 | Intel Corporation | Electrostatic discharge protection device and method therefor |
US6545520B2 (en) | 2001-03-28 | 2003-04-08 | Intel Corporation | Method and apparatus for electro-static discharge protection |
US6862160B2 (en) | 2001-10-12 | 2005-03-01 | Intel Corporation | Apparatus providing electronstatic discharge protection having current sink transistors and method therefor |
US7339770B2 (en) | 2002-04-24 | 2008-03-04 | Intel Corporation | Electrostatic discharge protection circuit having a ring oscillator timer circuit |
US7027275B2 (en) * | 2003-01-10 | 2006-04-11 | Texas Instruments Incorporated | Electrostatic discharge protection circuit with feedback enhanced triggering |
US7271989B2 (en) * | 2004-06-03 | 2007-09-18 | Altera Corporation | Electrostatic discharge protection circuit |
US7085113B2 (en) * | 2004-08-20 | 2006-08-01 | International Business Machines Corporation | ESD protection power clamp for suppressing ESD events occurring on power supply terminals |
US7230806B2 (en) | 2004-09-30 | 2007-06-12 | Intel Corporation | Multi-stack power supply clamp circuitry for electrostatic discharge protection |
US7203045B2 (en) * | 2004-10-01 | 2007-04-10 | International Business Machines Corporation | High voltage ESD power clamp |
WO2006102666A1 (en) * | 2005-03-23 | 2006-09-28 | Qualcomm Incorporated | Current mode interface for off-chip high speed communication |
US7595968B2 (en) * | 2006-03-24 | 2009-09-29 | Texas Instruments Incorporated | Circuit to reduce internal ESD stress on device having multiple power supply domains |
CN101421896A (zh) * | 2006-04-21 | 2009-04-29 | 沙诺夫公司 | 通过电源状态检测的esd箝位控制 |
US20070247772A1 (en) | 2006-04-21 | 2007-10-25 | Sarnoff Corporation | Esd clamp control by detection of power state |
US7589945B2 (en) * | 2006-08-31 | 2009-09-15 | Freescale Semiconductor, Inc. | Distributed electrostatic discharge protection circuit with varying clamp size |
US7692907B2 (en) * | 2006-09-11 | 2010-04-06 | Industrial Technology Research Institute | Circuit for electrostatic discharge (ESD) protection |
US20080106834A1 (en) * | 2006-11-07 | 2008-05-08 | Kenneth Wai Ming Hung | electrostatic discharge protection circuit |
KR100849068B1 (ko) | 2007-03-15 | 2008-07-30 | 주식회사 하이닉스반도체 | 정전기 보호회로 |
EP2023392A1 (en) * | 2007-08-08 | 2009-02-11 | STMicroelectronics S.r.l. | Integrated circuit with device for protecting against electrostatic discharges |
US7817386B2 (en) * | 2007-10-10 | 2010-10-19 | Amazing Microelectronics Corp. | ESD protection circuit for IC with separated power domains |
US8004807B2 (en) * | 2008-01-31 | 2011-08-23 | Agere Systems Inc. | Overvoltage protection circuit with reduced sensitivity to process variations |
US8649134B2 (en) * | 2010-03-11 | 2014-02-11 | Silicon Laboratories Inc. | Electrostatic discharge protection rail clamp with discharge interruption circuitry |
US8514533B2 (en) * | 2010-06-24 | 2013-08-20 | Intel Corporation | Method, apparatus, and system for protecting supply nodes from electrostatic discharge |
-
2010
- 2010-06-24 US US12/822,901 patent/US8514533B2/en active Active
-
2011
- 2011-05-23 JP JP2011114898A patent/JP5354397B2/ja active Active
- 2011-06-22 KR KR1020127033450A patent/KR101428355B1/ko active IP Right Grant
- 2011-06-22 CN CN201180030897.7A patent/CN102959631B/zh active Active
- 2011-06-22 RU RU2012155859/08A patent/RU2540837C2/ru not_active IP Right Cessation
- 2011-06-22 WO PCT/US2011/041530 patent/WO2011163420A2/en active Application Filing
- 2011-06-24 DE DE102011123089.4A patent/DE102011123089B3/de active Active
- 2011-06-24 DE DE102011105554.5A patent/DE102011105554B4/de active Active
- 2011-06-24 CN CN2011202885586U patent/CN202737452U/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN102959631A (zh) | 2013-03-06 |
CN202737452U (zh) | 2013-02-13 |
WO2011163420A2 (en) | 2011-12-29 |
DE102011123089B3 (de) | 2019-10-17 |
DE102011105554B4 (de) | 2019-10-17 |
CN102959631B (zh) | 2016-03-16 |
RU2540837C2 (ru) | 2015-02-10 |
KR101428355B1 (ko) | 2014-08-07 |
JP2012039852A (ja) | 2012-02-23 |
RU2012155859A (ru) | 2014-06-27 |
DE102011105554A1 (de) | 2011-12-29 |
KR20130028948A (ko) | 2013-03-20 |
US20110317316A1 (en) | 2011-12-29 |
US8514533B2 (en) | 2013-08-20 |
WO2011163420A3 (en) | 2012-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5354397B2 (ja) | 静電放電から供給ノードを保護する装置、およびシステム | |
TWI413227B (zh) | 靜電放電保護電路及其操作方法 | |
TWI677961B (zh) | 靜電放電保護電路 | |
US7405915B2 (en) | Protection circuit against electrostatic discharge in semiconductor device | |
US6327126B1 (en) | Electrostatic discharge circuit | |
KR101926607B1 (ko) | 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 클램핑 방법 | |
US6008970A (en) | Power supply clamp circuitry for electrostatic discharge (ESD) protection | |
TWI436591B (zh) | 具有過電壓保護之輸出驅動器及用於輸出驅動器之過電壓保護的方法 | |
TW201436458A (zh) | 高壓閘極驅動電路 | |
JP5872714B2 (ja) | 差動入力/出力インタフェースのためのサージ保護 | |
JP2009260909A (ja) | 電圧ストレスを低減したゲート制御回路のための回路および方法 | |
US20170229444A1 (en) | Esd protection circuit | |
US11004843B2 (en) | Switch control circuit for a power switch with electrostatic discharge (ESD) protection | |
TWI517347B (zh) | 防止跨越電壓域之靜電放電失效 | |
US6862160B2 (en) | Apparatus providing electronstatic discharge protection having current sink transistors and method therefor | |
JP4102277B2 (ja) | 半導体集積回路装置 | |
TWI527349B (zh) | 初始裝置、積體電路以及電荷幫浦操作方法 | |
Stockinger et al. | RC-triggered ESD clamp with low turn-on voltage | |
US8179171B1 (en) | Power up circuit | |
US8854779B2 (en) | Integrated circuit | |
KR100642402B1 (ko) | 반도체 장치의 초기화 신호 발생회로 | |
Bîzîitu et al. | On-chip 500μA dual-chain Dickson charge pump optimized for NMOS LDO supply | |
TWI779942B (zh) | 具有穩定放電機制的靜電防護電路 | |
KR100574500B1 (ko) | 반도체 장치의 초기화 신호 발생회로 | |
TW202324872A (zh) | 具有穩定放電機制的靜電防護電路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121218 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130614 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130702 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130731 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130806 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130815 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5354397 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |