TWI527349B - 初始裝置、積體電路以及電荷幫浦操作方法 - Google Patents

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Description

初始裝置、積體電路以及電荷幫浦操作方法
本發明係有關於一種初始裝置、積體電路以及電荷幫浦操作方法，特別係有關於一種利用初始裝置控制電荷幫浦中之電容之初始裝置、積體電路以及電荷幫浦操作方法。
電荷幫浦係為一種轉換器，藉由利用一個或多個電容作為能量儲存元件以將位於電荷幫浦之輸入之訊號位準改變為位於電荷幫浦之輸出之不同訊號位準。積體電路中不同類型之電路、處理速度、訊號準確度、晶片之面積、功率消耗、可靠性、以及類似因素係為電荷幫浦以及其相關電路之設計考慮。
本發明一實施例提供一種初始裝置，適用於一電荷幫浦，初始裝置包括一驅動電路以及一偏壓電路。驅動電路設置介於第一電源節點以及第二電源節點之間，驅動電路包括耦接至電荷幫浦中之電容之輸出電極之第一節點。偏壓電路設置介於第一電源節點以及第二電源節點之間，偏壓電路包括耦接至驅動電路之控制終端之第二節點，其中根據提供至上述初始裝置之一初始訊號之一存在：偏壓電路透過第二節點輸出一 偏壓電壓至驅動電路之控制終端，偏壓電壓具有第一位準以及第二位準，偏壓電壓之第一位準以及第二位準係對應至提供至電容之輸入電極之輸入訊號之第一位準以及第二位準；以及驅動電路根據偏壓電壓之第一位準以及第二位準於第一節點輸出具有第一位準以及第二位準之輸出訊號，其中輸出訊號之第一位準以及第二位準對應至輸入訊號之第一位準以及第二位準。
本發明另一實施例提供一種積體電路，包括一電荷幫浦初始裝置，電荷幫浦初始裝置包括一第一電晶體、一第一電阻電路、一第二電阻電路、至少一第二電晶體、一第三電阻電路、至少一第三電晶體、一第四電阻電路以及至少一第四電晶體。第一電晶體耦接介於第一電源節點以及第一節點之間。第一電阻電路耦接介於第一電源節點以及第二節點之間，第二節點耦接至第一電晶體之閘極。第二電阻電路耦接介於第二節點以及第三節點之間。至少一第二電晶體耦接介於第三節點以及第二電源節點，至少一第二電晶體根據初始訊號之存在以及輸入訊號之第一位準導通。第三電阻電路以及至少一第三電晶體串聯耦接介於第三節點以及第二電源節點之間，至少一第三電晶體根據初始訊號之存在以及輸入訊號之第二位準導通。第四電阻電路以及至少一第四電晶體串聯耦接介於第一節點以及第二電源節點之間，至少一第四電晶體根據初始訊號之存在以及輸入訊號之第二位準導通。
本發明另一實施例提供一種電荷幫浦操作方法，步驟包括一初始階段以及一幫浦操作階段。於初始階段：提供 輸入訊號至電荷幫浦之電容之輸入電極以及電荷幫浦之初始裝置；以及提供初始訊號至電荷幫浦之初始裝置；使初始裝置提供輸出訊號至電容之輸出電極，輸出訊號具有高位準以及低位準，輸出訊號之高位準以及低位準對應至輸入訊號之高位準以及低位準，輸入訊號以及輸出訊號使電荷累積於電容中。於接續於初始階段之後之幫浦操作階段：將初始訊號自初始裝置移除使電容之輸出電極位於浮接狀態；以及執行幫浦作用使電荷累積於電容中。
100‧‧‧積體電路
110‧‧‧電荷幫浦
112‧‧‧輸入電極
114‧‧‧輸出電極
116‧‧‧電荷幫浦之輸入
118‧‧‧電荷幫浦之輸出
120、L‧‧‧閂鎖電路
121、123‧‧‧反相器之輸入
122、124‧‧‧反相器之輸出
125‧‧‧閂鎖電路之輸出
130‧‧‧初始裝置
132、232‧‧‧訊號輸入
134‧‧‧訊號輸出
136、236‧‧‧致能輸入
200‧‧‧初始裝置
240‧‧‧驅動電路
250‧‧‧偏壓電路
251‧‧‧第一分支
252‧‧‧第二分支
253‧‧‧第三分支
262‧‧‧第一電源節點
264‧‧‧第二電源節點
500‧‧‧積體電路
600、700、800‧‧‧初始裝置
818、819‧‧‧AND閘
828、829‧‧‧控制訊號
900、915、925‧‧‧步驟流程
A‧‧‧源極追隨驅動器
Cp‧‧‧電容
CP1-CP(X+1)‧‧‧電荷幫浦
D2、D3、D7、D8、D9、D10‧‧‧二極體
G‧‧‧控制終端
I‧‧‧電流
I1、I2、IΦ、INV‧‧‧反相器
INIT1-INIT(X+1)‧‧‧初始裝置
M1‧‧‧PMOS電晶體
M2、M3‧‧‧接成二極體形式之電晶體
M4、M5、M6‧‧‧NMOS電晶體
M56、M123、M156‧‧‧電晶體
MN1、MN2‧‧‧NMOS電晶體
N1‧‧‧第一節點
N2‧‧‧第二節點
R1-R4‧‧‧電阻電路
S1-S(X+1)‧‧‧電荷幫浦層
S1-S6‧‧‧開關
SN1-SN(X+1)‧‧‧輸出節點
t0-t3‧‧‧時間點
T1‧‧‧驅動器
V2‧‧‧偏壓電壓
V3、V5‧‧‧節點之電壓
VDD‧‧‧電源電壓
Vin‧‧‧輸入訊號
Vinb‧‧‧反相訊號
Vinit、Vinit1-Vinit(X+1)‧‧‧初始訊號
VINPUT‧‧‧訊號
VLOAD‧‧‧閂鎖電路之輸出電壓
Vout、Vout1-Vout(X+1)‧‧‧輸出訊號
VSS‧‧‧接地電壓
本發明之各部分可藉由下列之詳述結合圖式而清楚地理解。值得注意的是，根據業界之標準規範，許多特徵並未依比例繪製。事實上，可透過討論將許多特徵之尺寸任意地放大或者縮小。
第1圖係顯示根據本發明一些實施例所述具有電荷幫浦初始裝置之積體電路之示意圖。
第2圖係顯示根據本發明一些實施例所述電荷幫浦初始裝置之示意圖。
第3圖係顯示根據本發明一些實施例所述電荷幫浦初始裝置之示範操作之時序圖。
第4圖係顯示根據本發明一些實施例所述電荷幫浦初始裝置之電路圖。
第5圖係顯示根據本發明一些實施例所述具有複數電荷幫浦層之積體電路之示意圖。
第6-8圖係顯示根據本發明一些實施例所述各種電荷幫浦 初始裝置之電路圖。
第9圖係顯示根據本發明一些實施例所述電荷幫浦作用方法之流程圖。
下列之說明係提供複數不同之實施例或者範例，用以實現本發明不同之特徵。下列所述之元件以及配置之具體範例係用以簡化本發明之內容，但僅作為描述之目的而並非用以限制本發明之範圍。舉例來說，文中所述第一特徵係形成於第二特徵之上可能包括第一特徵係與第二特徵直接接觸之範例，亦可能包括有其他特徵形成於第一特徵以及第二特徵之間，使得第一特徵以及第二特徵並非直接接觸之範例。此外，本發明之內容可能於實施例中重複使用標號和(或)字母。而上述之重複僅為了簡化以及清楚之目的，並非用以決定所討論之各種實施例和(或)配置之間之關係。
第1圖係顯示根據本發明實施例所述積體電路100之示意圖。積體電路100係包括電荷幫浦110、閂鎖電路(latching circuit)120、以及初始裝置130。
電荷幫浦110係包括一電容Cp，用以儲存本發明所述之電荷幫浦110之幫浦作用(pumping action)之電荷。電容Cp係包括輸入電極112以及輸出電極114。電荷幫浦110更包括反相器、暫存器、或者源極追隨驅動器(source follower driver)A。於至少一實施例中，暫存器係包括偶數個串聯之反相器。源極追隨驅動器A係包括輸入116以及輸出118。輸出118係與電容Cp之輸入電極112耦接。源極追隨驅動器A係於第一電源域 (power domain)中耦接至電源以接收電源。舉例來說，第一電源域係由電源電壓VDD(以下簡稱”VDD”)以及接地電壓VSS(以下簡稱”VSS”)所定義。如第1圖所示之範例，源極追隨驅動器A係包括一對n型金氧半場效(NMOS)電晶體NM、NM21、以及一反相器IΦ。NMOS電晶體NM1(以下簡稱”MN1”)具有一汲極耦接VDD以接收VDD、一源極耦接至輸出118、以及一閘極耦接至輸入116。NMOS電晶體NM2(以下簡稱”MN2”)具有一汲極耦接至輸出118、一源極耦接至VSS以接收VSS、以及一閘極透過反相器IΦ耦接至輸入116。源極追隨驅動器A之其他結構係包括於各種實施例中。
一訊號VINPUT(以下簡稱”VINPUT”)係提供至源極追隨驅動器A之輸入116。於第一半周期中，當VINPUT位於高位準時，MN2係不導通而MN1為導通使得輸出118之電壓上升至VDD。於第二半周期中，當VINPUT為低位準時，MN1係關閉而MN2為導通使得輸出118之電壓降至VSS。因此，作為提供至電容Cp之輸入電極112之一輸入訊號Vin(以下簡稱”Vin”)輸出118之電壓係追隨VINPUT，此時VINPUT之電壓係擺動介於VDD以及VSS之間。當電容Cp具有一初始電荷Cp*△V儲存於其中時，位於電容Cp之輸出電極之一輸出訊號Vout(以下簡稱”Vout”)係追隨Vin(在此係指VINPUT)，此時Vin之電壓係擺動介於VDD+△V以及VSS+△V之間。舉例來說，當△V=VDD時，電容Cp之Vout係追隨Vin(在此係指VINPUT)，此時Vin之電壓係擺動介於2VDD以及VDD之間。上述電荷幫浦110之結構以及操作僅為示範。其他電荷幫浦110之結構和(或)操作係包括於各種實施 例之範圍中。舉例來說，於至少一實施例中，源極追隨驅動器A係被省略，以及係提供VINPUT至輸入電極112以作為Vin。
於電荷幫浦110之幫浦作用中，將輸入訊號Vin自介於VSS以及VDD之間之第一電源域升壓(pump up)至介於2VDD以及VDD之間之第二電源域之輸出電壓Vout。上述正幫浦作用(positive pumping action)係藉由電容Cp中之正初始電荷Cp*△V來達成，即藉由初始充電輸出電極114之電壓使其高於輸入電極112之電壓。於一些實施例中，負幫浦作用以及負電荷幫浦係藉由電容Cp中之負初始電荷Cp*△V來達成，即藉由初始充電輸出電極114之電壓使其低於輸入電極112之電壓。接下來，將詳述根據本發明實施例所述正電荷幫浦之範例。負電荷幫浦係敘述於各種實施例之範圍中。
閂鎖電路120係包括交叉耦合之反相器I1以及I2。反相器I1具有輸入121，用以耦接至電容Cp之輸出電極114以接收Vout。反相器I1更具有耦接至閂鎖電路120之輸出125之反相輸出122。反相器I2具有輸入123，用以耦接至閂鎖電路120之輸出125，以及反相輸出124係耦接至電容Cp之輸出電極114。閂鎖電路120係操作於介於2VDD與VDD之間之第二電源域，以及用以閂鎖擺動於第二電源域中之Vout。位於閂鎖電路120之輸出125之電壓VLOAD(以下簡稱”VLOAD”)係為Vout之邏輯反向(logical inverse)。舉例來說，當Vout具有邏輯高位準時，例如2VDD，則VLOAD具有邏輯低位準，例如VDD，以及當Vout具有邏輯低位準時，例如VDD，則VLOAD具有邏輯高位準，例如2VDD。於一些實施例中，VLOAD係提供至其他電路以作為電荷 幫浦110之負載。在沒有閂鎖電路120之情況下，電容Cp中之初始電荷Cp*△V可能會因為一個或者多個因素而逐漸流失，例如漏電流。於一些實施例中可藉由閂鎖電路避免上述之狀況發生。閂鎖電路120之其他構造係包括於各種實施例之範圍中。於至少一實施例中，係省略閂鎖電路120。
電容Cp中之初始電荷Cp*△V係用以定義電荷幫浦110之幫浦作用。若初始電荷Cp*△V並未預先設定，幫浦作用和(或)電荷幫浦110和(或)積體電路100之可靠性可能會被影響。舉例來說，若將初始電荷Cp*△V設定為低於預設值，則無法進行幫浦作用。於初始電荷Cp*△V為0之預設情況下，即並未將輸出電極114預先充電使其電壓高於輸入電極112，此時將無法進行幫浦作用。若將初始電荷Cp*△V設定為高於預設位準，將可能發生過度電性應力(Electrical Over Stress,EOS)事件。舉例來說，當輸出電極114過度充電至2VDD以及輸出電極112係為VSS(即為0)時，2VDD之初始電荷Cp*△V係為電容Cp之電壓。2VDD之初始電荷Cp*△V可能造成電容Cp中之過度電性應力事件之發生，於一些實施例中，係包括介於輸入電極112以及輸出電極114之間之介電層(dielectric layer)，以及具有約為VDD之額定電壓(nominal voltage)。此外，當Vin具有VDD之高位準時，Vout係達到VDD+△V=3VDD之高位準。上述之高電壓位準可能會於電路耦接以接收Vout時造成過度電性應力事件。舉例來說，於一些實施例中，閂鎖電路120之元件係用以於約為VDD之額定電壓下進行操作。當受到Vout之高電壓位準3VDD時，閂鎖電路120之上述元件可能會失效(即為崩潰(break down))，或者造成性能之下降。為了避免或者最小化上述一個或多個潛在之不利影響，係設置初始裝置130。
初始裝置130係包括耦接至電容Cp之輸入電極112之訊號輸入132，訊號輸出134係耦接至電容Cp之輸出電極114，以及致能輸入(enabling input)136用以接收初始訊號Vinit(以下簡稱”Vinit”)。初始裝置130係藉由電荷幫浦110之初始相位中之Vinit致能，以及於訊號輸入132接收提供至電容Cp之輸入電極112之輸入訊號Vin。根據Vin之低或高位準，初始裝置130係透過訊號輸出134提供與低或高位準有關之輸出訊號Vout至電容Cp之輸出電極114。因此，電容Cp中係累積預設初始電荷Cp*△V。舉例來說，當預設初始電荷Cp*△V為VDD時，初始裝置130係將輸出電極144設定為2VDD當Vin為VDD時，以及初始裝置130將輸出電極114設定為VDD當Vin為VDD時。於一範例中，VDD為預設初始電荷Cp*△V。預設初始電荷Cp*△V之其他電壓位準係包括於各種實施例之範圍中。
於接續於初始階段後之幫浦操作階段，移除Vinit以及失能初始裝置130。因此，輸出電極114係進入浮接狀態(floating state)，以及位於輸出電極114之Vout係跟隨電荷幫浦110之幫浦作用中位於輸入電極112之Vin，其中電荷幫浦110在此係使用預設初始電荷Cp*△V。於一些具有耦接至輸出電極114之閂鎖電路120之實施例中，於初始階段以及幫浦操作階段中，皆閂鎖於輸出電極114之電壓。因此，係將預設初始電荷Cp*△V維持用以原本之初始以及幫浦作用。下列將敘述根據本發明之實施例所述之初始裝置130之示範配置。
第2圖係顯示根據本發明實施例所述電荷幫浦初始裝置200之示意圖。於至少一實施例中，初始裝置200係可對應於第1圖所述之初始裝置130。初始裝置200係包括驅動電路240以及偏壓電路250。
驅動電路240係設置於第一電源節點262以及第二電源節點264之間。驅動電路240係包括驅動器T1、電阻電路R4、開關S5以及開關S6，上述元件係以上述之描述順序串聯介於第一電源節點262以及第二電源節點264之間。介於驅動器T1以及電阻電路R4之間之第一節點N1係用以耦接至如第1圖所述之電荷幫浦中之電容Cp之輸出電極114。於至少一實施例中，第一節點N1係可對應至第1圖所述之初始裝置130支訊號輸出134。閂鎖電路L係耦接至第一節點N1。於至少一實施例中，閂鎖電路L係可對應至第1圖所述之閂鎖電路120。於至少一實施例中，本文中所述之閂鎖電路L將被省略。
偏壓電路250係設置第一電源節點262以及第二電源節點264之間。偏壓電路250係包括電阻電路R1、電阻電路R2、開關S1以及開關S2，上述元件係以上述之描述順序串聯介於第一電源節點262以及第二電源節點264之間。介於電阻電路R1以及電阻電路R2之間之第二節點N2係耦接至驅動器T1之控制終端G。偏壓電路250更包括電阻電路R3、開關S3以及開關S4，上述元件係以上述之描述順序串聯介於第三節點N3以及第二電源節點264之間。第三節點N3係介於開關S1以及電阻電路R2之間。電阻電路R1係定義介於第一電源節點262以及節點N2之間之第一分支251。電阻電路R2、開關S1以及開關S2係定義 介於節點N2以及第二電源節點264之間之第二分支252。電阻電路R2、電阻電路R3、開關S3以及開關S4係定義介於節點N2以及第二電源節點264之間之第三分支253。第二分支252以及第三分支253係共同分享電阻電路R2，但由於電阻電路R3係位於第三分支253中，因此具有不同之電阻。
於至少一實施例中，驅動器T1係包括電晶體，例如p通道金氧半場效電晶體(PMOS)。用以執行本文所述之功能之其他類型之驅動器係包括於各種實施例之範圍中。於至少一實施例中，電阻電路R1-R4之至少一者係包括一個或多個電阻、和(或)一個或多個二極體、和(或)一個或多個接成二極體形式之電晶體(diode-connected transistor)。用以執行本文所述之功能之其他類型之電阻電路係包括於各種實施例之範圍中。於至少一實施例中，開關S1-S6之至少一者係包括一電晶體，例如NMOS電晶體或者PMOS電晶體。用以執行本文所述之功能之其他類型之開關係包括於各種實施例之範圍中。於至少一實施例中，成對之開關S1/S2、S3/S4以及S5/S6之至少一對係藉由本文中所述之單個開關執行。
初始裝置200係包括訊號輸入232，用以接收提供至電容Cp之輸入電極112之輸入訊號Vin。於至少一實施例中，訊號輸入232係可對應至第1圖所述之訊號輸入132。於訊號輸入232所接收之Vin係用以控制開關S1、開關S3以及開關S5。開關S1係根據Vin之第一位準導通。舉例來說，Vin之第一位準為高位準。開關S3以及開關S5係根據Vin之第二位準導通。舉例來說，Vin之第二位準為低位準。如第2圖所示之示範配置，Vin 之第二位準係表示為反相訊號(inverse signal)Vinb(以下簡稱為”Vinb”)，其中Vinb係為Vin之反相。於至少一實施例中，Vinb係透過反相器INV藉由Vin所產生。於至少一實施例中，反相器INV係為初始裝置200之一部分。於至少一實施例中，反相器INV係位於初始裝置200之外。於一些實施例中，係省略Vinb以及提供Vin至與開關S1之類型不同之開關S3以及開關S5。舉例來說，開關S1係包括根據Vin之第一位準(高位準)導通之NMOS電晶體，其中開關S3以及開關S5係包括根據Vin之第二位準(低位準)導通之PMOS電晶體。
初始裝置200更具有致能輸入236，用以接收初始訊號Vin。於至少一實施例中，致能輸入236係可對應至第1圖所述之致能輸入136。於致能輸入236所接收之Vinit係用以控制開關S2、開關S4以及開關S6。開關S2、開關S4以及開關S6係根據Vinit導通。舉例來說，Vinit係為高位準之脈波(pulse)。其他之配置係包過於各種實施例之範圍中。
於初始階段中，係提供Vinit至初始裝置200之致能輸入236。開關S2、S4、S6係根據Vinit導通，致能驅動電路240以及偏壓電路250之分支251-253，並致能初始裝置200。偏壓電路250係用以透過節點N2輸出偏壓電壓V2(以下簡稱為”V2”)至驅動電路240之控制終端G。V2具有第一以及第二位準，可對應至提供至電容Cp之輸入電極112之Vin之第一以及第二位準。
來說，當Vin係為第一位準時(即VDD之高位準)，開關S1係為導通以及開關S3以及開關S5係為不導通。導通之開 關S1以及導通之開關S3係定義自第一電源節點262，且經由第一分支251、第二分支252至第二電源節點264之電流路徑。偏壓電路250之左邊部分之功能係作為具有第一電壓比之分壓器，其中上述電壓比係藉由第一分支251以及第二分支252之電阻定義。於一示範結構中，位於第一電源節點262之第一電源電壓係為2VDD，位於第二電源節點264之第二電源電壓係為接地電壓GND(以下簡稱為”GND”)或者VSS，以及第一分支251之電阻係由電阻電路R1定義，且係與相同於由電阻電路R2所定義之第二分支252之電阻。因此，V2具有約為VDD之第一位準。驅動電路240之控制終端G係藉由V2之第一位準偏壓。原因係為開關S5係不導通，因此沒有電流流進驅動電路240。藉由V2之第一位準偏壓之控制終端G使驅動器T1將位於節點N1之Vout之電壓於第一電源節點262升壓至2VDD。因此，當初始裝置200藉由Vinit致能時，將位於輸出電極114之Vout設定為高位準(2VDD)，其可對應至位於輸入電極112之高位準(VDD)。電容Cp兩端之電壓係設定為VDD之初始電荷Cp*△V。
當Vin係位於第二位準時，即GND之低位準(或者VSS)，開關S1係不導通以及開關S3以及開關S5係導通。導通之開關S3以及導通之開關S4係定義自第一電源節點262，並經由第一分支251、第三分支253至第二電源節點264之電流路徑。偏壓電路250之右邊部分之功能係作為具有第二電壓比之分壓器，其中上述電壓比係藉由第一分支251以及第三分支253之電阻定義。因為第三分支253之電阻係大於第二分支252之電阻，原因係為第二分支252並不包括額外之電阻電路R3。第二電壓 比係大於第一電壓比，並造成V2具有大於VDD之第一位準之第二位準。驅動電路240之控制終端G係藉由V2之第二位準偏壓。因為開關S5係導通，而電流路徑係透過驅動電路240建立。藉由V2之第二位準偏壓之控制終端G將使驅動器T1產生流進驅動電路240之電流I。電流I以及電阻電路R4之電阻將造成電阻電路R4之壓降。壓降係定義Vout之第二位準。於至少一實施例中，藉由選取和(或)調整電阻電路R4之至少一電阻或者電流I可將位於節點N1之Vout設定為預定位準。於至少一實施例中，藉由選取和(或)調整位於電阻電路R4中至少一電阻、二極體或者接成二極體形式之電晶體之大小和(或)數量可選取和(或)調整電阻電路R4之電阻。於至少一實施例中，藉由選取和(或)調整位於驅動器T1中至少一電晶體之大小或者V2之電壓位準可選取和(或)調整電流I。於至少一實施例中，藉由選取和(或)調整位於電阻電路R1、電阻電路R2或者電阻電路R3中至少一電阻、二極體或者接成二極體形式之電晶體之大小和(或)數量可選取和(或)調整V2之電壓位準。於一示範結構中，Vout係設定為VDD。因此，當初始裝置200藉由Vinit致能時，將位於輸出電極144之Vout設定為低位準(VDD)，其可對應至位於輸入電極112之Vin之低位準(GND)。
於接下來之幫浦操作階段中，Vinit係自致能輸入236中移除。開關S2、S4、S6因為Vinit之消失而不導通，並失能初始裝置200。因為第二分支252以及第三分支253係為開放電路，並無電流流入偏壓電路250，且V2具有等於或者接近2VDD之第三位準。藉由V2之第三位準偏壓之控制終端G係失 能驅動器T1，並將節點N1以及與節點N1連接之輸出電極114與第一電源節點262隔離。不導通之開關S6係將節點N1以及與節點N1連接之輸出電極114與第二電源節點264隔離。因此，節點N1以及與節點N1連接之輸出電極114係進入浮接狀態。位於輸出電極114且為浮接狀態之Vout係於本文中所述之幫浦作用中跟隨提供至電容Cp之輸入電極112之Vin。因為預設初始電荷Cp*△V係已正確地設定於初始階段，而預設之幫浦作用可在沒有一個或者多個與不正確地設定初始電荷有關之潛在不利影響之狀況下達成。於至少一實施例中，截斷(shut off)所有通過初始裝置200之直流(DC)路徑，例如藉由不導通開關S2、S4以及S6。因此，失能之初始裝置200之功率消耗和(或)備載電流(standby current)於一個或多個實施例中係微不足道。於一示範結構中，位於失能狀態之初始裝置200之備載電流並未大於1μA(微安培)。
第3圖係顯示根據本發明實施例所述電荷幫浦初始裝置之示範操作之時序圖。如第3圖所示，於Vinit提供至初始裝置200前之時間點t0，輸出電極114之Vout係為2VDD，輸入電極112之Vin係為GND，以及電容Cp中所累積之電荷係為2VDD，其中2VDD之電荷將可能發生過度電性應力事件。
於時間點t1，當Vin係為所對應之第一電源域中之GND之低位準時，將提供Vinit以致能初始裝置200，其中第一電源域係介於VDD以及GND之間。如本文中所述，響應於Vin之低位準而致能之初始裝置200係將Vout設定為所對應之第二電源域中對應之低位準VDD，其中第二電源域係定義為介於 VDD以及2VDD之間。電容Cp兩端之電壓係設定為VDD之預設初始電荷Cp*△V。
於時間點t2，當Vinit仍存在時，Vin係自GND之低位準轉變至VDD之高位準。如本文中所述，響應所對應之第一電源域中之Vin之高位準而致能之初始裝置200係將Vout設定為所對應之第二電源域中對應之高位準2VDD。電容Cp兩端之電壓係維持於VDD之預設初始電荷Cp*△V。
於時間點t3，係將Vinit移除以失能初始裝置200。如本文中所述，電容Cp之輸出電極114係進入浮接狀態，並維持於時間點t2所設定之Vout之高位準2VDD。於後續之幫浦操作階段中，當跟隨擺動於介於GND以及VDD之間之第一電源域中位於輸入電極112之Vin時，浮接輸出電極114之Vout係擺動於介於VDD以及2VDD之間之第二電源域中。於一些實施例中，Vinit係為位於第一電源域中之訊號，當初始裝置200失能時，Vinit係具有GND之低位準，以及當初使裝置200致能時，Vinit係具有VDD之高位準。於至少一實施例中，Vinit之高位準之持續時間係短於Vin之半週期。於一示範結構中，Vin之高位準之持續時間之範圍係為10-30微微秒(picosecond)。於至少一實施例中，上述初始訊號之短脈衝仍足以快速地以及精確地設定電容Cp中之預設初始電荷Cp*△V。
於一些所述之實施例中，用以作為分壓器偏壓電路250係為範例。其它偏壓電路係用以產生不同之偏壓電壓位準以偏壓各種實施例之範圍中所述之驅動電路240。於一些所述之實施例中，驅動電路240係用以將Vout升壓至2VDD之高位 準以及藉由電阻電路R4之壓降將Vout設定為低位準係為範例。其它驅動電路係用以根據各種實施例之範圍中所述之偏壓電壓電路250之偏壓電壓設定Vout之高位準以及低位準。
第4圖係顯示根據本發明一些實施例所述電荷幫浦初始裝置400之電路圖。初始裝置400係包括藉由PMOS電晶體M1、接成二極體形式之電晶體M2、接成二極體形式之電晶體M3、NMOS電晶體M4、NMOS電晶體M5以及NMOS電晶體M6所定義之驅動電路，其中上述元件係以上述之描述順序串聯介於第一電源節點262以及第二電源節點264之間。於至少一實施例中，電晶體M1可對應至驅動器T1，接成二極體形式之電晶體M2以及接成二極體形式之電晶體M3係一起定義電阻電路R4，NMOS電晶體M5可對應至開關S6，以及NMOS電晶體M6可對應至開關S5。電晶體M4係定義具有耦接至VDD之閘極之串疊裝置(cascade device)。反相器I1以及I2係交叉耦合(cross-coupled)以定義耦接至節點N1之閂鎖電路以將Vout之電壓位準閂鎖於節點N1。節點N1係介於PMOS電晶體M1以及接成二極體形式之電晶體M2之間。如第1圖所示，閂鎖電路之節點N4係於節點N1儲存Vout之電壓位準之反相邏輯(logic inverse)。
初始裝置400更包括藉由接成二極體形式之電晶體M8、接成二極體形式之電晶體M9、接成二極體形式之電晶體M10以及NMOS電晶體M11、NMOS電晶體M12以及NMOS電晶體M13所定義之偏壓電路，其中上述元件係以上述之敘述順序串聯耦接介於第一電源節點262以及第二電源節點264之 間。初始裝置400之偏壓電路更包括NMOS電晶體M14、NMOS電晶體M15以及NMOS電晶體M16，其中上述元件係以上述之敘述順序串聯耦接介於節點N3以及第二電源節點264之間。節點N3係介於接成二極體形式之電晶體M8以及接成二極體形式之電晶體M9之間。介於接成二極體形式之電晶體M7以及接成二極體形式之電晶體M8之間之節點N2係耦接至電晶體M1之閘極。於至少一實施例中，接成二極體形式之電晶體M7可對應至電阻電路R1，接成二極體形式之電晶體M8可對應至電阻電路R2，接成二極體形式之電晶體M9以及接成二極體形式之電晶體M10係一起定義電阻電路R3，電晶體M12可對應至開關S4，電晶體M13可對應至開關S3，電晶體M15可對應至開關S2，以及電晶體M16可對應至開關S1。電晶體M11以及電晶體M14係定義具有耦接至VDD之閘極之串疊裝置。NMOS以及NMOS電晶體係為範例。其它類型之電晶體係包括於各種實施例之範圍中。
於一些實施例中，初始裝置400之操作係類似於初始裝置200之操作，故在此不加以敘述以精簡說明。
於一些實施例中，當初始裝置400係位於失能狀態時，串疊裝置M4、M11以及M14之存在係確保避免過度電性應力事件之發生。舉例來說，當初始裝置400位於失能狀態時，電晶體M5、M12以及M15係根據Vinit之消失而不導通。因此，並沒有電流流進初始裝置400之偏壓電路中，以及位於節點之電壓V3(以下簡稱”V3”)係增加以及因為接成二極體形式之電晶體M7以及M8之導通狀態而接近2VDD。在沒有串疊裝置M14 之情況下，位於節點N5之電晶體M15之汲極係升壓至V3之高電壓位準，且最後接近2VDD。因為電晶體M15之閘極由於Vinit之消失而位於GND(零)，電晶體M15之閘極-汲極電壓係接近可能會造成過度電性應力事件發生之2VDD，特別於電晶體M15具有額定容忍電壓為VDD或者約為VDD之情況下。
於一實施例中，介於節點N3以及電晶體M15之間之串疊裝置M14之存在係用以避免電晶體M15產生上述之高閘極-汲極電壓。特別是VDD係提供至串疊裝置M14之閘極之情況。因此，位於串疊裝置M14之源極之節點N5之電壓V5(以下簡稱”V5”)並未超過VDD，因為若V5為VDD，則串疊裝置M14之閘極-源極電壓將變成零並失能串疊裝置M14，將節點N5自V3之高電壓位準(接近2VDD)隔離，以及避免V5進一步之上升。因為V5並未超過VDD，電晶體M15以及M16之閘極-源極以及閘極-汲極電壓並未超過VDD，以避免電晶體M15以及M16發生過度電性應力事件。串疊裝置M14並不會發生過度電性應力事件，因為串疊裝置M14之閘極之VDD將串疊裝置M14兩端之閘極-汲極電壓維持約為VDD，儘管V3之高電壓位準(接近2VDD)。串疊裝置M11以及M4係以類似之方式保護對應之電晶體M12、M13以及電晶體M5、M6以避免過度電性應力事件之發生。
於一些實施例中，初始裝置400僅包括核心裝置，即為所有之電晶體M1-M16皆為核心裝置。積體電路中之核心裝置係為具有最薄之閘極介電層、最快之速度以及最低之額定電壓之裝置。於至少一實施例中，因為初始裝置400僅包括核 心裝置，故可得到可快速完成初始階段之高速初始裝置。於至少一實施例中，初始裝置400以及相關之電荷幫浦僅包括具有與閘極介電相同類型以及厚度之核心裝置。因此，相較於其它於電荷幫浦電路中使用不同厚度之閘極介電之裝置之方法，上述之方法可簡化製造過程以降低成本以及增加產量。核心裝置之額定電壓係根據用以形成核心裝置之技術節點決定。舉例來說，由28奈米技術製成之核心裝置具有約為0.9伏特之額定電壓，而由16奈米技術製成之核心裝置具有約為0.8伏特之額定電壓。本文所述之一些實施例係針對與初始裝置400中核心裝置之低額定電壓有關之過度電性應力之顧慮。初始裝置400中之核心裝置之低額定電壓係降低功耗。
第5圖係顯示根據本發明一些實施例所述具有複數電荷幫浦層之積體電路500之示意圖。積體電路500具有複數串聯耦接之電荷幫浦層，第1層S1、第2層S2...第(X+1)層S(X+1)。每一個電荷幫浦層係包括電荷幫浦以及相關之初始裝置。舉例來說，第1層S1係包括電荷幫浦CP1以及初始裝置INIT1，第2層S2係包括電荷幫浦CP2以及初始裝置INIT2，以及第(X+1)層S(X+1)係包括電荷幫浦CP(X+1)以及初始裝置INIT(X+1)。每一個初始裝置係用以接收對應之初始訊號。舉例來說，初始裝置INIT1係用以接收初始訊號Vinit1，初始裝置INIT2係用以接收初始訊號Vinit2，以及INIT初始裝置INIT(X+1)係用以接收初始訊號Vinit(X+1)。前一層之輸出訊號係提供作為下一層之電荷幫浦以及初始裝置之輸入訊號。舉例來說，位於第1層S1之輸出節點SN1之輸出訊號Vout1係提供作為後續第 2層S2之電荷幫浦CP2以及初始裝置INIT2之輸入訊號Vin2，位於第2層S2之輸出節點SN2之輸出訊號Vout2係提供作為後續第3層(未顯示)之電荷幫浦CP3以及初始裝置INIT3之輸入訊號Vin3，以及位於第X層(未顯示)之輸出訊號係提供作為後續第(X+1)層S(X+1)之電荷幫浦CP(X+1)以及初始裝置INIT(X+1)之輸入訊號Vin3，並於輸出節點SN(X+1)輸出輸出訊號Vout(X+1)至下一層。每一層之輸出訊號係提供至每一層之對應負載。
於至少一實施例中，每一個初始裝置係可對應至如本文中所述之初始裝置200或者初始裝置400，每一個電荷幫浦係可對應至電荷幫浦100並如本文中所述包括電容Cp，以及每一個輸出節點係可對應至如本文中所述之初始裝置200或者初始裝置400之節點N1。於至少一實施例中，所有的層之配置皆相同，具有相同配置之電荷幫浦CP1、CP2...CP(X+1)以及相同配置之初始裝置INIT1、INIT2...INIT(X+1)。於至少一實施例中，所有的層僅包括核心裝置。
於一些實施例中，除了電壓位準外，每一個初始裝置之操作係類似於本文中所述之初始裝置200之操作。於示範操作中，輸入訊號Vin係擺動於介於提供至第1層S1之接地電壓(零)以及VDD之間之第一電源域中。第1層S1於具有致能之初始裝置INIT1之初始階段之後以及電荷幫浦CP1之幫浦操作階段中將Vin提升至擺動於第二電源域中之Vout1，其中第二電源域係介於VDD以及2VDD之間。第2層S2接著將擺動於第二電源域中之Vout1提升至擺動於更高之第三電源域中之Vout2，其中第三電源域係介於2VDD以及3VDD之間。第(X+1)層S(X+1) 接著將擺動於第(X+1)電源域中之VoutX(未顯示)提升至擺動於第(X+2)電源域中之Vout(X+1)，其中第(X+1)電源域係介於XVDD以及(X+1)VDD之間以及第(X+2)電源域係介於(X+1)VDD以及(X+2)VDD之間。如本文中所使用，XVDD係指X乘上VDD，(X+1)VDD係指(X+1)乘上VDD，以即以此類推。雖然每一層係藉由VDD提升訊號電壓位準，於一些實施例中核心裝置所需之電壓約為0.8-09伏特，但積體電路500之多層配置係允許輸入訊號根據應用以及層數提升至高電壓。於每一個對應層之較低電源域中係提供初始訊號解決潛在之過度電性應力之顧慮。舉例來說，提供至第1層S1之Vinit1係提供於第1層S1之較低電源域中，即為介於GND以及VDD之間之第一電源域，提供至第2層S2之Vinit2係提供於第2層S2之較低電源域中，即為介於VDD以及2VDD之間之第二電源域，以及提供至第(X+1)層S(X+1)之Vinit(X+1)係提供於第(X+1)層S(X+1)之較低電源域中，即為介於XVDD以及(X+1)VDD之間之第二電源域。於至少一實施例中，積體電路500係包括具有低功耗、高速度以及高訊號電壓位準之電荷幫浦電路。
第6-8圖係顯示根據本發明一些實施例所述各種電荷幫浦初始裝置600、700以及800之電路圖。於至少一實施例中，初始裝置600、700以及800之每一者可對應至第5圖中所述之初始裝置INIT(X+1)。於一些實施例中，初始裝置600、700以及800之結構係適用於第5圖中所示之多層電荷幫浦配置之其它層或者單層電荷幫浦配置中。
第6圖中所示之之初始裝置600之操作係類似於第 4圖中所示之初始裝置400，除了初始裝置600中之所有電壓係比初始裝置400中所對應之電壓高XVDD。
第7圖中所示之之初始裝置700之操作係類似於第6圖中所示之之初始裝置600，除了初始裝置600之接成二極體形式之電晶體M2、M3、M7、M8、M9以及M10係被取代成初始裝置700中所對應之二極體D2、D3、D7、D8、D9以及D10。
第8圖中所示之初始裝置800之操作係類似於第6圖中所示之之初始裝置600，除了電晶體M5以及M6被取代為M56、電晶體M12以及M13被取代為M123、電晶體M15以及M16被取代為M156以及提供兩個AND閘818、819以將Vinit以及Vinb/Vin結合為電晶體M56、M123以及M156之控制訊號。AND閘818具有兩個輸入以及一輸出，兩個輸入用以接收Vin以及Vinit，以及輸出用以耦接至電晶體M156之閘極。AND閘818係用以根據對應輸入之Vin之第一位準(即高位準)以及Vinit之存在產生導通之電晶體M156之控制訊號828。AND閘819具有兩個輸入以及一個輸出，兩個輸入用以接收Vinb以及Vinit，以及一個輸出係耦接至電晶體M56以及M123之閘極。AND閘819係用以根據對應輸入之Vin之第二位準(即低位準)以及Vinit之存在產生導通之電晶體M56以及M123之控制訊號829。AND閘係為範例。其它用以結合Vin以及Vinit之邏輯配置係包括於各種實施例之範圍中。
第9圖係顯示根據本發明一些實施例所述電荷幫浦作用方法900之流程圖。於一些實施例中，方法900係執行於第1圖所示之積體電路100中。
於操作915，係執行初始階段。於一些實施例中，致能初始裝置，提供至電荷幫浦電容之輸入電極之輸入訊號亦提供至初始裝置，以及初始裝置係提供對應至輸入訊號之位準之輸出訊號至電容之輸出電極。舉例來說，請配合參閱第1圖，初始裝置130係藉由初始訊號Vinit致能，以及接收提供至電容Cp之輸入電極112之輸入訊號Vin。根據Vin之高或低位準，初始裝置130係提供對應至低或高位準之輸出訊號Vout至電容Cp之輸出電極114。因此，預設初始電荷Cp*△V係累積於電容Cp中。
於操作925，係執行幫浦操作階段。於一些實施例中，失能初始裝置，並執行幫浦作用。舉例來說，請配合參閱第1圖，移除Vinit並失能初始裝置130。因此，輸出電極114係保留於浮接狀態，以及位於輸出電極114之Vout係於幫浦動作中跟隨位於輸入電極112之Vin，其中幫浦動作係利用累積於電容Cp之預設初始電荷Cp*△V。
前述之方法實施例係顯示示範操作，但其並不一定需要以前述之順序執行。操作步驟可根據本發明之實施例之精神和範圍依情況增加、取代、改變順序、和(或)刪除。結合不同特徵和(或)不同實施例之實施例係包括於本發明之範圍內以及上述實施例對所屬技術領域具有通常知識者而言係為顯而易見的。
一些實施例係提供初始裝置使得預設初始電壓累積於幫浦電壓之電容中。於一些實施例中，初始裝置係包括偏壓電路以及驅動電路，偏壓電路係根據位於電容之輸入電極之 輸入訊號控制驅動電路以提供輸出訊號至電容之輸出電極，並藉此儲存預設初始電荷於電容中。於至少一實施例中，藉由於電容中設定預定、正確之初始電荷，與電容中部正確之初始電荷有關之潛在問題(例如過度電性應力和(或)不足之幫浦作用)將可被避免。於至少一實施例中，初始裝置僅使用核心裝置。因此，係得到一快速、低功耗之初始裝置。於至少一實施例中，於初始階段係可簡要地致能初始裝置以設定電容中之初始電荷。於後續之幫浦操作階段，係失能初始裝置以最大限度地減少功耗以及備載電流。於至少一實施例中，初始電荷係於失能初始裝置後保留，舉例來說，藉由閂鎖位於電容之輸出電極之電壓位準。因此，係取得適當之初始以及幫浦作用。於至少一實施例中，於初始裝置中提供串疊裝置以防範潛在之過度電性應力事件。
於一些實施例中，提供給電荷幫浦之初始裝置係包括驅動電路以及偏壓電路。驅動電路係介於第一電源節點以及第二電源節點之間。驅動電路係包括第一節點，用以耦接至電荷幫浦中電容之輸出電極。偏壓電路係藉於第一電源節點以及第二電源節點之間。偏壓電路係包括第二節點，用以耦接至驅動電路之控制終端。為了響應提供至初始裝置之初始訊號之存在，偏壓電路更透過第二節點輸出偏壓電壓至驅動電路之控制終端，偏壓電壓係具有對應至輸出訊號之第一以及第二位準之第一以及第二位準，其中輸入訊號係提供至電容之輸入電極，以及為了響應偏壓電壓之第一以及第二位準，驅動電路係用以於第一節點輸出具有對應至輸出訊號輸入訊號之第一以 及第二位準之第一以及第二位準之輸出訊號。
於一些實施例中，積體電路係包括電荷幫浦初始裝置。電荷幫浦初始裝置係包括一第一電晶體、至少一第二電晶體、至少一第三電晶體、至少一第四電晶體以及第一至第四電阻電路。第一電晶體係耦接介於第一電源節點以及第一節點之間。第一電阻電路係耦接介於第一電源節點以及第二節點之間，其中第二節點係耦接至第一電晶體之閘極。第二電阻電路係耦接介於第二節點以及第三節點之間。至少一第二電晶體係耦接介於第三節點以及第二電源節點之間。至少一第二電晶體係根據輸入訊號之第一位準以及初始訊號之存在導通。第三點組電路以及至少一第三電晶體係串聯耦接介於第三節點以及第二電源節點之間。至少一第三電晶體係根據輸入電壓之第二位準以及初始訊號之存在導通。第四電阻電路以及至少一第四電晶體係串聯耦接介於第一節點以及第二電源節點之間。至少一第四電晶體係根據輸入訊號之第二位準以及初始訊號之存在導通。
於一些實施例中，操作電荷幫浦之方法係包括初始階段以及幫浦操作階段。於初始階段中，輸入訊號係提供至電荷幫浦之電容之輸入電極以及電荷幫浦之初始裝置。初始訊號係提供至電荷幫浦之初始裝置。初始裝置係提供輸出訊號至電容之輸出電極。輸出訊號具有高位準以及低位準，分別對應至輸入訊號之高位準以及低位準，輸入訊號以及輸出訊號係使得電荷累積於電容中。於接續於初始階段之幫浦操作階段，係自初始裝置移除初始訊號使得電容之輸出電極位於浮接狀 態，並執行幫浦作用以於電容中累積電荷。
上述之實施例以足夠之細節敘述使所屬技術領域之具有通常知識者能藉由上述之描述實施本發明所揭露之系統以及方法。所屬技術領域具有通常知識者皆可了解，可以本發明作為基礎以設計或改善其它之過程或者架構以實現和(或)達成本發明之實施例所述之優點。所屬技術領域具有通常知識者皆可了解，在不脫離本發明之精神以及範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧積體電路
110‧‧‧電荷幫浦
112‧‧‧輸入電極
114‧‧‧輸出電極
116‧‧‧電荷幫浦之輸入
118‧‧‧電荷幫浦之輸出
120‧‧‧閂鎖電路
121、123‧‧‧反相器之輸入
122、124‧‧‧反相器之輸出
125‧‧‧閂鎖電路之輸出
130‧‧‧初始裝置
132‧‧‧訊號輸入
134‧‧‧訊號輸出
136‧‧‧致能輸入
A‧‧‧源極追隨驅動器
Cp‧‧‧電容
I1、I2、IΦ‧‧‧反相器
MN1、MN2‧‧‧NMOS電晶體
VDD‧‧‧電源電壓
Vin‧‧‧輸入訊號
Vinit‧‧‧初始訊號
VINPUT‧‧‧訊號
VLOAD‧‧‧閂鎖電路之輸出電壓
Vout‧‧‧輸出訊號
VSS‧‧‧接地電壓

Claims (10)

  1. 一種初始裝置，適用於一電荷幫浦，上述初始裝置包括：一驅動電路，設置介於一第一電源節點以及一第二電源節點之間，上述驅動電路包括耦接至上述電荷幫浦中之一電容之一輸出電極之一第一節點；以及一偏壓電路，設置介於上述第一電源節點以及上述第二電源節點之間，上述偏壓電路包括耦接至上述驅動電路之一控制終端之一第二節點，其中：根據提供至上述初始裝置之一初始訊號之一存在：上述偏壓電路透過上述第二節點輸出一偏壓電壓至上述驅動電路之上述控制終端，上述偏壓電壓具有第一位準以及第二位準，上述偏壓電壓之上述第一位準以及上述第二位準係對應至提供至上述電容之一輸入電極之一輸入訊號之第一位準以及第二位準；以及上述驅動電路根據上述偏壓電壓之上述第一位準以及上述第二位準於上述第一節點輸出具有第一位準以及第二位準之一輸出訊號，其中上述輸出訊號之上述第一位準以及上述第二位準對應至上述輸入訊號之上述第一位準以及上述第二位準。
  2. 如申請專利範圍第1項所述之初始裝置，更包括：一閂鎖電路，耦接至上述第一節點，以及用以閂鎖上述第一節點之上述輸出訊號；一分壓器，上述分壓器包括：一第一分支，設置介於上述第一電源節點以及上述第二節 點之間；一第二分支，設置介於上述第二節點以及上述第二電源節點之間，上述第二分支包括至少一第一開關，用以根據上述初始訊號以及上述輸入訊號之上述第一位準將上述第二分支電性連接至上述第二電源節點；一第三分支，設置介於上述第二節點以及上述第二電源節點之間，上述第二分支具有不同於上述第三分支之一電阻，上述第三分支包括至少一第二開關，用以根據上述初始訊號以及上述輸入訊號之上述第二位準將上述第三分支電性連接至上述第二電源節點；以及至少一邏輯電路，用以將上述初始訊號以及上述輸入訊號結合為至少一控制訊號以導通或者不導通上述第一開關或者上述第二開關之至少一者；其中上述驅動電路包括至少一第三開關，用以根據上述初始訊號以及上述輸入訊號之上述第二位準將上述驅動電路電性連接至上述第二電源節點。
  3. 如申請專利範圍第2項所述之初始裝置，其中：上述第一分支包括一第一電阻元件，設置介於上述第一電源節點以及上述第二節點之間；上述第二分支以及上述第三分支具有共同之一第二電阻電路，上述第二電阻電路設置介於上述第二節點以及一第三節點之間；上述第三分支更包括一第三電阻電路，上述第三電阻電路設置介於上述第三節點以及上述第二電源節點之間；以及 上述驅動電路更包括一第四電阻電路，上述第四電阻電路設置介於上述第一節點以及上述第二電源節點之間；其中上述第一電阻電路、上述第二電阻電路、上述第三電阻電路或者上述第四電阻電路之至少一者包括一電阻、一二極體或者一接成二極體形式之電晶體之至少一者。
  4. 如申請專利範圍第1項所述之初始裝置，其中：為了響應一第一偏壓，上述驅動電路用以於上述第一電源節點提供一第一電源電壓至上述第一節點以作為上述輸出訊號之上述第一位準；以及為了響應一第二偏壓，上述驅動電路用以於上述驅動電路中產生一電流，上述電流以及上述驅動電路之一電阻係共同定義上述第一節點之上述輸出訊號之上述第二位準。
  5. 一種積體電路，包括：一電荷幫浦初始裝置，上述電荷幫浦初始裝置包括：一第一電晶體，耦接介於一第一電源節點以及一第一節點之間；一第一電阻電路，耦接介於上述第一電源節點以及一第二節點之間，上述第二節點耦接至上述第一電晶體之一閘極；一第二電阻電路，耦接介於上述第二節點以及一第三節點之間；至少一第二電晶體，耦接介於上述第三節點以及一第二電源節點，上述至少一第二電晶體根據一初始訊號之一存在以及一輸入訊號之一第一位準導通；一第三電阻電路以及至少一第三電晶體串聯耦接介於上述 第三節點以及上述第二電源節點之間，上述至少一第三電晶體根據上述初始訊號之上述存在以及上述輸入訊號之一第二位準導通，其中上述第三電阻電路以及上述至少一第三電晶體與上述至少一第二電晶體並聯；以及一第四電阻電路以及至少一第四電晶體串聯耦接介於上述第一節點以及上述第二電源節點之間，上述至少一第四電晶體根據上述初始訊號之上述存在以及上述輸入訊號之上述第二位準導通。
  6. 如申請專利範圍第5項所述之積體電路，其中上述第一電晶體用以：當上述至少一第二電晶體為導通，以及上述至少一第三電晶體以及上述至少一第四電晶體為不導通時，上述第一電晶體為導通以及於上述第一電源節點提供一第一電源電壓至上述第一節點，上述電源電壓定義上述第一節點之一輸出訊號之一第一位準；當上述至少一第二電晶體為不導通，以及上述至少一第三電晶體以及上述至少一第四電晶體為導通時，產生通過上述第四電阻電路之一電流，上述電流以及上述第四電阻電路共同定義上述第一節點之上述輸出訊號之一第二位準；以及當上述至少一第二電晶體、上述至少一第三電晶體以及上述至少一第四電晶體為不導通時，不導通上述第一電晶體，上述不導通之第一電晶體以及上述不導通之至少一第四電晶體將上述第一節點與上述第一電源節點以及上述第 二電源節點隔離。
  7. 如申請專利範圍第5項所述之積體電路，其中：上述第一電阻電路、上述第二電阻電路、上述第三電阻電路或者上述第四電阻電路之至少一者包括一電阻、一二極體或者一接成二極體形式之電晶體之至少一者；以及上述電荷幫浦初始裝置僅包括核心裝置，上述核心裝置具有上述積體電路之裝置中之最低額定電壓。
  8. 如申請專利範圍第5項所述之積體電路，更包括：一第一串疊電晶體，耦接介於上述至少一第二電晶體以及上述第三節點之間；一第二串疊電晶體，耦接介於上述至少一第三電晶體以及上述第三節點之間；一第三串疊電晶體，耦接介於上述至少一第四電晶體以及上述第一節點之間；一電荷幫浦，包括一電容，上述電容具有一輸入電極，用以接收上述輸入訊號；以及一輸出電極，耦接至上述第一節點；其中上述第一串疊電晶體、上述第二串疊電晶體以及上述第三串疊電晶體之閘極用以接收上述第一電源節點之一第一電源電壓以及上述第二電源節點之一第二電源電壓之一平均電壓；其中上述電荷幫浦初始裝置以及上述電荷幫浦共同定義一電荷幫浦層，上述積體電路包括複數串聯之上述電荷幫浦層。
  9. 一種電荷幫浦操作方法，步驟包括：於一初始階段：提供一輸入訊號至上述電荷幫浦之一電容一輸入電極以及上述電荷幫浦之一初始裝置；提供一初始訊號至上述電荷幫浦之上述初始裝置；使上述初始裝置提供一輸出訊號至上述電容之一輸出電極，上述輸出訊號具有一高位準以及一低位準，上述輸出訊號之上述高位準以及上述低位準對應至上述輸入訊號之一高位準以及一低位準，上述輸入訊號以及上述輸出訊號使電荷累積於上述電容中；以及於接續於上述初始階段之後之一幫浦操作階段：將上述初始訊號自上述初始裝置移除使上述電容之上述輸出電極位於一浮接狀態；以及執行一幫浦作用使上述電荷累積於上述電容中。
  10. 如申請專利範圍第9項所述之電荷幫浦操作方法，更包括下列步驟：於上述初始階段以及上述幫浦操作階段期間皆閂鎖上述輸出訊號；以及截斷所有通過上述初始裝置之直流路徑以移除上述初始訊號。
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