JP5026368B2 - 電圧ストレスを低減したゲート制御回路のための回路および方法 - Google Patents

Description

本発明は、集積回路で使用される改良型高電圧回路を提供するための回路および方法に関する。

集積回路内の特定の回路は高い動作電圧を必要とする。高電圧回路の例として、高電圧ポンプトランスファゲート制御回路がある。半導体プロセスがサブミクロンプロセスなどのより小型な形状サイズに移るにつれ、回路動作のために使用される一般的な電圧とポンプ制御回路に使用される高電圧との間の差が種々の条件によって増大している。電力消費を低減するため、回路のための動作供給電圧を低くすることが次第に推し進められてきており、これは携帯電話、ＰＤＡ、ラップトップ、およびノートブックコンピュータなどの家電製品において重要性を増しつつあるバッテリ電源型機器にとっては特に必須である。したがって、高電圧回路がますます重要になっている。これらの回路では、トランジスタのゲート端子とドレイン／ソース端子との間の電圧差が定格動作電圧を超える可能性があり、電圧ストレスによる故障の問題を招くこともある。

高集積化された半導体回路は、特に、携帯電話、携帯型コンピュータ、ラップトップ、ノートブックコンピュータ、ＰＤＡ、無線ｅメール端子、ＭＰ３音声映像プレーヤ、携帯型無線ウェブブラウザなどのバッテリ電源型装置の製造を行う上で重要性を増してきており、こうした高性能集積回路では次第にデータ記憶装置も実装されるようになっている。

当該技術において既知なように、動作を保証するのに必要な集積回路内の電圧を生成するために、高電圧ポンプ回路が使用される。これらの回路は、「チャージポンプ」として称されることが多い。これらのチャージポンプ回路は、出力電圧と供給電圧との間に配置されたコンデンサを定期的に充電することにより、供給電圧レベルよりも高い出力電圧を生成する。コンデンサが出力に接続されることで、充電されたコンデンサは、供給電圧にＤＣレベルを追加して、供給電圧よりも高いチャージポンプ電圧出力を生成する。ポンプ回路は、ＤＣ高電圧を維持するために放電を行うので、コンデンサを繰り返し充電する。ポンプ出力が所望の出力より低い期間があるため（ポンプコンデンサが放電された後）、１つの既知のアプローチでは、電圧を供給するために２つのチャージポンプを設ける。２つのポンプは、ある期間、一方のポンプの出力をポンプアップ供給電圧ノードに接続し、その後、他方のポンプの出力を供給電圧ノードに接続するように切り換えることで交互に使用される。各ポンプは時間変化信号（時変信号）を用いてクロック制御され、サイクル間で各自のポンプコンデンサを再充電（「ポンプ」）する。このアプローチは、各自のチャージポンプ出力をポンプアップ供給ノードに定期的に結合するための一対の制御スイッチまたはトランスファゲートも必要とする。

トランスファゲート制御回路で使用される回路は通常、複数のＭＯＳトランジスタを含む。これらのＭＯＳトランジスタに印加される電圧が供給電圧を超えると、これらのＭＯＳトランジスタがゲートストレスの信頼性の問題の影響を受けやすくなる。ゲートストレスは、ＭＯＳトランジスタのゲート端子とソース／ドレイン端子との間の電圧差が特定の定格限界を超過すると発生する。ゲートストレス信頼性の問題は、これらの回路で使用されるトランジスタのゲート酸化物の厚さを増大させていわゆる「厚膜酸化」素子を形成し、素子が確実に動作できる通常の電圧定格を増大させることによって幾らか低減させることができる。ただし、上記厚膜酸化素子を形成するのに追加のプロセスステップを行うときでさえ、ゲートストレスを受けるトランジスタの信頼性が依然として問題になる場合がある。半導体プロセスが進化し続け、素子サイズがサブミクロン以下のレベルまで小型化し続けるにつれ、これらの問題はますます一般的になる。

よって、ゲートストレスを低減したトランスファゲート制御電圧回路、および集積回路での高電圧用途のためにＭＯＳトランスファゲート制御回路を製造する方法に対する需要がますます増加している。改良型ゲート制御回路を提供することにより、ゲートストレスに関する回路の信頼性の問題を低減する必要がある。

高速センス増幅器の動作を可能にするダミーセルや追加の書込選択信号を必要とせずに、センス増幅器の動作およびセンス増幅器で使用される電圧基準を向上させるための回路および方法を提供する本発明の実施形態によって、上記の問題および他の問題が解決または回避され、技術的な利点が一般的に達成される。

典型的な実施形態では、トランスファゲートのゲートを制御するゲート制御回路であって、ゲートを制御する出力と、時変入力信号を受け取るゲートと、グランドに接続されたソース／ドレインと、第１のノードに接続されたドレイン／ソースとを有し、前記出力に接地電圧レベルを供給するための第１のトランジスタと、前記時変入力信号を受け取るゲートと、前記出力に接続されたソース／ドレインと、ポンプ電圧ノードに接続されたドレイン／ソースとを有し、前記出力をポンプ電圧トランジスタに接続するための第２のトランジスタと、前記ポンプ電圧ノードに外部電圧を供給するための第３のトランジスタと、インバータドライバと前記ポンプ電圧ノードとの間に接続され、前記外部電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサと、前記第２のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続され、前記第２のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路と、前記出力と前記第１のノードとの間に接続され、前記出力の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプする第２のクランプ回路と、を備えるゲート制御回路が提供される。

別の典型的な実施形態では、前記ゲート制御回路が、前記出力の電圧に応答して、供給電圧より高い高外部電圧を実装供給ノードに供給するためのトランスファゲートをさらに備える。

別の典型的な実施形態では、前記トランスファゲートが、前記高外部電圧と前記実装供給ノードとの間で結合されるソース−ドレイン電流路と前記出力に接続されたゲート端子とを有するＭＯＳトランジスタからなる、前記ゲート制御回路が提供される。

別の典型的な実施形態では、前記第１のトランジスタがＮＭＯＳトランジスタからなる、前記ゲート制御回路が提供される。
別の典型的な実施形態では、前記第２のクランプ回路が少なくとも１つのダイオード接続トランジスタを含む、前記ゲート制御回路が提供される。

別の典型的な実施形態では、前記第１のクランプ回路がダイオードを含む、前記ゲート制御回路が提供される。
別の典型的な実施形態では、前記第１のクランプ回路がＰＭＯＳトランジスタを含む、前記ゲート制御回路が提供される。

別の典型的な実施形態では、前記第２のクランプ回路がダイオードを含む、前記ゲート制御回路が提供される。
別の典型的な実施形態では、前記第２のクランプ回路がダイオード接続トランジスタを含む、前記ゲート制御回路が提供される。

別の典型的な実施形態では、少なくとも前記第１および第２のトランジスタが厚膜ゲート酸化物トランジスタである、前記ゲート制御回路が提供される。
別の典型的な実施形態では、前記コンデンサが、該コンデンサの第１のプレートを形成するゲートと該コンデンサの第２のプレートを形成するチャネル領域とを有するコンデンサ接続トランジスタである、前記ゲート制御回路が提供される。

別の典型的な実施形態では、前記出力が約２ボルトの高レベルを有する、前記ゲート制御回路が提供される。
別の典型的な実施形態では、前記第２のクランプ回路および前記第１のトランジスタが、前記出力に最低電圧レベルを供給する電流路を構成する、前記ゲート制御回路が提供される。

別の典型的な実施形態では、実装電圧で動作する集積回路であって、供給電圧より高い高外部電圧を定期的に供給するためのチャージポンプと、制御信号に応答して前記高外部電圧から前記実装電圧を供給するためのトランスファゲートと、前記制御信号を供給するゲート制御回路と、を備え、前記ゲート制御回路が、時変入力信号を受け取るゲートと、グランドに接続されたソース／ドレインと、第１のノードに接続されたドレイン／ソースとを有し、前記制御信号を接地電圧レベルに設定するための第１のトランジスタと、前記時変入力信号を受け取るゲートと、前記制御信号を供給するソース／ドレインと、ポンプ電圧ノードに接続されたドレイン／ソースとを有し、前記ポンプ電圧ノードから前記制御信号を生成するための第２のトランジスタと、前記ポンプ電圧ノードに外部電圧を供給するための第３のトランジスタと、インバータドライバと前記ポンプ電圧ノードとの間に接続され、前記供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサと、前記第２のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続され、前記第２のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路と、前記制御信号が供給されるノードと前記第１のノードとの間に接続され、前記制御信号の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプするための第２のクランプ回路と、を含む、集積回路が提供される。

別の典型的な実施形態では、供給電圧より高い第２の高外部電圧を定期的に供給するための第２のチャージポンプと、第２の制御信号に応答して前記第２の高外部電圧から前記実装電圧を供給するための第２のトランスファゲートと、前記第２の制御信号を供給する第２のゲート制御回路と、をさらに備える集積回路が提供される。

別の典型的な実施形態では、供給電圧より高い高電圧レベルの制御ゲート電圧をトランスファゲートに出力するための制御ゲート電圧出力回路であって、時変入力信号を受け取るゲートと、グランドに接続されたソース／ドレインと、第１のノードに接続されたドレイン／ソースとを有し、前記制御ゲート電圧を接地電圧レベルに設定するための第１のＮＭＯＳトランジスタと、前記時変入力信号を受け取るゲートと、前記制御ゲート電圧を出力するソース／ドレインと、ポンプ電圧ノードに接続されたドレイン／ソースとを有し、前記ポンプ電圧ノードから前記制御ゲート電圧を生成するための第２のＰＭＯＳトランジスタと、外部電圧が供給されるソース／ドレインと、前記ポンプ電圧ノードに接続されたドレイン／ソースと、前記制御ゲート電圧が供給されるゲート端子とを有する第３のＰＭＯＳトランジスタと、インバータドライバと前記ポンプ電圧ノードの間に接続され、前記時変入力信号に応答して、前記供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサと、前記第２のＰＭＯＳトランジスタのゲートと前記ポンプ電圧ノードとの間に接続され、前記第２のＰＭＯＳトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路と、前記制御ゲート電圧が供給されるノードと前記第１のノードとの間に接続され、前記第１のノードの電圧と前記制御ゲート電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプするための第２のクランプ回路と、を備える制御ゲート電圧出力回路が提供される。

別の典型的な実施形態では、前記第１のクランプ回路がダイオード接続トランジスタを含む、前記制御ゲート電圧出力回路が提供される。
別の典型的な実施形態では、前記第１のクランプ回路が直列に複数のダイオード接続ＰＭＯＳトランジスタを含む、前記制御ゲート電圧出力回路が提供される。

別の典型的な実施形態では、前記第２のクランプ回路がダイオード接続トランジスタを含む、前記制御ゲート電圧出力回路が提供される。
別の典型的な実施形態では、前記第２のクランプ回路がＮＭＯＳダイオード接続トランジスタを含む、前記制御ゲート電圧出力回路が提供される。

別の典型的な方法では、高電圧トランスファゲートの制御方法であって、前記トランスファゲートを制御する出力と接地電圧レベルとの間に第１のトランジスタを設けることであって、同第１のトランジスタのゲートに時変入力信号を供給し、同第１のトランジスタのソース／ドレインをグランドに接続し、同第１のトランジスタのドレイン／ソースを第１のノードに接続するように同第１のトランジスタを設けること、前記出力をポンプ電圧ノードに接続するための第２のトランジスタを設けることであって、同第２のトランジスタのゲートにて前記時変入力信号を受け取り、同第２のトランジスタのソース／ドレインを前記出力に接続し、同第２のトランジスタのドレイン／ソースを前記ポンプ電圧ノードに接続するように同第２のトランジスタを設けること、前記ポンプ電圧ノードに外部電圧を供給するための第３のトランジスタを設けること、インバータドライバと前記ポンプ電圧ノードとの間に接続され、供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサを設けること、前記第２のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路を、前記第２のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続すること、前記出力の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプするための第２のクランプ回路を、前記出力と前記第１のノードとの間に接続すること、を備える方法が提供される。

別の典型的な方法では、前記高電圧トランスファゲートの制御方法は、前記出力の電圧に応答して、前記供給電圧より高い高外部電圧を実装供給ノードに供給するための前記高電圧トランスファゲートを設けることをさらに備える。

別の典型的な方法では、前記高電圧トランスファゲートの制御方法において、前記高電圧トランスファゲートを設けることが、前記高外部電圧と前記実装供給ノードとの間で結合されるソース／ドレイン電流路と前記出力に接続されたゲート端子とを有するＭＯＳトランジスタを設けることを含む。

別の典型的な方法では、前記高電圧トランスファゲートの制御方法において、前記第１のトランジスタを設けることが、ＮＭＯＳトランジスタを設けることを含む。
別の典型的な方法では、前記高電圧トランスファゲートの制御方法において、前記第２のクランプ回路を接続することが、少なくとも１つのダイオード接続トランジスタを設けることを含む。

別の典型的な方法では、前記高電圧トランスファゲートの制御方法において、前記第１のクランプ回路を接続することが、ダイオードを設けることを含む。
別の典型的な方法では、前記第１のクランプ回路を接続することが、ＰＭＯＳトランジスタを設けることを含む、前記高電圧トランスファゲートの制御方法が提供される。

別の典型的な方法では、前記第２のクランプ回路を接続することが、ダイオードを設けることを含む、前記高電圧トランスファゲートの制御方法が提供される。
別の典型的な方法では、前記第２のクランプ回路を接続することが、ダイオード接続トランジスタを設けることを含む、前記高電圧トランスファゲートの制御方法が提供される。

別の典型的な方法では、少なくとも前記第１および第２のトランジスタを設けることが、厚膜ゲート酸化物トランジスタを設けることを含む、前記高電圧トランスファゲートの制御方法が提供される。

別の典型的な方法では、前記コンデンサを設けることが、同コンデンサの第１のプレートを形成するゲートと同コンデンサの第２のプレートを形成するチャネル領域とを有するコンデンサ接続トランジスタを設けることを含む、前記高電圧トランスファゲートの制御方法が提供される。

別の典型的な方法では、前記出力を前記ポンプ電圧ノードに接続することが、前記出力に約２ボルトの高レベルの電圧を供給することを含む。
以下に記載する本発明の詳細な説明をより深く理解し得るように、本発明の概略的特徴および技術上の利点について上述した。以下では、特許請求の範囲における本発明の追加の特徴および利点を説明する。当業者であれば、本発明の目的を達成するために他の構成またはプロセスを設計ないし変更する際、開示された概念および具体的な実施形態を容易に利用可能であることを認識し得る。さらに、当業者であれば、上記の等価な構成が添付の特許請求の範囲に記載された本発明の思想および範囲から逸脱しないことも認識し得る。

以下、好ましい実施形態による製造および使用を詳細に説明する。ただし、本発明は、広範な特定の状況において具体化し得る種々の概念に適用することができる。以下の特定の実施形態は、本発明を製造し使用する特定の方法を説明するものであり、本発明の範囲を限定するものではない。なお、以下では、本発明とその利点をより理解するため、添付図面を参照して説明する。図面は説明のためのものであり、限定することを目的としておらず、また、本発明の実施形態の例として説明目的で簡略化されており、等縮尺されていない。

図１は、従来技術のゲート制御回路を示す。図１では、ゲート制御回路は、入力電圧ＩＮに基づく時間変化信号（時変信号）を、インバータＩＮＶ１およびインバータＩＮＶ２を介してコンデンサＣ１に供給することによって形成されている（ここでは、ゲート導体を２端子コンデンサの一方のプレートとして使用するためにＭＯＳトランジスタが接続され、そのソース／ドレインはチャネル領域によって他方のコンデンサプレートが形成されるように互いに接続されている。よって、トランジスタのゲート酸化物によってコンデンサ誘電体が形成されている。なお、他の代替案として、当該技術において既知なように、トレンチ、基板、または集積回路で使用される他のコンデンサを使用してもよい）。図１、図２、および図４のいずれも、トランジスタのゲートの記号は矩形で示されており、この表記はこれらの素子が好ましくは「厚膜酸化」素子であり、一般的な論理トランジスタの一般的な酸化物厚より大きく、通常は、数倍であるゲート酸化物厚を有する。図１では、トランジスタＰ１、Ｐ２、Ｐ３、Ｎ１、ならびにコンデンサＣ１を形成するトランジスタはすべて厚膜酸化素子として示されている。厚膜酸化素子は、一般的なトランジスタと比較して、低下前の高いゲート電圧に耐えることができる。

ゲート制御回路は、充電されたコンデンサＣ１の電圧を入力サイクルの一部で高電圧に付加して、通常の供給電圧よりも大きい電圧をゲート制御回路の出力に生成するように、コンデンサＣ１をノードに接続する。典型的な実施形態では、例えば、供給電圧は約１ボルトであり、「ｖｏｕｔ＿ｏｌｄ」で示されるノード上のポンプ出力電圧は２ボルトである。時変入力サイクルの別の部分では、コンデンサＣ１が損失電荷を補充するように充電される。よって、出力電圧ｖｏｕｔ＿ｏｌｄは、上下変動する時変要素であり、定期的に低電圧を供給した後、供給電圧よりも大きな高電圧を供給する。こうした充電／放電作用はコンデンサの「ポンピング」として知られており、このため、ポンプ回路と呼ばれている。

トランジスタＰ２は、一対の高電圧トランスファゲートの一方である（簡略化のため、他方の対称的な高電圧トランスファゲートは図示しない）。集積回路では、図１の外部に存在するチャージポンプ回路が、ｖｅｘｔ２で示されたポンプアップ電圧を供給する。この電圧は、例えばそのピークで２ボルトである。トランジスタＰ２は、電圧ｖｅｘｔ２が高レベルにあるとき、ポンプアップ電圧ｖｅｘｔ２をｖｐｐで示されたノードに供給するＰＭＯＳトランスファゲートである。ｖｐｐを集積回路でＤＣ供給電圧として使用するためには、ｖｐｐは安定したＤＣ電圧レベルを有していなければならない。

電圧ｖｅｘｔ２は定期的に低下するため、ｖｅｘｔ２を供給する外部のチャージポンプ回路はポンプコンデンサを再充電する必要がある。その期間、ＰＭＯＳトランジスタＰ２のゲートは、ポンプ電圧ｖｅｘｔ２からノードｖｐｐを絶縁するためにスイッチをオフするように制御される。入力ソース／ドレイン端子が高電圧であるＰＭＯＳスイッチ素子をオフするには、制御ゲート電圧をその高電圧に近づけるように増大させなければならない。当業者なら理解し得るように、Ｐ２などのＰＭＯＳトランジスタをオフするには、ゲート電圧を、ソース電圧に関して１つのトランジスタ閾値電圧Ｖｔ内のレベルにする必要がある。このため図１では、ＰＭＯＳトランジスタＰ２をオフするには、制御回路の出力電圧ｖｏｕｔ＿ｏｌｄも約２ボルトに増大させなければならない。利用可能な供給電圧はわずか１ボルトであるので、Ｐ２をオフする必要がある期間中は、小型のポンプコンデンサは電圧ｖｏｕｔ＿ｏｌｄを上昇させるのに使用される。典型的な４５ナノメートルでの典型的トランジスタサイズの半導体プロセスでは、コンデンサＣ１はフェムトファラッドから数ピコファラッドの範囲である。なお、コンデンサＣ１での出力負荷が増えれば、そのコンデンサのサイズも増大される可能性がある。

トランジスタＰ３は、出力ノードｖｏｕｔ＿ｏｌｄからのフィードバック入力によって制御されるＰＭＯＳトランジスタである。トランジスタＰ３は、出力ｖｏｕｔ＿ｏｌｄが閾値未満に低下してＰ３をオンにするとき、供給電圧ｖｅｘｔ３をコンデンサＣ１に供給する。電圧ｖｅｘｔ３は所定の供給電圧とすることができるが、より好ましくは、ｖｅｘｔ２と交互にｖｐｐを提供するための外部チャージポンプの出力である。ｖｅｘｔ２が２ボルトすなわち高レベルにあるとき、ｖｅｘｔ３はその高レベルよりも低いが、通常の正の供給電圧（この例では、約１ボルト）よりも依然として大きい。このとき、インバータＩＮＶ１はトランジスタＮ１をオンし、トランジスタＰ１をオフしている。よって、ｖｏｕｔ＿ｏｌｄは低く引き下げられ、コンデンサＣ１は出力から絶縁されて、コンデンサＣ１が電圧ｖｅｘｔ３によって充電される。このときインバータＩＮＶ１の出力は高電圧であるので、インバータＩＮＶ２はこの信号を反転して、コンデンサＣ１を充電するようにその対向プレートに低電圧を印加する。ｖｏｕｔ＿ｏｌｄが低い間、トランスファゲートトランジスタＰ２のゲート電圧は低いので、この期間中、電圧ｖｅｘｔ２がトランスファゲートＰ２によって供給電圧ノードｖｐｐに供給される。

インバータＩＮＶ１による入力信号の反転により、入力電圧ＩＮが論理「１」すなわち高電圧であるとき、トランジスタＰ１はコンデンサＣ１の出力のノードを出力ｖｏｕｔ＿ｏｌｄに接続する。入力電圧ＩＮが論理「０」すなわち低電圧であるとき、インバータＩＮＶ１はＮＭＯＳトランジスタＮ１のゲートを駆動しているため、トランジスタＮ１は、出力ｖｏｕｔ＿ｏｌｄをＶｓｓまたは接地電圧基準に接続する。時変信号が入力電圧ＩＮから生成されることで、出力電圧ｖｏｕｔ＿ｏｌｄは、（Ｃ１のポンプ作用により）供給電圧よりも大きい高電圧と接地電圧に近い低電圧とを有する時変信号となる。

入力ＩＮが論理「１」すなわち高電圧であるとき、インバータＩＮＶ１は低電圧を生成し、ＮＭＯＳトランジスタＮ１をオフして、ＰＭＯＳトランジスタＰ１をオンする。先のサイクルで充電されたコンデンサＣ１は、インバータＩＮＶ２からそのゲートプレート上にて正電圧を受ける。コンデンサＣ１は既に充電されているので、この正電圧はコンデンサＣ１上の電圧に付加され、それにより、ｖｏｕｔ＿ｏｌｄ上の電圧が供給電圧を超過して約２ボルトの電圧まで上昇する。この電圧はＰＭＯＳトランジスタＰ３をオフし、さらに、この２ボルトの出力電圧ｖｏｕｔ＿ｏｌｄはトランスファゲートトランジスタＰ２もオフする。

トランジスタＰ２は、外部チャージポンプ回路から電圧ｖｐｐを提供するゲート制御型トランスファゲートである。ｖｐｐ供給電圧のノードに対しチャージポンプコンデンサが接続されることによって、電圧ｖｐｐは、集積回路素子に供給される供給電圧よりも大きくなる。外部チャージポンプ回路の動作に同期して、図１のゲート制御回路に対する入力電圧ＩＮが定期的に変動することによって、ｖｐｐの電圧は約２ボルトの一定ＤＣレベルに実質的に維持される。

図１に示されるゲート制御回路およびトランスファゲートＰ２は、一対のチャージポンプのポンプ電圧ｖｅｘｔから供給電圧ｖｐｐを提供するように交互に動作する一対の回路の半分のみである。一対の外部チャージポンプは、外部電圧ｖｅｘｔ２が高レベルにあるときトランジスタＰ２がｖｅｘｔ２からｖｐｐを提供し、かつ、このとき外部電圧ｖｅｘｔ３は高レベル未満にあるので、その電圧を駆動しているチャージポンプのポンプコンデンサがこの期間中に充電されるように、相補的に配置される。ｖｅｘｔ２が高レベル未満にあるときはｖｅｘｔ３は高レベルにあり、図１の回路と同じように配置される別のトランスファゲート制御回路によって制御される別のトランスファゲートトランジスタ（簡略化のため図示せず）がＶｅｓｔ３からｖｐｐを提供する。時変入力をこれらの回路に対して正確にタイミングを取ることによって、電圧ノードｖｐｐが、実装集積回路に利用可能な供給電圧よりも大きな安定ＤＣレベルに維持される。

図１のインバータＩＮＶ１、ＩＮＶ２には、４５ナノメートルまたは３２ナノメートルなどの典型的な半導体プロセスでは、約１ボルトである通常の供給電圧が供給され、それらのインバータを実装する際に使用されるトランジスタは厚膜酸化素子である必要はないが、厚膜酸化素子も使用可能である。

当業者であれば、ＭＯＳトランジスタではソース端子とドレイン端子との間に物理的に違いがないため、それらの表示がかなり恣意的であるように物理的に構成されていることを理解し得る。したがって、明細書および特許請求の範囲で使用される「ソース／ドレイン」という用語は、一方の端子が「ソース／ドレイン」として表される場合、同じトランジスタの導電路の他方の端子は「ドレイン／ソース」として表すことができ、したがって、明細書と特許請求の範囲は必ずしも限定的ではない。また、当業者であれば、典型的な実施形態では、トランジスタはＰＭＯＳ型またはＮＭＯＳ型のＭＯＳトランジスタとして記載されているが、いずれの型でも二者択一で使用可能であることを理解し得る。このような選択的配置は発明者も確認しており、記載された実施形態の追加実施形態として企図され、添付の特許請求の範囲に含まれる。記載された具体例は限定的ではなく、実施形態の説明を提供することを目的とする。

図２は、素子が受けるゲートストレスをより適切に説明するために定義されたソース／ドレイン電圧に対して特定のトランジスタゲートを有する図１と同じ回路を示す。ゲート電圧はソース電圧と分離されるため、ＰＭＯＳトランジスタＰ２がゲートストレスを受ける。図２において、「ｎｅｔ０８５」で示すノードはＮＭＯＳトランジスタＮ１のゲートにある。トランジスタＮ１のドレインは出力ノードｖｏｕｔ＿ｏｌｄに接続されている。これらのノード間の電圧差は図では「２ｖ２」で示されている。トランジスタＰ１は、インバータ１ＮＶ１の出力である同一のノード「ｎｅｔ０８５」に接続されたゲートを有する。トランジスタＰ１のソース／ドレインは、「ｖ１ｏｌｄ」で示されるコンデンサＣ１の出力ノードに接続されており、それらの電圧差は「２ｖ１」で示されている。

図１および図２の従来技術の制御ゲート回路の電圧ストレス問題に関する理解を深めるために、典型的な供給電圧およびトランジスタサイズの半導体プロセスの場合の電圧波形を図３に示す。図３（ａ）は、図２の電圧２ｖ１で発生する電圧波形を示す。図から分かるように、ノードｎｅｔ０８５の電圧が低レベルすなわち０ボルトレベルのとき、出力ノード「Ｖｏｕｔ＿ｏｌｄ」の電圧は２ボルトレベルである。典型的な素子サイズである４５ナノメートルまたは３２ナノメートルの典型的な現行半導体プロセスの場合、素子Ｎ１の最大ゲート−ソース電圧Ｖｇｓは２ボルトよりも低く、厚膜酸化素子は１．５ボルト＋／−１０％で定格とされる。よって、電圧２ｖ１で認識される２ボルトのレベルは、この素子の場合の定格電圧を超過する。

図３（ｂ）は、電圧２ｖ２、ならびにＰＭＯＳトランジスタＰ１のゲート、ソース、およびドレインで発生する電圧の波形を同様に示す。トランジスタＰ１のゲートは同様にノードｎｅｔ０８５である。トランジスタＰ１のソースは、ノードｖ１ｏｌｄに接続されている。トランジスタＰ１のドレインは、ノードｖｏｕｔ＿ｏｌｄに接続されている。図３（ｂ）に示されるように、トランジスタＰ１のゲート端子での電圧が約０ボルトの低レベルにあるとき、ソースおよびドレインは約２ボルトのレベルにある。よって、ここでも素子Ｐ１は、素子の定格電圧を超えるゲート−ソース電圧Ｖｇｓを受ける。

図３（ｃ）は、ｖｐｐを転送するＰＭＯＳトランジスタのゲートの電圧ｖｏｕｔ＿ｏｌｄと電圧２ｖ３を示す。Ｐ２は、ゲート電圧ｖｏｕｔ＿ｏｌｄ、ドレイン出力電圧ｖｐｐを有するＰＭＯＳトランジスタである。図３（ｃ）の波形からも分かるように、ｖｏｕｔ＿ｏｌｄが低レベルのときの電圧差２ｖ３は同様に約２ボルト（ｖｐｐ−ｖｏｕｔ＿ｏｌｄ）である。これも、ＰＭＯＳトランジスタＰ２上のゲート−ソース電圧Ｖｇｓである。したがって、トランスファゲートＰ２の場合も、ゲート−ソース電圧Ｖｇｓが素子の定格を超えるという事実のため電圧ストレスがある。

図４は、本発明の好適な特徴を組み込んだトランスファゲートおよびトランスファゲート制御回路の典型的な実施形態を示す。図４において、トランジスタＰ２は同様に、ポンプ電圧ｖｅｘｔから供給電圧ｖｐｐを提供するＰＭＯＳトランスファゲートであり、ＤＣ安定電圧は、集積回路で利用可能な供給電圧よりも高いたとえば２ボルト程度に設計される。トランスファゲートトランジスタＰ２は、図４に「ｖｏｕｔ」で示されるゲート端子の電圧によって制御され、トランジスタＰ２、Ｐ１、Ｎ１、コンデンサＣ１、トランジスタＰ３、およびインバータＩＮＶ１、ＩＮＶ２はともに接続され、通常は図１に示される従来技術の回路と同様に動作する。入力信号ＩＮは同様に時変信号である。図４のトランジスタは同様に好ましくは、矩形のゲート記号を使用して示すように、信頼性を高めるために厚膜酸化トランジスタである。

図４の電圧クランプ回路ＣＬＡＭＰ２は、トランジスタＮ１のソース／ドレインと出力電圧ｖｏｕｔとの間に接続されている。電圧クランプ回路ＣＬＡＭＰ２は、例えば図４の典型的な実施形態に示されるように、単独のダイオード接続されたＮＭＯＳトランジスタＮ２であってもよい。もしくは、こうしたトランジスタを複数直列にして使用することもできる。ＮＭＯＳトランジスタＮ２のゲートとドレインが互いに接続されているので、トランジスタＮ２の両端間電圧であるドレイン−ソース電圧ＶｇｓがそのトランジスタＮ２のＶｔより大きい場合、ｖｏｕｔとＮＭＯＳトランジスタＮ１のドレインとの間の電流路に電流が流れる（トランジスタＮ２がオンされる）。その後、電圧ｖｏｕｔはトランジスタＮ１の電圧Ｖｄｓの値にクランプされ、これによって、ダイオード接続トランジスタＮ２の閾値電圧が低下する。制御回路の出力が上記電圧に「クランプ」されるとは、Ｖｏｕｔが最低電圧を下回ることがないことをいう。図４のトランジスタＮ１のドレイン電圧はｎｅｔ＿ｖｃｌａｍｐで示され、クランプトランジスタＮ２のソース電圧でもある。クランプ回路ＣＬＡＭＰ２はｖｏｕｔからのダイオード電圧降下を利用するため、Ｎ１のソース／ドレイン電圧はもはや２ボルトまで上昇せず、むしろ典型的な半導体プロセスの場合ではこの電圧は約１．５５ボルトである。よって、トランジスタＮ１上のゲート電圧が低電圧で約０ボルトのとき、ｎｅｔ＿ｖｃｌａｍｐでのソース／ドレイン電圧は約１．５５ボルトにクランプされ、したがってドレイン−ゲート電圧Ｖｄｇは最大約１．５５ボルトであり、これはＮＭＯＳトランジスタＮ１（同様に厚膜酸化素子）の定格動作範囲内である。なお、図４に示される具体例では、１つのダイオード接続トランジスタＮ２がＣＬＡＭＰ２回路に使用されるが、クランプ回路はダイオード接続トランジスタの代わりにダイオードで形成することもでき、また、クランプによる電圧降下を異なる電圧に調整するために必要に応じて２つ以上の素子を使用することもできる。クランプの目的は、Ｎ１のドレイン端子の最大電圧を低下することによって、ＮＭＯＳトランジスタＮ１にかかる電圧ストレスを軽減することである。さらに、以下詳細に説明するように、ＣＬＡＭＰ２はノードｖｏｕｔが降下し過ぎるのを有効に回避するようにも動作する。

図４に示される典型的な実施形態ではまた、クランプ回路ＣＬＡＭＰ１も提供される。このクランプ回路ＣＬＡＭＰ１は、直列に互いに接続されたダイオード素子群を有する。この具体例では、３つのＰＭＯＳ厚膜酸化トランジスタＰ４、Ｐ５、Ｐ６が使用される。ただし、必要に応じて、クランプ回路ＣＬＡＭＰ１全体の電力低下を調整するために、より多いまたはより少ない数のダイオード（ここでは、ダイオード接続トランジスタ）を使用することもできる。図示されるように、互いに接続されてダイオード接続トランジスタを形成するゲート端子とドレイン端子を有するトランジスタを使用するのが一般的であるが、代替の実施形態では実際のダイオードを使用することもできる。

クランプ回路ＣＬＡＭＰ１は、ＰＭＯＳトランジスタＰ１のドレイン−ゲート電圧Ｖｄｇを制御するように動作する。トランジスタＰ１のソース／ドレイン端子の電圧ｖ１は、３つのダイオード接続ＰＭＯＳトランジスタＰ６、Ｐ５、Ｐ４によって、ゲート端子上の電圧ｎｅｔ＿ｖ２にクランプされる。第２のポンプコンデンサＣ２も設けられる。ゲート電圧（図４にｎｅｔ＿ｖ２で示す経路の電圧）が低下すると、３つのクランプダイオードは順方向にバイアスされて２つのノードを互いに接続し、それにより、ドレイン−ゲート電圧Ｖｄｇを約１ボルト（３つの閾値電圧３Ｖｔ）にクランプする。このため、トランジスタＰ１のゲート電圧が、同トランジスタＰ１のソース／ドレインの電圧よりも低い３つのダイオード電圧降下分を超えることはない。このクランプ作用は、図１の従来回路のように、トランジスタＰ１の定格動作範囲を超える２ボルト程度のＶｄｇがそのドレイン−ゲート電圧として作用する同トランジスタＰ１のゲートストレスに比べて、図４ではトランジスタＰ１のゲートストレスを低減することができる。

図４では、クランプ回路ＣＬＡＭＰ１、ＣＬＡＭＰ２に加えて、第２のポンプコンデンサＣ２も示される。このコンデンサＣ２は、トランジスタＰ１をオフにすることが所望される場合、トランジスタＰ１のゲートに、昇圧された電圧を供給する。ノードＶ１でソース／ドレインの電圧が２ボルト程度の高さになる場合、ポンプコンデンサＣ２がｎｅｔ＿ｖ２の電圧を約２ボルトに上昇させる。このため、トランジスタＰ１が不所望にオンになることが回避されるので有益である。

また、図４のクランプ回路ＣＬＡＭＰ２を追加することにより、従来技術の回路に対してさらなる利点が得られる。従来技術のアプローチが採用された場合、トランジスタＰ２のゲート端子の電圧ｖｏｕｔに応答して出力電圧ｖｐｐを供給するトランスファゲートＰ２はゲート電圧ストレスを受ける。図４では、図示される典型的な実施形態は、トランジスタＰ１にかかるストレスを低減する。出力電圧ｖｏｕｔは、グランド電圧よりも大きなダイオード電圧降下分を下回って低下しないため、トランジスタＰ２のゲート端子の最低電圧は、典型的なサイズのトランジスタを用いる典型的な半導体プロセスでは、約０．４５ボルトよりも高い。トランジスタＰ２のドレインの電圧ｖｐｐは約２ボルトなので、そのドレイン−ゲート電圧Ｖｄｇは約１．５５ボルトとなり、この電圧はＰＭＯＳトランジスタＰ２（同様に厚膜酸化素子）の定格動作範囲内である。

図４では、トランジスタＰ１、Ｎ１、Ｐ３、クランプ回路ＣＬＡＭＰ１、ＣＬＡＭＰ２、インバータＩＮＶ１，ＩＮＶ２、およびポンプコンデンサＣ１、Ｃ２は、一括してゲート制御回路ＧＣとして示される。この回路ＧＣは、（トランジスタＰ２などの）２つのトランスファゲートと共に２つ使用され、それにより、ｖｅｘｔ２などの一対のチャージポンプ出力電圧のうちの一方をｖｐｐなどの実装上の電圧として交互に供給する。時間変化する入力信号は、実装上の供給ノードに安定した電圧を供給するために交互のサイクルで回路が動作するように選択される。

図５は、図４に示される実施形態の有効な動作をさらに示す電圧波形を示す。図５（ａ）に示される電圧波形は、図４のトランジスタＮ１の周囲のノードを示す。図５（ａ）では、トランジスタＮ１のゲート端子上の電圧は波形「ｎｅｔ＿４０」である。トランジスタＮ１のドレイン端子上の電圧は「ｖｏｕｔ」で示される波形である。これらの波形は、図４に示される典型的な実施形態において同様に示されたノードで長期に渡り計測された電圧に相当する。

図５（ａ）では、時間６０５．９ナノ秒、（トレースは時間６００ｎｓで始まる）では、ｎｅｔ＿ｖｏｕｔの最大電圧値は１．５４２５ボルトである。このときゲート（ネットｎｅｔ＿４０上）の値は約０ボルトであるため、電圧Ｖｇｄは約１．５５ボルトである。図１および図２の従来技術の回路のトランジスタＮ１にかかるゲートストレスを示す図３（ａ）の波形と比較すると、従来技術回路の場合の電圧Ｖｇｄは約２．０ボルトであることが分かる。図示される実施形態の回路を使用することによって、ゲートストレス電圧は有益に約２５％低減される。より重要な点としては、最大ゲート−ドレイン電圧が素子の定格動作範囲内の電圧まで低減され、その結果、ゲートストレス効果による故障の可能性が大きく低減されることである。

図５（ｂ）では、ＰＭＯＳトランジスタＰ１の周囲のノードの波形が示されている。図４に示された典型的な実施におけるトランジスタＰ１のゲートは、ノードｎｅｔ＿ｖ２に接続されている。また、ノードｖ１は、トランジスタＰ１のソース／ドレインに接続されている。時間６０４．８ｎｓ（トレースは図５（ｂ）の始点の時点６００ｎｓで始まる）で、ｎｅｔ＿ｖ２は電圧０．８６ボルトであり、その時間のドレイン電圧は約１．８８ボルトである。したがって、電圧Ｖｄｇは約１．０２ボルトである。この波形を図３（ｂ）の電圧２ｖ２と比較すると、図４に示される実施形態を使用することで、トランジスタＰ１にかかるストレス電圧が従来技術の２．０ボルトから１．０２ボルトに改善されていることが分かる。より重要なことは、この電圧が、素子Ｐ１の定格動作電圧の十分範囲内にあるということである。

図５（ｃ）は、トランスファゲートＰ２のゲート端子およびドレイン／ソース出力端子電圧の電圧波形を示す。図５（ｃ）では、トランジスタＰ１のゲート電圧ｖｏｕｔは、時間６０７．７６ｎｓ（トレースは図５（ｃ）の始点の時点６００ｎｓで始まる）では最低点の電圧０．４５３５１ボルトにある。このとき、ＤＣ安定状態供給電圧である出力電圧ｖｐｐは約２．０ボルトなので、電圧Ｖｄｇは約１．５５ボルトである。これは、図２のトランスファゲート素子に関して図３（ｃ）に示される対応する電圧差よりも相当低い。従来技術の波形では、電圧２ｖ３は、素子の定格動作範囲よりも大きな２．０ボルトである。図示される実施形態の回路を使用することによって、従来技術の回路よりもトランスファゲートトランジスタＰ２にかかるストレスが有効に低減される。

図６は、一対のトランスファゲート素子Ｐ２Ａ、Ｐ２Ｂから転送される実装電圧ｖｐｐを受ける集積回路ＩＣの簡略ブロック図である。各トランスファゲートは、外部高電圧（ｖｅｘｔ２、ｖｅｘｔ３で示す）を各自のチャージポンプ回路（ｖｅｘｔ３に対してはＣＰ１、ｖｅｘｔ２に対してはＣＰ２で示す）から受け取る。各トランスファゲートは、そのゲート端子に接続され、出力電圧ｖｏｕｔａ、ｖｏｕｔｂをそれぞれ供給する対応するゲート制御回路ＧＣＡ、ＧＣＢに接続される。各ゲート制御回路は、例えば図４のゲート制御回路である。

動作中、チャージポンプＣＰ１、ＣＰ２は、時変信号を用いて約１ボルトの通常の供給電圧でポンプコンデンサによって外部高電圧ｖｅｘｔ３、ｖｅｘｔ２を供給する。出力ｖｅｘｔ２、ｖｅｘｔ３は最大で約２ボルトで、上述したように、定期的にその電圧を下回る。

ｖｅｘｔ３が高電圧にあるとき、ゲート制御回路ＧＣＢからの出力ｖｏｕｔｂは低電圧にあり、ＰＭＯＳトランジスタＰ２Ｂすなわちトランスファゲートは、ｖｅｘｔ３を実装電圧ノードｖｐｐに供給する。この期間中、ｖｅｘｔ２は最大の２ボルトよりも低く、チャージポンプＣＰ２はポンプコンデンサを再充電する必要がある。ｖｅｘｔ２が約２ボルトと最大の高さになって、ｖｅｘｔ３が一定期間使用された後、ゲート制御回路ＧＣＡは出力ｖｏｕｔａで低電圧を出力し、ＰＭＯＳトランジスタＰ２Ａすなわち第２のトランスファゲートは、ｖｅｘｔ２を実装電圧ノードｖｐｐに供給する。ほぼ同時に、ゲート制御回路ＧＣＢは出力電圧ｖｏｕｔｂを約２ボルトまで高電圧に上昇させて、トランスファゲートトランジスタＰ２Ｂをオフさせることによって、ｖｅｘｔ３をノードｖｐｐから絶縁させる。２つのトランスファゲートは同期的に交互に２つのゲート制御回路によってオンオフされ、２個のチャージポンプＣＰ１、ＣＰ２はポンプ動作によって実装ノードｖｐｐに安定状態電圧を供給する。集積回路ＩＣ１は、シリコン基板、ＳＯＩ、ＧａＡｓを例えば基本材料として使用し、ドーピング、ポリシリコンおよび酸化蒸着、エッチングおよびエピタキシャル工程、ならびに金属化およびＣＭＰを使用してトランジスタ素子を完成するなどの典型的な半導体プロセスを用いて形成することができる。集積回路ＩＣ１は、ノードｖｐｐを高供給電圧として使用する回路など、他の種類の多くの回路を含むことができる。

本発明とその利点について詳細に説明したが、添付の特許請求の範囲によって定義される本発明の思想および範囲を逸脱することなく、種々の変更、置換、変形を行うことができる。当業者であれば、例えば本発明の範囲内において上記方法を変更できることを容易に理解し得る。

本発明の範囲は、明細書に記載の方法やステップの特定の実施形態に限定されることを目的としていない。当業者であれば、本明細書に記載の対応する実施形態とほぼ同じ機能を果たすあるいはほぼ同じ結果を達成する、現時点で存在するあるいは今後開発されるプロセスまたはステップが、本発明により利用可能であることを、本発明の開示から認識し得る。したがって、添付の特許請求の範囲はそのようなプロセスまたはステップを本発明の範囲に含めることを意図する。

従来技術の高電圧供給トランスファゲートとゲート制御回路の一部を示す図である。 特定の起こり得るゲートストレス電圧点とともに、図１の従来技術の高電圧供給トランスファゲートおよびゲート制御回路を示す図である。 図１および図２の従来技術の回路の動作時の電圧波形を示す図であって、図３（ａ）はノードｎｅｔ０８５およびｖｏｕｔ＿ｏｌｄの電圧、図３（ｂ）はノードｎｅｔ０８５、ｖｏｕｔ＿ｏｌｄ、およびｖ１ｏｌｄの電圧、図３（ｃ）は出力ノードｖｐｐおよび制御ゲートノードｖｏｕｔ＿ｏｌｄの電圧を示す図である。 本発明の特徴を組み込んだトランスファゲートおよびゲート制御回路の典型的な実施形態を示す図である。 図４の典型的な実施形態の回路の動作時の電圧波形を示す図であって、図５（ａ）はノードｎｅｔ４０およびｖｏｕｔの電圧、図５（ｂ）はノードｖ１、ｖｏｕｔ、およびｎｅｔ＿ｖ２の電圧、図５（ｃ）は出力ノードｖｐｐおよび制御ゲートノードｖｏｕｔの電圧を示す図である。 ２つのチャージポンプ、２つのトランスファゲート、および本発明の特徴を組み込んだ図４の２つのゲート制御回路を用いた実装電圧ジェネレータを有する集積回路の簡略ブロック図である。

Claims (35)

1. トランスファトランジスタのゲートを制御する出力と、
   時変入力信号を受け取るゲートと、グランドに接続されたソース／ドレインと、第１のノードに接続されたドレイン／ソースとを有し、前記出力に接地電圧レベルを供給するための第１のトランジスタと、
   前記時変入力信号を受け取るゲートと、前記出力に接続されたソース／ドレインと、ポンプ電圧ノードに接続されたドレイン／ソースとを有し、前記出力をポンプ電圧トランジスタに接続するための第２のトランジスタと、
   前記ポンプ電圧ノードに外部電圧を供給するための第３のトランジスタと、
   インバータドライバと前記ポンプ電圧ノードとの間に接続され、前記外部電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサと、
   前記第２のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続され、前記第２のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路と、
   前記出力と前記第１のノードとの間に接続され、前記出力の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプする第２のクランプ回路と、
   を備える装置。
2. 前記トランスファトランジスタのゲートは、前記出力の電圧に応答して、供給電圧より高い高外部電圧を実装供給ノードに供給するように接続されている、請求項１記載の装置。
3. 前記トランスファゲートが、前記高外部電圧と前記実装供給ノードとの間で結合されるソース−ドレイン電流路と前記出力に接続されたゲート端子とを有するＭＯＳトランジスタからなる、請求項２記載の装置。
4. 前記第１のトランジスタがＮＭＯＳトランジスタからなる、請求項１記載の装置。
5. 前記第２のクランプ回路が少なくとも１つのダイオード接続トランジスタを含む、請求項１記載の装置。
6. 前記第１のクランプ回路がダイオードを含む、請求項１記載の装置。
7. 前記第１のクランプ回路がＰＭＯＳトランジスタを含む、請求項１記載の装置。
8. 前記第２のクランプ回路がダイオードを含む、請求項１記載の装置。
9. 前記第２のクランプ回路がダイオード接続トランジスタを含む、請求項１記載の装置。
10. 少なくとも前記第１および第２のトランジスタが厚膜ゲート酸化物トランジスタである、請求項１記載の装置。
11. 前記コンデンサが、該コンデンサの第１のプレートを形成するゲートと該コンデンサの第２のプレートを形成するチャネル領域とを有するコンデンサ接続トランジスタである、請求項１記載の装置。
12. 前記出力が約２ボルトの高レベルを有する、請求項１記載の装置。
13. 前記第２のクランプ回路および前記第１のトランジスタが、前記出力に最低電圧レベルを供給する電流路を構成する、請求項１記載の装置。
14. 実装電圧で動作する集積回路であって、
    供給電圧より高い高外部電圧を定期的に供給するためのチャージポンプと、
    制御信号に応答して前記高外部電圧から前記実装電圧を供給するためのトランスファゲートと、
    前記制御信号を供給するゲート制御回路と、を備え、
    前記ゲート制御回路が、
    時変入力信号を受け取るゲートと、グランドに接続されたソース／ドレインと、第１のノードに接続されたドレイン／ソースとを有し、前記制御信号を接地電圧レベルに設定するための第１のトランジスタと、
    前記時変入力信号を受け取るゲートと、前記制御信号を供給するソース／ドレインと、ポンプ電圧ノードに接続されたドレイン／ソースとを有し、前記ポンプ電圧ノードから前記制御信号を生成するための第２のトランジスタと、
    前記ポンプ電圧ノードに外部電圧を供給するための第３のトランジスタと、
    インバータドライバと前記ポンプ電圧ノードとの間に接続され、前記供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサと、
    前記第２のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続され、前記第２のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路と、
    前記制御信号が供給されるノードと前記第１のノードとの間に接続され、前記制御信号の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプするための第２のクランプ回路と、
    を含む、集積回路。
15. 供給電圧より高い第２の高外部電圧を定期的に供給するための第２のチャージポンプと、
    第２の制御信号に応答して前記第２の高外部電圧から前記実装電圧を供給するための第２のトランスファゲートと、
    前記第２の制御信号を供給する第２のゲート制御回路と、をさらに備え、
    前記第２のゲート制御回路が、
    時変入力信号を受け取るゲートと、グランドに接続されたソース／ドレインと、第１のノードに接続されたドレイン／ソースとを有し、前記第２の制御信号を接地電圧レベルに設定するための第４のトランジスタと、
    前記時変入力信号を受け取るゲートと、前記第２の制御信号を供給するソース／ドレインと、ポンプ電圧ノードに接続されたドレイン／ソースとを有し、前記ポンプ電圧ノードから前記第２の制御信号を生成するための第５のトランジスタと、
    前記ポンプ電圧ノードに外部電圧を供給するための第６のトランジスタと、
    インバータドライバと前記ポンプ電圧ノードとの間に接続され、前記供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサと、
    前記第５のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続され、前記第５のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第３の所定電圧を超えないようにクランプするための第３のクランプ回路と、
    前記第２の制御信号が供給されるノードと前記第１のノードとの間に接続され、前記第２の制御信号の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第４の所定電圧を超えないようにクランプするための第４のクランプ回路と、
    を含む、請求項１４記載の集積回路。
16. 供給電圧より高い高電圧レベルの制御ゲート電圧をトランスファゲートに出力するための回路であって、
    時変入力信号を受け取るゲートと、グランドに接続されたソース／ドレインと、第１のノードに接続されたドレイン／ソースとを有し、前記制御ゲート電圧を接地電圧レベルに設定するための第１のＮＭＯＳトランジスタと、
    前記時変入力信号を受け取るゲートと、前記制御ゲート電圧を出力するソース／ドレインと、ポンプ電圧ノードに接続されたドレイン／ソースとを有し、前記ポンプ電圧ノードから前記制御ゲート電圧を生成するための第２のＰＭＯＳトランジスタと、
    外部電圧が供給されるソース／ドレインと、前記ポンプ電圧ノードに接続されたドレイン／ソースと、前記制御ゲート電圧が供給されるゲート端子とを有する第３のＰＭＯＳトランジスタと、
    インバータドライバと前記ポンプ電圧ノードの間に接続され、前記時変入力信号に応答して、前記供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサと、
    前記第２のＰＭＯＳトランジスタのゲートと前記ポンプ電圧ノードとの間に接続され、前記第２のＰＭＯＳトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路と、
    前記制御ゲート電圧が供給されるノードと前記第１のノードとの間に接続され、前記第１のノードの電圧と前記制御ゲート電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプするための第２のクランプ回路と、
    を備える回路。
17. 前記第１のクランプ回路がダイオード接続トランジスタを含む、請求項１６記載の回路。
18. 前記第１のクランプ回路が直列に複数のダイオード接続ＰＭＯＳトランジスタを含む、請求項１６記載の回路。
19. 前記第２のクランプ回路がダイオード接続トランジスタを含む、請求項１６記載の回路。
20. 前記第２のクランプ回路がＮＭＯＳダイオード接続トランジスタを含む、請求項１６記載の回路。
21. 高電圧トランスファゲートの制御方法であって、
    前記トランスファゲートを制御する出力と接地電圧レベルとの間に第１のトランジスタを設けることであって、同第１のトランジスタのゲートに時変入力信号を供給し、同第１のトランジスタのソース／ドレインをグランドに接続し、同第１のトランジスタのドレイン／ソースを第１のノードに接続するように同第１のトランジスタを設けること、
    前記出力をポンプ電圧ノードに接続するための第２のトランジスタを設けることであって、同第２のトランジスタのゲートにて前記時変入力信号を受け取り、同第２のトランジスタのソース／ドレインを前記出力に接続し、同第２のトランジスタのドレイン／ソースを前記ポンプ電圧ノードに接続するように同第２のトランジスタを設けること、
    前記ポンプ電圧ノードに外部電圧を供給するための第３のトランジスタを設けること、
    インバータドライバと前記ポンプ電圧ノードとの間に接続され、供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサを設けること、
    前記第２のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路を、前記第２のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続すること、
    前記出力の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプするための第２のクランプ回路を、前記出力と前記第１のノードとの間に接続すること、
    を備える方法。
22. 前記出力の電圧に応答して、前記供給電圧より高い高外部電圧を実装供給ノードに供給するための前記高電圧トランスファゲートを設けることをさらに備える請求項２１記載の方法。
23. 前記高電圧トランスファゲートを設けることが、前記高外部電圧と前記実装供給ノードとの間で結合されるソース／ドレイン電流路と前記出力に接続されたゲート端子とを有するＭＯＳトランジスタを設けることを含む、請求項２２記載の方法。
24. 前記第１のトランジスタを設けることが、ＮＭＯＳトランジスタを設けることを含む、請求項２１記載の方法。
25. 前記第２のクランプ回路を接続することが、少なくとも１つのダイオード接続トランジスタを設けることを含む、請求項２１記載の方法。
26. 前記第１のクランプ回路を接続することが、ダイオードを設けることを含む、請求項２１記載の方法。
27. 前記第１のクランプ回路を接続することが、ＰＭＯＳトランジスタを設けることを含む、請求項２１記載の方法。
28. 前記第２のクランプ回路を接続することが、ダイオードを設けることを含む、請求項２１記載の方法。
29. 前記第２のクランプ回路を接続することが、ダイオード接続トランジスタを設けることを含む、請求項２１記載の方法。
30. 少なくとも前記第１および第２のトランジスタを設けることが、厚膜ゲート酸化物トランジスタを設けることを含む、請求項２１記載の方法。
31. 前記コンデンサを設けることが、同コンデンサの第１のプレートを形成するゲートと同コンデンサの第２のプレートを形成するチャネル領域とを有するコンデンサ接続トランジスタを設けることを含む、請求項２１記載の方法。
32. 前記出力を前記ポンプ電圧ノードに接続することが、前記出力に約２ボルトの高レベルの電圧を供給することを含む、請求項２１記載の方法。
33. 集積回路で実装電圧を生成する方法であって、
    供給電圧より高い高外部電圧を定期的に供給するためのチャージポンプを設けること、
    制御信号に応答して前記高外部電圧から前記実装電圧を供給するためのトランスファゲートを設けること、
    前記制御信号を供給するゲート制御回路を設けること、を備え、
    前記ゲート制御回路を設けることが、
    前記制御信号を接地電圧レベルに設定するための第１のトランジスタを設けることであって、同第１のトランジスタのゲートにて時変入力信号を受け取り、同第１のトランジスタのソース／ドレインをグランドに接続し、同第１のトランジスタのドレイン／ソースを第１のノードに接続するように同第１のトランジスタを設けること、
    ポンプ電圧ノードから前記制御信号を生成するための第２のトランジスタを設けることであって、同第２のトランジスタのゲートにて前記時変入力信号を受け取り、同第２のトランジスタのドレイン／ソースを前記ポンプ電圧ノードに接続し、同第２のトランジスタのソース／ドレインから前記制御信号を出力するように同第２のトランジスタを設けること、
    前記ポンプ電圧ノードに外部電圧を供給するための第３のトランジスタを設けること、
    インバータドライバと前記ポンプ電圧ノードとの間に接続され、供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するためのコンデンサを設けること、
    前記第２のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路を、前記第２のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続すること、
    前記制御信号の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプするための第２のクランプ回路を、前記制御信号が出力されるノードと前記第１のノードとの間に接続すること、
    を含む、方法。
34. 供給電圧より高い第２の外部電圧を定期的に供給するための第２のチャージポンプを設けること、
    第２の制御信号に応答して前記第２の外部電圧から前記実装電圧を供給するための第２のトランスファゲートを設けること、
    前記第２の制御信号を定期的に供給する第２のゲート制御回路を設けること、をさらに備え、
    前記第２のゲート制御回路を設けることが、
    前記第２の制御信号を接地電圧レベルに設定するための第４のトランジスタを設けることであって、同第４のトランジスタのゲートにて第２の時変入力信号を受け取り、同第４のトランジスタのソース／ドレインをグランドに接続し、同第４のトランジスタのドレイン／ソースを第１のノードに接続するように同第４のトランジスタを設けること、
    前記ポンプ電圧ノードから前記第２の制御信号を生成するための第５のトランジスタを設けることであって、同第５のトランジスタのゲートにて前記第２の時変入力信号を受け取り、同第５のトランジスタのドレイン／ソースを前記ポンプ電圧ノードに接続し、同第５のトランジスタのソース／ドレインから前記第２の制御信号を出力するように同第５のトランジスタを設けること、
    前記ポンプ電圧ノードに外部電圧を供給するための第６のトランジスタを設けること、
    インバータドライバと前記ポンプ電圧ノードとの間に接続され、供給電圧より高い電圧を前記ポンプ電圧ノードに定期的に印加するための第２のコンデンサを設けること、
    前記第５のトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第３の所定電圧を超えないようにクランプするための第３のクランプ回路を、前記第５のトランジスタのゲートと前記ポンプ電圧ノードとの間に接続すること、
    前記第２の制御信号の電圧と前記第１のノードの電圧とをそれら両者間の電圧差が第４の所定電圧を超えないようにクランプするための第４のクランプ回路を、前記第２の制御信号が出力されるノードと前記第１のノードとの間に接続すること、
    を含む、請求項３３記載の方法。
35. 供給電圧より高い制御ゲート出力を生成する方法であって、
    前記制御ゲート出力と接地電圧レベルとの間に第１のＮＭＯＳトランジスタを接続することであって、同第１のＮＭＯＳトランジスタのゲートにて時変入力信号を受け取り、同第１のＮＭＯＳトランジスタのソース／ドレインをグランドに接続し、同第１のＮＭＯＳトランジスタのドレイン／ソースを第１のノードに接続するように同第１のＮＭＯＳトランジスタを接続すること、
    前記制御ゲート出力とポンプ電圧ノードとの間に第２のＰＭＯＳトランジスタを接続することであって、同第２のＰＭＯＳトランジスタのゲートにて前記時変入力信号を受け取り、同第２のＰＭＯＳトランジスタのソース／ドレインを出力に接続し、同第２のＰＭＯＳトランジスタのドレイン／ソースを前記ポンプ電圧ノードに接続するように同第２のＰＭＯＳトランジスタを接続すること、
    前記ポンプ電圧ノードと外部電圧との間に第３のＰＭＯＳトランジスタを接続することであって、同第３のＰＭＯＳトランジスタのドレイン／ソースを前記ポンプ電圧ノードに接続し、同第３のＰＭＯＳトランジスタのゲート端子を前記制御ゲート出力に接続するように同第３のＰＭＯＳトランジスタを接続すること、
    インバータドライバと前記ポンプ電圧ノードとの間に、前記時変入力信号に応答して、前記ポンプ電圧ノードに前記供給電圧より高い電圧を定期的に印加するためのコンデンサを接続すること、
    前記第２のＰＭＯＳトランジスタのゲート電圧と前記ポンプ電圧ノードの電圧とをそれら両者間の電圧差が第１の所定電圧を超えないようにクランプするための第１のクランプ回路を、前記第２のＰＭＯＳトランジスタのゲートと前記ポンプ電圧ノードとの間に接続すること、
    前記制御ゲート出力の電圧と前記第１のノードでの電圧とをそれら両者間の電圧差が第２の所定電圧を超えないようにクランプするための第２のクランプ回路を、前記制御ゲート出力と前記第１のノードとの間に接続すること、
    を備える方法。

Images