CN101594137B - 具减低电压应力的栅极控制电路的电路 - Google Patents

Abstract

公开了一种在组件上具有减低电压应力的栅极控制输出电路的电路。在用于供应输出以控制转移栅极的金属氧化物半导体晶体管的电路中，提供第一和第二箝制电路。第一箝制电路可确保耦接泵电压至输出的P型金属氧化物半导体晶体管的栅极和源极/漏极与漏极/源极之间的电压不超过预定电压，而第二箝制电路则可确保在N型金属氧化物半导体晶体管的栅极与耦接于该N型金属氧化物半导体晶体管的漏极/源极的输出间的电压不超过预定量。上述箝制电路可通过确保介于栅极与源极/漏极和漏极/源极端之间的电压不超过预定的电压，而避免晶体管的栅极应力的问题。

Description

具减低电压应力的栅极控制电路的电路

技术领域

本发明有关于一种使用在集成电路中的用以提供改善的高压电路(highvoltage circuit)的电路及方法，在集成电路中的某些电路需要较高的电压以操作，而较高的电压电路的范例包含高压泵转移栅极控制电路(high voltagepump transfer gate control circuit)。当半导体处理进展至更小的特征尺寸，例如次微米(sub-micron)处理时，其要求增加在用于电路操作的一般电压与用于泵控制电路的较高电压间的差异。用于电路系统的较低的操作供应电压有渐增流行的趋势，以降低功率消耗，而此特点对于在包含例如手机、个人数字助理、随身计算机或笔记本型计算机等消费者应用方面中重要性渐增的电池供电装置又尤其必需，因此较高的电压电路日渐重要。上述在晶体管的栅极端与源极/漏极端之间具有电压差异的电路可超过额定操作电压，然而有时会因为电压应力而导致失效的问题。

背景技术

高集成度的半导体电路日渐重要，尤其是在制作电池操作装置，例如手机、可携式计算机、随身计算机、笔记本型计算机、个人数字助理、无线电子邮件终端机、MP3影音播放装置、可携无线网页浏览器与此类装置时，而这些精密的集成电路逐渐包含板载数据存储器(on-board data storage)。

如本领域中所知的，为了在需要用于进行可靠操作的集成电路中产生电压，其可使用高压泵电路，而这些电路一般是指电荷泵(charge pump)。上述电荷泵电路通过周期性地对设置于输出端与供应电压间的电容(capacitor)进行充电，而产生大于供应电压电平(supply voltage level)的输出电压。当耦接至输出端时，充电的电容增加了直流电平(DC level)至供应电压，因而产生大于该供应电压的电荷泵电压的输出。上述泵电路重复地对电容进行充电，而电容则进行放电以维持直流的高电压。由于泵输出有小于要求的时间周期(在泵电容(pumping capacitor)放电后)，因此一种已知的方法提供了两个电荷泵用以供应电压，而这两个泵可交替地使用，通过耦接一个泵的输出端至提升供应电压节点(pumped-up supply voltage node)一段时间，而之后再转而耦接另一泵的输出端至此供应电压节点。每一泵可利用时变信号(timevarying signal)加以计时，并且在每次周期循环之间对各自的泵电容再充电(升压)。此种方法也需要一对控制开关(control switch)或转移栅极(transfer gate)，其可周期性地将其各自的电荷泵输出端耦接至升压供应节点。

用于转移栅极控制电路中的电路系统通常包含金属氧化物半导体晶体管(MOS transistor)，而由于这些金属氧化物半导体晶体管所耦接的电压大过了供应电压，因此上述金属氧化物半导体晶体管容易受到栅极应力可靠度问题的影响。栅极应力发生于当金属氧化物半导体晶体管的栅极端与源极/漏极端之间的电压差大于某额定范围，而栅极应力可靠度问题可通过增加用于上述电路中的晶体管的栅极氧化物厚度以形成所谓的厚氧化物组件(thick oxidedevice)而获得某种程度的缓和，然而这也增加了组件得以可靠操作的正常电压额定值。尽管使用额外的处理步骤以形成这样的厚氧化物组件，然而受到栅极应力影响的晶体管的可靠度仍可能是个问题。当半导体处理不断地进步，且组件尺寸持续缩减至次微米级或以下时，则上述问题将更为普遍。

有鉴于此，业者对于具有减低栅极应力的转移栅极控制电压电路以及制作适于在集成电路中的高压应用的MOS转移栅极控制电路的方法具有持续的需求，而改善的栅极控制电路需要较不受到有关栅极应力的电路可靠度问题的影响。

发明内容

上述和其它问题一般均可通过本发明所提供的实施例而得以解决或回避，并可达到技术上的优点，其提供了电路及方法用以改善感应放大器(senseamplifier)的操作与用于感应放大器的参考电压，而不需使用闲置单元(dummy cell)或增加的写入选择信号(write select signal)以致能高速感应放大器的操作。

在一示范实施例中，提供了一种用于控制转移栅极的栅极的栅极控制电路，包含：用于控制栅极的输出；第一晶体管耦接此输出至接地电压电平，第一晶体管具有耦接以接收时变输入信号的栅极；第二晶体管耦接此输出至泵电压节点，而第二晶体管具有耦接以接收上述时变输入信号的栅极；第三晶体管耦接泵电压节点至外接电压；电容耦接于反相器驱动器与泵电压节点之间，以周期性地在泵电压节点提供超过供应电压的电压；第一箝制电路耦接于第二晶体管的栅极与泵电压节点之间，用于箝制第二晶体管的栅极的电压与泵电压节点的电压，以使得在两者间的电压差不超过第一预定电压；以及第二箝制电路耦接于该输出与第一节点之间，用于箝制输出的电压至第一节点的电压，以使得在两者间的电压差不超过第二预定电压。

在另一示范实施例中，用于控制转移栅极的栅极的栅极控制电路进一步包含转移栅极，该转移栅极耦接以转移超过供应电压的外接电压至板载供应节点，并响应于上述输出。

在另一示范实施例中，提供该栅极控制电路，而其中转移栅极包含MOS晶体管，而该MOS晶体管的源极至漏极的电流路径耦接于上述外接电压与板载供应节点之间，且MOS晶体管的栅极端则耦接至输出电压。

在另一示范实施例中，提供该栅极控制电路，而其中第一晶体管进一步包含NMOS晶体管。

在另一示范实施例中，提供该栅极控制电路，而其中第二箝制电路进一步包含至少一个二极管连接形式的晶体管。

在另一示范实施例中，提供该栅极控制电路，而其中第一箝制电路进一步包含二极管。

在另一示范实施例中，提供该栅极控制电路，而其中第一箝制电路进一步包含PMOS晶体管。

在另一示范实施例中，提供该栅极控制电路，而其中第二箝制电路进一步包含二极管。

在另一示范实施例中，提供该栅极控制电路，而其中第二箝制电路进一步包含二极管连接形式的晶体管。

在另一示范实施例中，提供该栅极控制电路，而其中第一及第二晶体管为厚栅极氧化物晶体管。

在另一示范实施例中，提供该栅极控制电路，而其中所提供的电容为电容连接式晶体管，该电容连接式晶体管的栅极形成电容的第一薄板，而其沟道区则形成电容的第二薄板。

在另一示范实施例中，提供该栅极控制电路，而其中的输出具有大抵为2伏特的高电平。

在另一示范实施例中，提供该栅极控制电路，而其中第二箝制电路与第一晶体管的电流路径在输出提供最小低电压电平。

在另一示范实施例中，提供一种具有板载电压的集成电路，包含：电荷泵，用于周期性地提供超过供应电压的外接电压；转移栅极，耦接自外接电压以提供板载电压，并响应于控制信号；以及栅极控制电路，用于周期性地提供该控制信号，而栅极控制电路包含：第一晶体管，耦接控制信号至接地电压电平，第一晶体管的栅极耦接以接收时变输入信号；第二晶体管，耦接输出至泵电压节点，第二晶体管的栅极耦接以接收上述时变输入信号；第三晶体管，耦接泵电压节点至外接电压；电容，耦接在反相器驱动器与泵电压节点之间，以周期性地在泵电压节点提供超过供应电压的电压；第一箝制电路，耦接于第二晶体管的栅极与泵电压节点之间，用于箝制第二晶体管的栅极的电压与泵电压节点的电压，以使得在两者间的电压差不超过第一预定电压；及第二箝制电路，耦接于上述输出与节点间，用于箝制输出的电压至第一节点的电压，以使得在上述输出与节点间的差距不超过第二预定电压。

在另一示范实施例中，提供该集成电路，而其进一步包含第二电荷泵用以周期性地提供超过供应电压的第二外接电压；第二转移栅极，耦接自第二外接电压以提供板载电压，并响应于第二控制信号；以及第二栅极控制电路，用于周期性地提供第二控制信号。

在另一示范实施例中，提供一种用于输出控制栅极电压至转移栅极的电路，包含：第一NMOS晶体管，耦接上述输出至接地电压电平，而第一NMOS晶体管具有耦接以接收时变输入信号的栅极，耦接于地的源极/漏极，与耦接至第一节点的漏极/源极；第二PMOS晶体管，耦接上述输出至泵电压节点，第二PMOS晶体管具有耦接以接收上述时变输入信号的栅极，耦接至输出的源极/漏极，与耦接至泵电压节点的漏极/源极；第三PMOS晶体管，其源极/漏极耦接至外接电压，其漏极/源极耦接至泵电压节点，而其栅极端则耦接于输出电压；电容，耦接于反相器驱动器与泵电压节点间，以周期性地在泵电压节点提供超过供应电压的电压，并响应于时变输入信号；第一箝制电路，耦接于第二PMOS晶体管的栅极与泵电压节点，用于箝制第二PMOS晶体管的栅极的电压与泵电压节点的电压，以使得在第二PMOS晶体管的栅极与泵电压节点间的电压差不超过第一预定电压；以及第二箝制电路，耦接于输出与第一节点间，用于箝制输出的电压至第一节点的电压，以使得在两者间的电压差不超过第二预定电压。

在另一示范实施例中，提供该用于输出控制栅极电压的电路，而其中第一箝制电路进一步包含二极管连接形式的晶体管。

在另一示范实施例中，提供该用于输出控制栅极电压的电路，而其中第一箝制电路进一步包含一系列二极管连接形式的PMOS晶体管。

在另一示范实施例中，提供该用于输出控制栅极电压的电路，而其中第二箝制电路进一步包含二极管连接形式的晶体管。

在另一示范实施例中，提供该用于输出控制栅极电压的电路，而其中第二箝制电路进一步包含NMOS二极管连接形式的晶体管。

在另一示范实施例中，提供一种控制高压转移栅极的方法，包括：在控制栅极的输出与接地电压电平之间提供第一晶体管，将第一晶体管的栅极耦接至时变输入信号，将第一晶体管的源极/漏极耦接于地，并将第一晶体管的漏极/源极耦接至第一节点；提供第二晶体管耦接上述输出至泵电压节点，将第二晶体管的栅极耦接以接收上述时变输入信号，将第二晶体管的源极/漏极耦接至上述输出，并将第二晶体管的漏极/源极耦接至泵电压；提供第三晶体管耦接泵电压节点至外接电压；提供电容耦接于反相器驱动器与泵电压节点间，用以周期性地在泵电压提供超过供应电压的电压；提供耦接在第二晶体管的栅极与泵电压间的第一箝制电路，用于箝制第二晶体管的栅极的电压与泵电压节点的电压，以使得在第二晶体管的栅极与泵电压节点间的电压的差距不超过第一预定电压；以及提供第二箝制电路耦接于上述输出与第一节点间，用于箝制输出的电压至节点的电压，以使得在上述输出与节点间的差距不超过第二预定电压。

在另一示范方法中，该用于控制高压转移栅极的方法进一步包括提供上述高压转移栅极耦接以转移超过供应电压的外接电压至板载供应节点，并响应于输出电压。

在另一示范方法中，该用于控制高压转移栅极的方法进一步包括提供MOS晶体管，而该MOS晶体管的源极至漏极的电流路径耦接于上述外接电压与板载供应节点间，而MOS晶体管的栅极端则耦接至输出电压。

在另一示范方法中，该用于控制高压转移栅极的方法进一步包括提供NMOS晶体管作为第一晶体管。

在另一示范方法中，该用于控制高压转移栅极的方法进一步包括通过提供至少一个二极管连接形式的晶体管而提供上述第二箝制电路。

在另一示范方法中，该用于控制高压转移栅极的方法进一步包括通过提供二极管而提供上述第一箝制电路。

在另一示范方法中，提供该用于控制高压转移栅极的方法，而其中提供上述第一箝制电路进一步包括提供PMOS晶体管。

在另一示范方法中，提供该用于控制高压转移栅极的方法，而其中提供第二箝制电路进一步包括提供二极管。

在另一示范方法中，提供该用于控制高压转移栅极的方法，而其中提供上述第二箝制电路进一步包括提供二极管连接形式的晶体管。

在另一示范方法中，提供该用于控制高压转移栅极的方法，而其中提供上述第一及第二晶体管进一步包括提供厚栅极氧化物晶体管。

在另一示范方法中，提供该用于控制高压转移栅极的方法，而其中提供电容包括提供电容连接式晶体管，该电容连接式晶体管的栅极形成电容的第一薄板，而电容连接式晶体管的沟道区则形成电容的第二薄板。

在另一示范方法中，该用于控制高压转移栅极的方法进一步包括提供大抵为2伏特的高电平的输出。

以上概述了本发明的相当广泛的特征和技术优点，以便以下本发明的详细说明能更容易明了。本发明的其它附加特征与优点将于以下描述，而其将形成本发明的权利要求的主题。本领域技术人员应可了解到其可轻易地以所公开的特定实施例为基础，来修正或设计其它结构或处理，以实现本发明的目的。本领域技术人员也应可了解到，所描述的示范实施例中这类的等效架构与变化并不脱离如后附权利要求中所提出的本发明的精神与范围。

附图说明

为能更全面地了解本发明及其优点，配合附图作出以下叙述的参考说明，其中：

图1图示部分的现有高压供应转移栅极和栅极控制电路；

图2图示图1所示的现有高压供应转移栅极和栅极控制电路，其中某些可能具有栅极应力的电压点具有标示；

图3图示图1和图2的现有电路在操作时的电压波形，其中图3(a)图示位于节点net 085与vout_old的电压，图3(b)图示位于节点net 085、vout_old与v1old的电压，而图3(c)图示位于输出节点vpp与控制栅极节点vout_old的电压；

图4图示包含本发明的特征的转移栅极和栅极控制电路的示范实施例；

图5图示图4的示范实施例的电路在操作时的电压波形，其中图5(a)图示位于节点net 40与vout的电压，图5(b)图示位于节点v1、vout与net_v2的电压，而图5(c)图示位于输出节点vpp与控制栅极节点vout的电压；以及

图6图示具有板载电压产生器的集成电路的简易框图，该电路使用了两个电荷泵、两个转移栅极以及两个包含本发明特征的图4中所示的栅极控制电路。

【主要组件符号说明】

IN电压输入端

INV1、INV2反相器

vert3、vext2电压

P1、P2、P3、P4、P5、P6P1、P2、P3晶体管

N1、N2晶体管

C1、C2电容

vout_old、vpp、v1old、net 085、net_vclamp、net_v2、net 40、v1、vout节点

2v1、2v2、2v3节点间的电压差

CLAMP1、CLAMP2箝制电路

GC栅极控制电路

IC1集成电路

CP1、CP2电荷泵电路

GCA、GCB控制栅极电路

vouta、voutb供应输出电压

P2A、P2B转移栅极组件

具体实施方式

以下详述所提供的优选实施例的制作或使用，然而应当明了的是本发明提供了许多可供应用的创造性的概念而可在具体内文中实施广泛的变化，且所述的具体实施例仅用于说明制作或使用本发明的具体的方法，而并非用以限制本发明的范围。

图1描述一种现有的栅极控制电路。在图1中，将电容C1(此处，金属氧化物半导体晶体管耦接以使用栅极导电层作为两端电容器(two-terminalcapacitor)的薄板，而源极/漏极则通常耦接以便于信道区域形成另一电容板，如此晶体管的栅极氧化物则形成电容的介电层，而其它可供替换的选择则能使用例如本领域中所熟知的应用于集成电路中的沟槽、基板或其它电容)结合经由反相器(inverter)IN1及反相器IN2而耦接来自于电压输入端IN的时变信号而形成栅极控制电路。注意，在图1中，以及同样在图2和图4中，示出晶体管以矩形图案代表栅极符号，而此标记表示这些组件优选地为“厚氧化物”组件，并可能具有栅极氧化层厚度大于且可能数倍于典型的逻辑晶体管(logic transistor)的标准氧化物厚度值。在图1中，晶体管P1、P2、P3和N1、以及形成电容C1的晶体管均示以厚氧化物组件，而厚氧化物组件相比较典型的晶体管可容许在失效前有较高的栅极电压。

栅极控制电路系统通过将电容C1耦接至节点而操作，因此在部分的输入循环中，充电的电容C1的电压增加至高压，从而产生大于正常供应电压的栅极控制电路的输出端电压。在该示范实施例中，供应电压可大约为1伏特，而在标示为vout_old的节点的泵输出电压(pumped output voltage)可约为2伏特。在时变输入循环的另一部分中，电容C1则进行充电以偿还损失的电荷，因此在输出端vout_old的电压将具有升和降的时变成分，但仍将周期性地提供低电压，而之后再提供大于供应电压的高电压。此充电/放电动作是熟知的“泵(pumping)”电容，并且给予泵电路这样的名称。

晶体管P2为一对高压转移栅极(为简化目的，另一对称的高压转移栅极则未显示)之一。在集成电路中，图1所示以外的电荷泵电路提供了标示为vext2的泵提升电压，而此电压的峰值可例如为2伏特。晶体管P2为P型金属氧化物半导体(PMOS)转移栅极，而当电压vext2位于其高电平时，则晶体管P2耦接泵提升电压vext2至标示为vpp的节点。为了使vpp可作为集成电路使用的直流供应电压，vpp需具有直流稳定电压电平(steady voltagelevel)。

电压vext2将周期性地下降，而耦接至vext2的外接电荷泵电路将需要对其泵电容再充电。而在那些期间内，PMOS晶体管的栅极P2必需关闭以将节点vpp自泵电压vext2隔开。为了关闭在输入的源极/漏极端具有高电压的PMOS组件，控制栅极电压必需增加至接近于前述的高电压。如同本领域技术人员所知的，为了关掉PMOS晶体管例如P2，栅极电压必需位于在源极的电压的晶体管临界电压Vt(threshold voltage)内的电平。在图1中，这表示为了关掉PMOS晶体管栅极P2，控制电路输出电压vout_old也必需增加至大约2伏特。由于可利用的供应电压仅有1伏特，因此小的泵电容在当P2需关掉时的那些时段内可用以提高电压vout_old。在一个典型的具有标准晶体管尺寸的45奈米半导体制程中，电容C1可具有在毫微微-法拉(femto-farad；fF)至数微微-法拉(pico-farad；pF)的范围间的数值。而假使在C1的输出负载(output loading)增加，则电容也可在尺寸上有所增加。

晶体管P3为通过来自输出节点vout_old的反馈输入(feedback input)所控制的PMOS晶体管。晶体管P3耦接供应电压vext3至电容C1，而当输出的vout_old降至临界值以下时，则打开晶体管P3。电压vext3可为正常的供应电压，但更优选地为交替vext2以形成vpp的外接电荷泵的输出。当vext2为2伏特或其高电平时，则vext3将小于该高电平但将仍大于一般的正供应电压(在此范例中约为1伏特)，而在此时，反相器INV1开启了晶体管N1，以致于晶体管P1关闭，因此将vout_old下拉至低电平(pull low)，且电容C1与输出隔绝，使得电容C1可经由电压vext3而进行充电。由于此时INV1的输出为高电压，反相器INV2将此信号反相，并且对电容C1的相对侧的薄板施加低电压，使电容C1得以充电。当vout_old低时，在转移栅极晶体管P2的栅极的电压也低，因此在这段时间，电压vext2经由转移栅极P2而耦接至供应电压节点vpp。

当电压输入IN为逻辑(logical)“1”或高电压时，由于输入信号经由反相器INV1的反相，因此晶体管P1将耦接位于电容C1的输出端的节点至输出端vout_old。而当电压输入IN为逻辑“0”或低电压时，由于反相器INV1驱动了N型金属氧化物半导体(NMOS)晶体管N1的栅极，因此晶体管N1耦接输出端vout_old至Vss或接地电压基准。通过将时变信号结合至电压输入端IN，则输出电压vout_old将形成具有大于供应电压(由于C1的泵动作)的高电压以及近乎地电压的低电压的时变信号。

当输入端IN的逻辑为“1”或高电压时，反相器INV1输出低电压，将NMOS晶体管N1关闭并且打开PMOS晶体管P1。在之前循环中充好电的电容C1在来自反相器INV2的栅极薄板现具有正电压，而由于电容C1已经充电，此将增加在电容C1的电压，且在vout_old的电压将超过供应电压，并增至大约2伏特的电压。此电压将关闭PMOS晶体管P3，而2伏特的输出电压vout_old也将关闭转移栅极晶体管P2。

晶体管P2为一种栅极控制的转移栅极(gate controlled transfer gate)，其自外接电荷泵电路而产生电压vpp，而电压vpp通过将电荷泵电容耦接至vpp供应电压而大于提供至集成电路组件的供应电压。借着周期性地改变电压输入IN至图1所示的控制栅极电路，并以一种与外接电荷泵电路的操作同步的方式进行，则在vpp的电压可维持在大约2伏特的较高或较低的固定直流电平。

显示在图1中的栅极控制电路和转移栅极P2仅为一对电路的一半，其以一种交替的方式操作，以将来自一对电荷泵的泵电压vext耦接至供应电压vpp。而设置外接电荷泵以进行交替，因此当外接电压vext2位于其高电平时，则晶体管P2将耦接vpp至vext2；同时，外接电压vext3将小于其高电平，而驱动此电压的泵电容将在此时进行充电。当vext2小于其高电平时，则vext3将位于其高电平，并且将使用受到如图1所示的电路而以相同方式所设置的另外的转移栅极控制电路所控制的另一转移栅极晶体管(为求简化而未显示)而耦接至vpp。借着正确地安排时变输入至上述电路的时间，则电压节点vpp可维持在大于板载(on-board)集成电路的可利用的供应电压的稳定直流电平。

在图1中，反相器INV1和INV2由一般的供应电压所供应，该供应电压在例如45奈米或32奈米的示范的半导体处理中可大约为1伏特，而用于实施那些反相器的晶体管可不需要为厚氧化物组件，尽管也可使用厚氧化物组件。

本领域技术人员当明白MOS晶体管是物理性地架构的，其在源极和漏极端并无物理结构上的差异，因此那些符号是可任意变换的。所以，名称“源极/漏极”可用于本文的说明书或权利要求中，而假使一端标示为“源极/漏极”，则相同晶体管的电流导通路径的另一端则可能标示为“漏极/源极”，以使本文的说明书和权利要求不需受到限制。同样地，本领域技术人员将明白尽管在示范的实施例中，晶体管可被描述为PMOS或NMOS型的MOS晶体管，然而任何一种的型态均可替换使用。此类交替变换的设置是发明人所熟知的，并且当预期为所述实施例的额外的实施例，而同样在权利要求的保护的范围内。所提供的特定的实施例并非用于限制而用于提供实施例说明的目的。

图2提供了如图1中所示的相同的电路，其在某些晶体管的栅极至源极/漏极电压均加上标示，以有助于更好地说明在组件上的栅极应力。PMOS晶体管P2由于在栅极处的电压和源极上的电压是不同的，因此容易受到栅极应力的影响。在图2中，标示为“net 085”的节点位于NMOS晶体管N1的栅极，晶体管N1的漏极则耦接至输出节点vout_old，而这些点间的电压差则在图式中被标示为“2v2”。晶体管P1的栅极耦接至相同节点“net 085”，其为反相器INV1的输出端。晶体管P1的源极/漏极耦接至电容C1的输出端的节点，其被标示为“v1old”，而此电压差则被标示为“2v1”。

为使图1和图2中熟知的控制栅极电路所造成的栅极应力问题得以更易于明了，图3显示用于具有标准晶体管尺寸的一般的供应电压和半导体处理的电压波形(voltage waveform)。图3(a)描述发生于图2所示的电压2v1下的电压波形；如此图中可见，当在节点net 085的电压位于低或零伏特的电平下，在输出节点“vout_old”的电压则位于2伏特的电平。对于具有一般组件尺寸的45奈米或32奈米的一般现有的半导体处理而言，用于组件N1的最大的栅极至源极的电压Vgs小于2伏特，而厚氧化物组件则额定为1.5伏特正负10％；因此在电压2v1的2伏特的电平超过了该组件的额定电压。

图3(b)描述在类似的方式中，发生于标示为2v2的电压附近的波形，以及位于PMOS晶体管P1的栅极、源极和漏极的电压。晶体管P1的栅极再次为节点net 085，而晶体管P1的源极耦接至节点v1old，晶体管P1的漏极则耦接至节点vout_old。如图3(b)可见，当晶体管P1的栅极端的电压位于近乎零伏特的低电平，源极与漏极则位于大约2伏特的电平。如此，组件P1也再次同样容易遭受超过用于该组件的额定电压的栅极至源极的电压Vgs的影响。

图3(c)描述在发生于标示为2v3的电压附近的波形，以及位于PMOS晶体管P2的节点vout_old和vpp的电压。P2为具有在栅极处标示有vout_old的输出电压以及在漏极处有电压vpp的PMOS晶体管。如图3(c)所示的波形中可见，当vout_old在低电平时，则该电压差2v3再次大约为2伏特(vpp-vout_old)，这也是在PMOS晶体管P2处的栅极至源极的电压Vgs。因此对于该转移栅极P2，其具有因栅极至源极的电压Vgs也超过了组件额度的事实所引起的电压应力。

图4显示转移栅极及转移栅极控制电路的示范实施例，其结合了本发明的有利的特征。在图4中，晶体管P2再次以PMOS转移栅极为例，其耦接了泵电压vext至板载(on-board)供应电压vpp，直流稳定电压设计为例如大约2伏特，且大于任何在该集成电路可利用的供应电压。转移栅极晶体管P2由在图4中标示为“vout”的位于其栅极端的电压所控制。晶体管P2、P1、N1、和电容C1、晶体管P3以及反相器INV1和INV2耦接在一起，并且以如图1所示的现有电路的一般方法进行操作。输入信号IN也同样为时变信号。图4中的晶体管也优选地是如使用矩形的栅极符号所指示的厚氧化物晶体管，以增加其可靠度。

在图4中，所示的电压箝制电路(voltage clamp circuit)CLAMP2耦接于晶体管N1的源极/漏极与输出电压vout之间。CLAMP2可例如为图4的示范实施例中示为单一二极管连接形式的NMOS晶体管(single diode-connectedNMOS transistor)N2，而可替换地，也能使用一系列此类的晶体管，因为对于NMOS晶体管N2而言，栅极和漏极是连接在一起的，而晶体管N2将提供介于vout与NMOS晶体管N1的漏极间的电流路径，以使得当穿越晶体管N2的漏极至源极的电压Vds大于晶体管N2的临界电压Vt时，则电流将流通(晶体管N2将开启)，且之后电压vout将箝制至晶体管N1的漏极至源极的电压Vds值，且二极管连接形式的晶体管N2的临界电压将降低。Vout不能降低至最小电压，因此控制电路的输出vout可认为被“箝制”至该电压。图4中的晶体管N1的漏极的电压被标示为net_vclamp，其为箝制晶体管N2的源极的电压。由于箝制的电路CLAMP2提供了自vout的二极管压降(diodedrop)，在N1的源极/漏极的电压不再升至2伏特，而在示范的半导体处理中替换成大约1.55伏特的电压。因此，当晶体管N1的栅极电压为低电压，大约为零伏特时，则在net_vclamp处的源极/漏极电压被箝制至约1.55伏特，且漏极至栅极的电压Vdg的最大值约为1.55伏特，这是在NMOS晶体管N1(为厚氧化物组件)的额定操作的范围内。注意，尽管二极管连接形式的晶体管N2以描述于图4中的特别的范例而使用于CLAMP2电路中，该箝制电路也可由二极管替代二极管连接形式的晶体管，而如果需要的话，并可使用一个以上的组件以调节经过箝制的压降至不同的电压，而箝制的目的是通过降低在N1的漏极端的最大电压以减轻在NMOS晶体管N1的电压应力。再者，如以下所述详细说明的，CLAMP2操作以有利于避免节点vout降低太多。

在图4所描述的实施方式的示范实施例中提供了第二箝制电路。所示的电路CLAMP1具有一连串的二极管构件耦接在一起，而该特别的实施例中使用了三个PMOS厚氧化物晶体管P4、P5和P6。然而，更多或更少的二极管(此处指二极管连接形式的晶体管)也可依照需求而用以调节经过箝制电路CLAMP1的压降。如图所示，尽管通常的作法是使用具有栅极和漏极端耦接在一起的晶体管而形成二极管连接形式的晶体管，然而实际的二极管也可作为替换的实施例使用。

操作CLAMP1以控制PMOS晶体管P1的漏极至栅极的电压Vdg。在源极/漏极端的电压v1通过三个二极管连接形式的PMOS晶体管P6、P5和P4而箝制至栅极端的电压net_v2。也同样提供第二泵电容C2。P1的栅极的电压无法大于三个低于P1的源极/漏极电压的二极管压降，因为当在栅极(图4中标示为net_v2处)的电压降低时，箝制的二极管将变成顺向偏压(forwardbiased)并且将两个节点连接在一起，从而箝制漏极至栅极的电压Vdg至大约1伏特(3临界电压(3Vt))。此箝制的动作减低了在图4的晶体管P1上的栅极应力，其超过图1的现有电路中的晶体管P1的栅极应力，允许了P1的漏极至栅极的电压Vdg至约2伏特，其大于晶体管P1的额定操作范围。

在图4中，除了箝制电路CLAMP1和CLAMP2外，也显示了第二泵电容C2，而当晶体管P1关闭时，该电容将在晶体管P1的栅极提供升压电压(boosted voltage)。这样的方式是有利的，因为其避免了假使在节点v1的源极/漏极的电压高约2伏特时而意外地开启晶体管P1，因为泵电容C2增加了在net_v2上的电压至约2伏特。

在图4中增加了电路CLAMP2具有相对于现有电路的更进一步的好处。转移栅极P2针对P2的栅极端的控制电压vout而提供了输出电压vpp，而当使用现有方法时，转移栅极P2仍遭受栅极电压应力。在图4中，其所示的示范实施例也减轻了在晶体管P1上的应力，因为输出电压vout不能低至高于地电压(ground)的二极管压降(diode drop)，因此目前在P2的栅极端的最低电压则高于先前的，而在使用典型尺寸的晶体管的示范半导体处理中约为0.45伏特。位于晶体管P2的漏极处的电压vpp约为2伏特，因此漏极至栅极的电压Vdg现约为1.55伏特，而该电压则再次位于PMOS晶体管P2(再次为厚氧化物组件)的额定操作的范围内。

在图4中，晶体管P1、N1和P3、箝制电路CLAMP1和CLAMP2、反相器INV1和INV2、以及泵电容C1和C2被一同显示为栅极控制电路GC。这些电路当中的两个可利用两个转移栅极(例如P2)，以将一对电荷泵输出电压之一交替耦接至板载电压(on-board voltage)，例如vpp。可选择时变的输入信号，以使得电路可交替地循环操作而提供稳定的电压至板载供应节点。

图5进一步显示图示了描述于图4中的实施例的有利操作的电压波形。在图5中，在图5(a)中图示的电压波形描述了图4的晶体管N1附近的节点。在图5(a)中，位于晶体管N1的栅极端的电压为波形net 40，而位于晶体管N1的漏极端的电压为标示“vout”的波形。这些波形对应于在图4中示出的示范实施例的执行中，在同样标号的节点处随着时间所观察到的电压。

在图5(a)所示的时间为605.9纳秒(nanosecond)时(图形记录开始于时间为600纳秒(ns)时)，最终的vout的最大电压值为1.5425伏特，而此时在栅极处的值(net 40处)约为0伏特，因此电压Vgd约为1.55伏特。当相较于图3(a)所示的图1和图2现有技术的电路的晶体管N1上的栅极应力的波形，其现有技术电路的电压Vgd约为2伏特。因此所示的实施例的使用有利于减轻栅极应力电压约25％。更值得注意的是，最大的栅极至源极电压减小至组件的额定操作范围内的电压，而大大地降低了由于栅极应力效应所造成的失效的可能性。

图5(b)中，其显示PMOS晶体管P1附近的节点的波形。晶体管P1的栅极在图4所示的示范实施方式中耦接于节点net_v2，而节点v1则耦接于晶体管P1的源极/漏极。在时间为604.8纳秒时(图形记录开始于图5(b)的起始点的时间600纳秒时)，net_v2为电压0.86伏特，当漏极电压在此时约为1.88伏特时，则电压Vdg约为1.02伏特。将此波形相较于图3(b)的电压2v2，其可示出所述的实施例的使用将现有技术对于晶体管P1自2.0伏特的应力电压改善至1.02伏特。更重要的是，该电压现良好地在组件P1的额定操作电压的范围内。

图5(c)图示位于转移栅极P2的栅极以及漏极/源极输出端的电压的电压波形。在图5(c)中，晶体管P1的栅极的电压vout的最低点显示在时间为607.76纳秒时(图形记录开始于图5(c)的起始点的时间600纳秒时)的电压为0.45351伏特，而在此时，为直流稳态供应电压的输出电压vpp约为2.0伏特，因此电压Vdg约为1.55伏特，这再次显著低于在图2所示的转移栅极组件在图3(c)所示的对应的电压差。在现有技术的波形中，电压2v3为大于组件的额定操作范围的2.0伏特。所述实施例的电路的使用有益地降低了相较于现有技术的电路在转移栅极晶体管P2的应力。

图6图示一简易框图，集成电路IC1具有提供自一对转移栅极组件P2A和P2B的板载电压vpp，每一转移栅极接收外接的高电压(标示为vext2、vext3)，其来自于相对应的电荷泵电路(标示为对应vext3的CP1，和对应vext2的CP2)。每一转移栅极具有耦接至其栅极端的控制栅极电路GCA和GCB，其供应输出电压vouta和voutb。每一栅极控制电路为图4的栅极控制电路的一种态样。

在操作上，电荷泵CP1和CP2通过使用时变信号而以约为1伏特的正常供应电压对电容进行充电，以提供外接的高电压vext3和vext2。输出的vext3和vext2将最大约为2伏特，且如上所述，其将周期性地落在此电压以下。

当vext3为高电压时，则自栅极控制电路GCB的输出voutb将为低电压，而导致PMOS晶体管P2B的转移栅极将vext3耦接至板载电压节点vpp。在此时，vext2低于最大的2伏特，且电荷泵CP2需重新充电其泵电容。当vext2为约最高的2伏特，且在vext3已使用一段时间之后，则栅极控制电路GCA将输出低电压至输出vouta处，导致PMOS晶体管P2A的第二转移栅极将vext2耦接至板载电压节点vpp。而大抵在相同时间，栅极控制电路GCB将提升输出电压voutb至大抵为2伏特的高电压，导致转移栅极晶体管P2B关闭，因此将vext3自节点vpp隔离。这两个转移栅极将通过两个栅极控制电路以同步交替的方式而开启或关闭，利用两电荷泵CP1和CP2的泵操作以在板载节点vpp提供稳态电压。将可通过一般包含使用例如硅基板、GaAs作为起始材料，以及使用掺杂、多晶硅和氧化物沉积、蚀刻和磊晶操作、金属化和化学机械研磨以完成晶体管组件的半导体处理而形成集成电路IC1。而集成电路IC1可包含多种其它包含某些利用节点vpp作为高供应电压的电路的形式的电路。

尽管已详细地阐述本发明及其优点，然而很明显地，本领域技术人员可在参考本说明书的情形下而进行多种替代、修改及变更。因此，所附的权利要求意在不脱离本发明的实际范围及精神下覆盖任何这些替代、修改及变更。

再者，本发明的应用范围并不受限于说明书中所述的特别实施例的方法及步骤，如此本领域技术人员得以从本发明所公开的内容而容易地得知，则可根据本发明而利用和此处所述的对应实施例而执行大抵相同功能或得到大抵相同结果的现有或后续所发展的处理或步骤。因此，所附的权利要求应包含此类处理或步骤的范围。

Claims (14)

1.一种电路装置，包含：

输出，用于控制一转移栅极晶体管的栅极；

第一晶体管，耦接所述输出至接地电压电平，所述第一晶体管具有耦接以接收时变输入信号的栅极，耦接于地的源极/漏极，与耦接至第一节点的漏极/源极；

第二晶体管，耦接所述输出至泵电压晶体管，所述第二晶体管具有耦接以接收该时变输入信号的栅极，耦接至该输出的源极/漏极，与耦接至泵电压节点的漏极/源极；

第三晶体管，将所述泵电压节点耦接至外接电压；

电容，耦接于反相器驱动器与所述泵电压节点之间，以周期性地在所述泵电压节点提供超过所述外接电压的电压；

第一箝制电路，耦接于所述第二晶体管的所述栅极与所述泵电压节点之间，用于箝制所述第二晶体管的所述栅极的电压与所述泵电压节点的电压，以使得两者间的电压差不超过第一预定电压；以及

第二箝制电路，耦接于所述输出与所述第一节点之间，用于箝制所述输出的电压至所述第一节点的电压，以使得两者间的电压差不超过第二预定电压。

2.如权利要求1所述的电路装置，进一步包含转移栅极晶体管，其耦接以转移超过供应电压的高外接电压至板载供应节点，并响应于所述输出。

3.如权利要求2所述的电路装置，其中，所述转移栅极晶体管为MOS晶体管，而所述MOS晶体管的源极至漏极的电流路径耦接于所述高外接电压与所述板载供应节点之间，且所述MOS晶体管的栅极端耦接至所述输出。

4.如权利要求1所述的电路装置，其中，所述第一晶体管进一步包含NMOS晶体管。

5.如权利要求1所述的电路装置，其中，所述第二箝制电路进一步包含至少一个二极管连接形式的晶体管。

6.如权利要求1所述的电路装置，其中，所述第一箝制电路进一步包含二极管。

7.如权利要求6所述的电路装置，其中，所述二极管是二极管连接形式的PMOS晶体管。

8.如权利要求1所述的电路装置，其中，所述第二箝制电路进一步包含二极管。

9.如权利要求8所述的电路装置，其中，所述二极管是二极管连接形式的晶体管。

10.如权利要求1所述的电路装置，其中，至少所述第一及第二晶体管是厚栅极氧化物晶体管。

11.如权利要求1所述的电路装置，其中，所述电容为电容连接式晶体管，所述电容连接式晶体管具有形成所述电容的第一薄板的栅极，以及形成所述电容的第二薄板的沟道区。

12.如权利要求1所述的电路装置，其中，所述输出具有大抵为2伏特的高电平。

13.如权利要求1所述的电路装置，其中，所述第二箝制电路与所述第一晶体管包含在所述输出之一提供最小低电压电平的电流路径。

14.一种集成电路，具有板载电压，所述集成电路包含：

电荷泵，用于周期性地提供超过供应电压的高外接电压；

转移栅极晶体管，耦接自所述高外接电压以提供所述板载电压，并响应于控制信号；以及

栅极控制电路，用于提供所述控制信号，所述栅极控制电路包含：

第一晶体管，耦接所述控制信号至接地电压电平，所述第一晶体管具有耦接以接收时变输入信号的栅极，耦接于地的源极/漏极，与耦接至第一节点的漏极/源极；

第二晶体管，耦接所述控制信号至泵电压节点，所述第二晶体管具有耦接以接收所述时变输入信号的栅极，耦接至所述控制信号的源极/漏极，与耦接至所述泵电压节点的漏极/源极；

第三晶体管，将所述泵电压节点耦接至外接电压；

电容，耦接于反相器驱动器与所述泵电压节点之间，以周期性地在所述泵电压节点提供超过所述供应电压的电压；

第一箝制电路，耦接于所述第二晶体管的栅极与所述泵电压节点之间，用于箝制所述第二晶体管的栅极的电压与所述泵电压节点的电压，以使得两者间的电压差不超过第一预定电压；及

第二箝制电路，耦接于所述控制信号与所述第一节点之间，用于箝制所述控制信号的电压至所述第一节点的电压，以使得两者间的电压差不超过第二预定电压。

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