JP2002010631A

JP2002010631A - 駆動回路

Info

Publication number: JP2002010631A
Application number: JP2000187679A
Authority: JP
Inventors: Katsuya Goto; 克也後藤; Hideaki Yoshitake; 英明吉武
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 2000-06-22
Filing date: 2000-06-22
Publication date: 2002-01-11
Anticipated expiration: 2020-06-22
Also published as: JP4467150B2

Abstract

(57)【要約】【課題】低消費電力のスイッチングレギュレータに関す
る。【解決手段】本発明のスイッチングレギュレータ１は、
ＭＯＳＦＥＴ１１からなり、パワーＭＯＳＦＥＴ５のゲ
ート端子と、駆動回路４の出力段のインバータを構成す
るｎＭＯＳ５２との間に挿入された電圧生成回路１３を
有している。ｎＭＯＳ５２が導通してパワーＭＯＳＦＥ
Ｔ５が導通すると、そのゲート端子から接地電位へと充
電電流が流れ、充電に伴ってゲート端子の電位は低下す
るが、ＭＯＳＦＥＴ１１により、パワーＭＯＳＦＥＴ５
のゲート端子の電位は、基準電圧生成回路１２の出力電
圧以下には低下しないようにされているので、ゲート端
子の電位が接地電位まで低下していた回路よりも消費電
力を小さくでき、さらに従来回路のようにアンプを用い
ていないので、その分低消費電力化が図れると共に、素
子数が少なくなるので、回路が占める面積を小さくする
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電源回路に関し、特
に、低消費電力の電源回路のスイッチングトランジスタ
を駆動する駆動回路に関する。

【０００２】

【従来の技術】パワーＭＯＳＦＥＴなどのスイッチング
トランジスタを導通／遮断することで、負荷に電源電圧
を供給する電源回路においては、消費電力を小さくして
効率を高めることが望まれている。

【０００３】図２に、消費電力の低減が図られた従来の
電源回路を示す。この電源回路１０１は、パワーＭＯＳ
ＦＥＴ１０５と、チョークコイル１０６と、整流素子１
０７と、平滑コンデンサ１０８と、出力端子１０９と、
制御回路１２０とを有している。

【０００４】パワーＭＯＳＦＥＴ１０５は、ｐチャネル
ＭＯＳＦＥＴ(以下でｐＭＯＳと称する。)で構成されて
おり、そのソース端子が電源電圧Ｖ_ccに接続され、ドレ
イン端子がチョークコイル１０６の一端に接続され、ゲ
ート端子が制御回路１２０に接続されている。かかるパ
ワーＭＯＳＦＥＴ１０５は、制御回路１２０から出力さ
れる電圧に応じて導通又は遮断し、導通したときに、チ
ョークコイル１０６の一端を電源電圧Ｖ_ccに接続するよ
うに構成されている。

【０００５】パワーＭＯＳＦＥＴ１０５が導通すると、
パワーＭＯＳＦＥＴ１０５を介して電源電圧Ｖ_ccがチョ
ークコイル１０６の一端に接続される。チョークコイル
１０６の他端は出力端子１０９を介して負荷１１０に接
続されており、パワーＭＯＳＦＥＴ１０５が導通状態に
ある間は、電源電圧Ｖ_ccからチョークコイル１０６を介
して出力端子１０９から負荷１１０へと電流が流れる。

【０００６】パワーＭＯＳＦＥＴ１０５が導通状態から
遮断状態に切り換わると、チョークコイル１０６の両端
子間に起電力が生じ、この起電力により整流素子１０７
が順バイアスされ、電流が流れたときに蓄積されたチョ
ークコイル１０６のエネルギーが負荷１１０に供給され
る。

【０００７】かかるパワーＭＯＳＦＥＴ１０５は、制御
回路１２０から出力される電圧に応じて導通／遮断を繰
り返し、出力端子１０９の電位はそれに応じて変動する
が、平滑コンデンサ１０８が負荷１１０と並列に接続さ
れており、この平滑コンデンサ１０８が充放電を繰り返
すことにより、結果として出力端子１０９の電位は平滑
コンデンサ１０８により平滑化される。この平滑化され
た電圧は出力電圧として、出力端子１０９から負荷１１
０に印加される。

【０００８】上述した制御回路１２０は、信号生成回路
１０２と、前段側のインバータ１０３と、後段側のイン
バータ１０４とを有している。信号生成回路１０２か
ら、ローレベル又はハイレベルの信号であって、パワー
ＭＯＳＦＥＴ１０５の導通／遮断を指示する駆動信号が
出力されると、その駆動信号が前段側インバータ１０
３、後段側インバータ１０４で順次反転された後に、パ
ワーＭＯＳＦＥＴ１０５のゲート端子に出力されること
により、パワーＭＯＳＦＥＴ１０５が導通又は遮断す
る。

【０００９】上述の制御回路１２０にはレベルシフト回
路１９０が設けられている。このレベルシフト回路１９
０は、電源電圧Ｖ_ccと接地電位との間に直列接続された
抵抗１７１、１７２と、ボルテージフォロワ接続された
アンプ１８１、１８２とを有しており、抵抗１７１、１
７２の抵抗比で分圧された定電圧を前段側インバータ１
０３と後段側インバータ１０４の接地側端子に出力でき
るように構成されている。

【００１０】このため、各インバータ１０３、１０４
は、それぞれにローレベルの信号が入力されたときには
電源電圧Ｖ_ccレベルの信号を出力するが、ハイレベルの
信号が入力されると、接地電位GNDレベルの信号を出力
せずに、各アンプ１８１、１８２の出力電圧レベルの信
号を出力する。

【００１１】上述したようにパワーＭＯＳＦＥＴ１０５
はｐＭＯＳで構成されているので、そのゲート端子に電
源電圧Ｖ_ccレベルの信号が印加されると遮断状態にな
る。アンプ１８２の出力電圧は、接地電位よりも高く、
パワーＭＯＳＦＥＴが導通できる閾値電圧よりも低い電
圧に予め設定されており、後段側インバータ１０４か
ら、アンプ１８２の出力電圧がパワーＭＯＳＦＥＴ１０
５のゲート端子に出力されると、パワーＭＯＳＦＥＴ１
０５は導通することができる。

【００１２】このように、上述した電源回路１０１で
は、各インバータ１０３、１０４が、それぞれに入力さ
れる信号に応じて、電源電圧Ｖ_ccレベルの信号、または
アンプ１８１、１８２の出力電圧レベルの信号のいずれ
か一方をそれぞれ出力しているので、電源電圧Ｖ_ccレベ
ルの信号、または接地電位GNDレベルの信号のいずれか
一方を出力するインバータを用いる場合に比して、パワ
ーＭＯＳＦＥＴ１０５が導通する際の消費電力が小さく
なっており、低消費電力化が図られている。

【００１３】しかしながら、この電源回路１０１では、
アンプ１８１、１８２を備えており、各アンプ１８１、
１８２の消費電流が数百μＡ程度になる。かかるアンプ
１８１、１８２を備えた電源回路１０１を、例えばノー
トパソコンなどのように、極めて低い消費電力が要求さ
れる機器に活用した場合には、各アンプ１８１、１８２
による消費電力が無視できない大きさになるため、さら
に消費電力が低くなる電源回路が望まれていた。

【００１４】さらに、従来回路では、アンプ１８１、１
８２を構成する素子数が多くなってしまい、チップに搭
載した場合に、回路が占めるスペースが大きくなってし
まう等の問題も生じていた。

【００１５】

【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、低消費電力、省スペースの電源回路を提供する
ことにある。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明は、スイッチングトランジス
タと、コイルと、平滑コンデンサと、フライホイールダ
イオードとを有するスイッチングレギュレータのスイッ
チングトランジスタを駆動する駆動回路であって、上記
スイッチングトランジスタの制御端子を第１の電源端子
に電気的に接続するための第１の駆動トランジスタと、
上記スイッチングトランジスタの制御端子を第２の電源
端子に電気的に接続するための第２の駆動トランジスタ
と、上記スイッチングトランジスタの制御端子と上記第
２の駆動トランジスタとの間に電気的に接続されている
電圧生成回路と、上記第１及び第２の駆動トランジスタ
の制御端子に駆動制御信号を供給する信号生成回路とを
有し、上記第２の駆動トランジスタが導通して上記スイ
ッチングトランジスタが導通するときに上記スイッチン
グトランジスタの制御端子の電圧が上記電圧生成回路に
より所定の電圧に保持される。請求項２に記載の発明
は、請求項１に記載の駆動回路であって、上記スイッチ
ングトランジスタの制御端子に接続され、上記第２の駆
動トランジスタが導通しているときに上記スイッチング
トランジスタの制御端子に所定の電流を供給する電流供
給回路を更に有する。請求項３に記載の発明は、請求項
２に記載の駆動回路であって、第１の電源端子と第２の
電源端子との間に接続されて基準電圧を生成する基準電
圧生成回路と、上記基準電圧が制御端子に印加され、上
記電流供給回路を構成する第１のトランジスタの制御端
子に所定の電圧を供給する第２のトランジスタと、上記
基準電圧が制御端子に印加され、上記電圧生成回路を構
成する第３のトランジスタの制御端子に所定の電圧を供
給する第４のトランジスタとを更に有する。請求項４に
記載の発明は、請求項３に記載の駆動回路であって、上
記スイッチングトランジスタ、上記第１の駆動トランジ
スタ、上記第２のトランジスタ及び上記第３のトランジ
スタがＰＭＯＳトランジスタで構成され、上記第２の駆
動トランジスタ、上記第１のトランジスタ及び上記第４
のトランジスタがＮＭＯＳトランジスタで構成される。
請求項５に記載の発明は、請求項４に記載の駆動回路で
あって、上記第１の電源端子と上記第２のトランジスタ
との間に第１の電流源が接続され、上記第２の電源端子
と上記第４のトランジスタとの間に第２の電流源が接続
されている。

【００１７】本発明の駆動回路は、スイッチングトラン
ジスタのゲート端子と第２の電源端子との間に、第２の
駆動トランジスタと直列に挿入された電圧生成回路を有
しており、スイッチングトランジスタが遮断から導通に
転じて充電電流が流れるときに電圧生成回路が電圧を生
成し、スイッチングトランジスタのゲート端子と第２の
電源端子との間の電位差が、所定値よりも小さくならな
いようにしている。

【００１８】このため、スイッチングトランジスタのゲ
ート端子が直接的に第２の電源端子に接続され、ゲート
端子と第２の電源端子との間の電位差が、所定値よりも
大きくなっていた回路に比して小さくなるので、スイッ
チングトランジスタの導通時の消費電力が小さくなる。

【００１９】しかも、本発明の駆動回路では、従来の駆
動回路のようにアンプを用いていないので、その分だけ
消費電力が小さくなり、又、回路の素子数が少なくて済
むので、駆動回路をチップに搭載した際に回路が占める
スペースが小さくなる。

【００２０】なお、本発明において、電圧生成回路に補
充電流を供給する電流供給回路(電流補充回路)を有する
構成としてもよい。特に、電圧生成回路がＭＯＳＦＥＴ
で構成されている場合には、充電電流が供給されなくな
ると、電圧生成回路が導通状態を維持できなくなり、導
通しているべき第２の駆動トランジスタが遮断してしま
うおそれがあるが、電圧生成回路に供給される充電電流
が少なくなると、電流供給回路から電圧生成回路に補充
電流が供給されるので、電圧生成回路は導通状態を維持
し続け、第２の駆動トランジスタが遮断しないようにす
ることができる。

【００２１】

【発明の実施の形態】以下で図面を参照し、本発明の実
施の形態について説明する。図１(ａ)の符号１に、本発
明の一実施形態の電源回路を示す。この電源回路１は、
パワーＭＯＳＦＥＴ５と、チョークコイル６と、整流素
子７と、平滑コンデンサ８と、出力端子９と、制御回路
(駆動回路)２０とを有している。

【００２２】パワーＭＯＳＦＥＴ５は、ｐＭＯＳで構成
され、そのソース端子が電源電圧Ｖ _ccの供給端子に接続
され、そのドレイン端子がチョークコイル６の一端に接
続されている。パワーＭＯＳＦＥＴ５のゲート端子は、
制御回路２０の出力端子に接続され、制御回路２０から
ゲート端子に印加される電圧によって導通又は遮断する
ように構成されている。

【００２３】パワーＭＯＳＦＥＴ５が導通すると、パワ
ーＭＯＳＦＥＴ５を介して電源電圧Ｖ_ccがチョークコイ
ル６の一端に接続される。チョークコイル６の他端は出
力端子９に接続され、出力端子９は負荷１０に接続され
ており、パワーＭＯＳＦＥＴ５が導通状態にある間は、
電源電圧Ｖ_ccからチョークコイル６を介して出力端子９
から負荷１０へと電流が流れる。

【００２４】パワーＭＯＳＦＥＴ５が導通状態から遮断
状態に切り換わると、チョークコイル６の両端子間に起
電力が生じる。パワーＭＯＳＦＥＴ５のドレイン端子に
は、整流素子７のアノード側端子が接続され、整流素子
７のカソード側端子は接地されており、チョークコイル
６の両端子間に生じた起電力により整流素子７が順バイ
アスされ、電流が流れたときにチョークコイル６に蓄積
されたエネルギーが負荷１０に供給される。

【００２５】かかるパワーＭＯＳＦＥＴ５は、制御回路
２０から出力される電圧に応じて導通／遮断を繰り返
し、出力端子９の電位はそれに応じて変動するが、平滑
コンデンサ８が負荷１０と並列に接続されており、この
平滑コンデンサ８が充放電を繰り返すことにより、結果
として出力端子９の電位は平滑コンデンサ８により平滑
化される。この平滑化された電圧は出力電圧として、出
力端子９から負荷１０に印加される。

【００２６】上述した制御回路２０は、基準電圧生成回
路１２と、ｎチャネルＭＯＳＦＥＴ(以下、ｎＭＯＳと
称する。)２５と、ｐＭＯＳ４１と、定電流源２６と、
駆動回路４と、カレントミラー回路１４と、定電流源３
３と、電流補充回路４２と、信号生成回路２と、インバ
ータ３とを有している。また、駆動回路４は電圧生成回
路１３を有している。

【００２７】基準電圧生成回路１２は、ｐＭＯＳ２１、
２２と、ｎＭＯＳ２３、２４とを有している。ｐＭＯＳ
２１、２２とｎＭＯＳ２３、２４とは、それぞれのゲー
ト端子とドレイン端子とが互いに接続されている。ｐＭ
ＯＳ２１は、そのソース端子が電源電圧Ｖ_ccに接続さ
れ、ドレイン端子がｐＭＯＳ２２のソース端子に接続さ
れている。ｐＭＯＳ２２のドレイン端子はｎＭＯＳ２３
のドレイン端子に接続され、ｎＭＯＳ２３のソース端子
はｎＭＯＳ２４のドレイン端子に接続されており、ｎＭ
ＯＳ２４のソース端子は接地電位のグランド線(電圧線)
に接続されている。ｐＭＯＳ２２のドレイン端子とｎＭ
ＯＳ２３のドレイン端子とは、基準電圧生成回路１２の
出力端子８０に接続されており、ｐＭＯＳ２１、２２、
ｎＭＯＳ２３、２４に電流が流れると、出力端子８０か
ら、ｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４の抵抗比
に応じた電圧Ｖ_Aが出力される。

【００２８】基準電圧生成回路１２の出力端子８０は、
ｎＭＯＳ２５のゲート端子に接続されており、出力端子
８０の電圧Ｖ_Aは、ｎＭＯＳ２５のゲート端子に印加さ
れる。ｎＭＯＳ２５は、ソース端子が定電流源２６を介
して接地され、ドレイン端子が電源電圧Ｖ_ccに接続され
ている。このｎＭＯＳ２５は、そのゲート端子に印加さ
れる電圧Ｖ_Aによって常時導通し、定電流源２６に流れ
る定電流Ｉａが流れるように構成されている。

【００２９】ｎＭＯＳ２５のソース端子は、駆動回路４
にも接続されている。駆動回路４は、ＣＭＯＳインバー
タを構成するｐＭＯＳ５１、ｎチャネルＭＯＳＦＥＴ
(以下でｎＭＯＳと称する。)５２と、ｐＭＯＳ５１、ｎ
ＭＯＳ５２の間に挿入された電圧生成回路１３を有して
いる。

【００３０】ｐＭＯＳ５１のソース端子は電源電圧Ｖ_cc
に接続され、ｎＭＯＳ５２のソース端子はグランド線に
接続されている。電圧生成回路１３はｐＭＯＳで構成さ
れたＭＯＳＦＥＴ１１からなり、そのソース端子がｐＭ
ＯＳ５１のドレイン端子に接続されるとともに、そのド
レイン端子がｎＭＯＳ５２のドレイン端子に接続されて
おり、ゲート端子が上述したｎＭＯＳ２５のソース端子
に接続されている。

【００３１】上述したように、ｎＭＯＳ２５のゲート端
子には、定電圧Ｖ_Aが印加されており、そのソース端子
の電位は、ｎＭＯＳ２５のゲート電圧をＶgs25とすると
(Ｖ_A−Ｖgs25)になる。このように、ｎＭＯＳ２５は、
レベルシフト素子として機能している。この電圧(Ｖ_A−
Ｖgs25)がＭＯＳＦＥＴ１１のゲート端子に印加され
る。ＭＯＳＦＥＴ１１は、そのソース端子が駆動回路４
の出力端子８１に接続されており、駆動回路４の出力端
子８１の電位Ｖ_Bは、ＭＯＳＦＥＴ１１のゲート電圧を
Ｖgs11とすると、Ｖ_B＝(Ｖ_A−Ｖgs25＋Ｖgs11)になる。

【００３２】ここで、ｎＭＯＳ２５と、ＭＯＳＦＥＴ１
１とのドライブ能力が等しいものとし、ＭＯＳＦＥＴ１
１が導通して、ｎＭＯＳ２５に流れている電流Ｉａが流
れているものとすると、ｎＭＯＳ２５のゲート電圧Ｖgs
25とＭＯＳＦＥＴ１１のゲート電圧Ｖgs11とは等しくな
るので、駆動回路４の出力端子８１の電位Ｖ_Bは、Ｖ_B＝(Ｖ_A−Ｖgs25＋Ｖgs25)＝Ｖ_A となる。

【００３３】他方、基準電圧生成回路１２の出力端子で
あるｐＭＯＳ２２、ｎＭＯＳ２３のドレイン端子は、ｐ
ＭＯＳ４１にも接続されている。ｐＭＯＳ４１は、その
ドレイン端子が接地され、ソース端子が電流補充回路４
２のゲート端子に接続されている。電流補充回路４２は
ｎＭＯＳで構成され、そのドレイン端子が電源電圧Ｖ_cc
に接続され、ソース端子が駆動回路４のＭＯＳＦＥＴ１
１のソース端子である出力端子８１に接続されている。

【００３４】ｐＭＯＳ４１のソース端子には、カレント
ミラー回路１４が接続されている。カレントミラー回路
１４は、ダイオード接続されたｐＭＯＳ３１と、ダイオ
ード接続されていないｐＭＯＳ３２とで構成されてお
り、ダイオード接続されたｐＭＯＳ３１は定電流源３３
に接続されている。このため、ダイオード接続されたｐ
ＭＯＳ３１には定電流源３３に流れる電流Ｉａが流れ、
この電流と同じ大きさの電流がダイオード接続されてい
ないｐＭＯＳ３２にも流れる。従って、ダイオード接続
されていないｐＭＯＳ３２と直列接続されたｐＭＯＳ４
１にも、電流Ｉａが流れている。

【００３５】駆動回路４の出力端子８１の電位Ｖ_Bは、
基準電圧生成回路１２の出力電圧をＶ_A、ｐＭＯＳ４１
のゲート電圧をＶgs41、電流補充回路４２のゲート電圧
をＶgs42としたときに、Ｖ_B＝Ｖ_A＋Ｖgs41−Ｖgs42 と表される。

【００３６】駆動回路４の出力端子８１の電位Ｖ_Bが、
電圧出力回路の出力電圧Ｖ_Aと等しい場合には、Ｖ_B＝Ｖ
_Aであるから、上式より、Ｖgs41＝Ｖgs42 となる。これは、ｐＭＯＳ４１と、電流補充回路４２の
ゲート−ソース間電圧が等しいことを示している。本実
施形態では、ｐＭＯＳ４１のドライブ能力と、電流補充
回路４２のドライブ能力とが等しくなるように予め設定
されているから、電流補充回路４２と、ｐＭＯＳ４１と
には、同じ大きさの電流が流れる。上述したようにｐＭ
ＯＳ４１には電流Ｉａが流れているので、電流補充回路
４２にも電流Ｉａが流れることになる。

【００３７】上記構成の制御回路２０において、信号生
成回路２から、オフ状態を指示する駆動信号が出力され
ると、その駆動信号がインバータ３で反転された後に駆
動回路４内のインバータに出力される。本実施形態で
は、駆動信号がハイレベルの状態でパワーＭＯＳＦＥＴ
５を遮断状態にし、ローレベルの状態でパワーＭＯＳＦ
ＥＴ５を導通状態にするものとしており、オフを指示す
るハイレベルの駆動信号がインバータ３で反転された後
に、ローレベルの信号が、駆動回路４内のインバータに
出力される。

【００３８】すると、駆動回路４のｐＭＯＳ５１が導通
するとともにｎＭＯＳ５２が遮断し、パワーＭＯＳＦＥ
Ｔ５のゲート端子がｐＭＯＳ５１を介して電源電圧Ｖ_cc
に接続される。ｐＭＯＳからなるパワーＭＯＳＦＥＴ５
は、そのソース端子が電源電圧Ｖ_ccに接続され、ドレイ
ン端子が整流素子７を介して接地電位に接続されてお
り、電源電圧Ｖ_ccがゲート端子に印加されることにより
遮断する。このとき、ＭＯＳＦＥＴ１１のソース端子に
は駆動回路４のｐＭＯＳ５１を介して電源電圧Ｖ_ccが印
加され、ＭＯＳＦＥＴ１１は導通した状態になってい
る。

【００３９】こうしてパワーＭＯＳＦＥＴ５が遮断した
状態で、信号生成回路２から、パワーＭＯＳＦＥＴ５を
導通状態にする信号であるローレベルの駆動信号が出力
されると、その駆動信号はインバータ３で反転され、ハ
イレベルの駆動信号が駆動回路４内のインバータに出力
される。

【００４０】駆動回路４内のインバータにハイレベルの
信号が入力されると、導通状態にあったｐＭＯＳ５１が
遮断するとともにｎＭＯＳ５２が導通する。このときＭ
ＯＳＦＥＴ１１は導通しているので、パワーＭＯＳＦＥ
Ｔ５のゲート端子は、ＭＯＳＦＥＴ１１とｎＭＯＳ５２
とを介して接地電位に接続され、他方、パワーＭＯＳＦ
ＥＴ５のソース端子には電源電圧Ｖ_ccが接続されている
ので、パワーＭＯＳＦＥＴ５のゲート−ソース間の寄生
容量がゲート−ソース間の電圧により充電され、この充
電により、電源電圧Ｖ_ccから寄生容量、パワーＭＯＳＦ
ＥＴ５のゲート端子、ＭＯＳＦＥＴ１１、駆動回路４の
ｎＭＯＳ５２を順次介して接地電位GNDへと充電電流が
流れる。

【００４１】充電電流が流れ始めた直後は、駆動回路４
の出力端子８１の電位Ｖ_Bはほぼ電源電圧Ｖ_ccに等し
く、電流補充回路４２のソース端子もほぼ電源電圧Ｖ_cc
に等しいので、電流補充回路４２は導通しておらず、電
流補充回路４２にはほとんど電流が流れない。このた
め、大きな充電電流のみがＭＯＳＦＥＴ１１に流れ込
む。

【００４２】充電が進行するとともに、パワーＭＯＳＦ
ＥＴ５のゲート端子の電位が徐々に低下する。そしてパ
ワーＭＯＳＦＥＴ５のゲート−ソース間電圧がそのスレ
ッショルド電圧Ｖthを超えると、パワーＭＯＳＦＥＴ５
が導通する。

【００４３】その後、さらに充電が進行すると、電流補
充回路４２は、そのソース端子の電位が低下して、導通
する。すると、電源電圧Ｖ_ccから電流補充回路４２を介
して補充電流がＭＯＳＦＥＴ１１に流れ込む。この補充
電流は、電流補充回路４２が導通した直後は、そのソー
ス端子の電位が十分に低下していないので、微小な電流
量である。

【００４４】こうして電流補充回路４２が導通すると、
ＭＯＳＦＥＴ１１には、減少した充電電流と、電流補充
回路４２を介して供給される微小な補充電流の両方が供
給される。このときＭＯＳＦＥＴ１１には、電流Ｉａよ
りも大きい電流が流れる。

【００４５】その後、さらに充電が進行し、パワーＭＯ
ＳＦＥＴ５のゲート端子の電位Ｖ_Bが電圧Ｖ_Aとほぼ等し
くなると、電流補充回路４２には、電流Ｉａとほぼ等し
い大きさの電流が流れるとともに、充電電流はほとんど
流れなくなる。

【００４６】それ以降は、ＭＯＳＦＥＴ１１には、電流
補充回路４２から、ほぼ電流Ｉａに等しい電流が供給さ
れるので、ＭＯＳＦＥＴ１１のソース端子の電位すなわ
ちパワーＭＯＳＦＥＴ５のゲート端子の電位Ｖ_Bは、ほ
ぼＶ_Aの状態で維持され、それ以下には低下しない。以
上により、パワーＭＯＳＦＥＴ５が導通している間、パ
ワーＭＯＳＦＥＴ５のゲート端子の電位は、基準電圧生
成回路１２の出力電圧Ｖ_A以下には低下しない。

【００４７】基準電圧生成回路１２は、それを構成する
ｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４のオン抵抗は
全て等しくなるようにされており、その結果、基準電圧
生成回路１２の出力電圧Ｖ_Aは電源電圧Ｖ_ccの二分の一
の(１／２)Ｖ_ccになる。

【００４８】このため、ゲート端子の電位が接地電位ま
で低下する回路に比して、パワーＭＯＳＦＥＴの導通時
における消費電力が少なくなり、低消費電力の電源回路
を得ることができる。

【００４９】さらに、従来回路のようにアンプを用いる
ことなく、簡単な回路構成で、パワーＭＯＳＦＥＴ５の
ゲート端子の電位が接地電位まで低下しないようにしつ
つ、パワーＭＯＳＦＥＴ５の導通状態を維持することが
できるので、アンプを用いていた従来回路に比してさら
に消費電力が小さくなる。本発明の発明者等が測定した
結果、従来回路の消費電力が数百μＡ程度であったのに
対し、本実施形態の電源回路ではその消費電力が数μＡ
まで低下しており、消費電力が大幅に低減されたことが
確認された。

【００５０】また、従来回路のようにアンプを用いてい
ないので素子数が少なくなり、本実施形態の電源回路を
チップに搭載した際に回路が占めるスペースが小さくな
る。こうしてパワーＭＯＳＦＥＴ５が導通した状態で、
信号生成回路２から、再びオフ状態を指示するハイレベ
ルの駆動信号が出力されると、ｐＭＯＳ５１が導通する
とともにｎＭＯＳ５２が遮断し、パワーＭＯＳＦＥＴ５
のゲート端子がｐＭＯＳ５１を介して電源電圧Ｖ_ccに接
続される。その結果、パワーＭＯＳＦＥＴ５は遮断す
る。このように、駆動信号が切り変わるごとに、パワー
ＭＯＳＦＥＴ５は導通／遮断を繰り返すことができる。

【００５１】なお、上述した電源回路１では、パワーＭ
ＯＳＦＥＴ５をｐＭＯＳで構成しているが、本発明のパ
ワーＭＯＳＦＥＴはこれに限られるものではなく、ｎＭ
ＯＳで構成してもよい。

【００５２】また、ＭＯＳＦＥＴ１１をｐＭＯＳで構成
しているが、本発明のＭＯＳＦＥＴはこれに限られるも
のではなく、ｎＭＯＳで構成してもよい。さらに、基準
電圧生成回路１２においては、合計４個のｐＭＯＳ２
１、２２、ｎＭＯＳ２３、２４のオン抵抗の比で、その
出力電圧Ｖ_Aが(１／２)Ｖ_ccになるようにしているが、
本発明の基準電圧生成回路１２はこれに限られるもので
はなく、例えば互いに等しいオン抵抗を有する合計８個
のｐＭＯＳ、ｎＭＯＳを用い、そのオン抵抗の比で電源
電圧Ｖ_ccを５／８に分圧することで、出力電圧Ｖ_Aを(５
／８)Ｖ_ccにして、駆動回路４の出力端子８１の電位Ｖ_B
が(５／８)Ｖ_cc以下に低下しないようにすることができ
る。このように、基準電圧生成回路１２のｎＭＯＳ、ｐ
ＭＯＳの個数を増減して、各ｎＭＯＳ、ｐＭＯＳのオン
抵抗による分圧比を調整することにより、駆動回路４の
出力端子８１の電位Ｖ_Bの下限を調整することができ
る。

【００５３】また、本実施形態では、ＭＯＳＦＥＴ１１
が、駆動回路４内のインバータを構成するｐＭＯＳ５１
とｎＭＯＳ５２との間に挿入されているものとしている
が、ＭＯＳＦＥＴ１１は、パワーＭＯＳＦＥＴ５のゲー
ト端子と、接地電位との間で、ｎＭＯＳ５２と直列接続
回路を構成していればよいので、例えば、ｎＭＯＳ５２
のソース端子と接地電位との間に挿入される構成として
もよい。

【００５４】さらに、本実施形態では、電圧生成回路１
３として、ＭＯＳＦＥＴ１１を用いているが、本発明は
これに限らず、電流が流れたときにその両端に電位差を
生じるように構成された回路であればよい。

【００５５】

【発明の効果】簡単な回路構成で、パワーＭＯＳＦＥＴ
のゲート端子の電圧の範囲を制限することができ、低消
費電力、省スペースの電源回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の電源回路の回路図

【図２】従来の電源回路の回路図

【符号の説明】１……電源回路５……パワーＭＯＳＦＥＴ(主スイ
ッチ素子) ６……チョークコイル(コイル) ７…
…整流素子１０……負荷１１……ＭＯＳＦＥＴ
１２……基準電圧生成回路１３……電圧生成回
路２０……制御回路(駆動回路) ２５……電流補
充回路５２……ｎＭＯＳ(副スイッチ素子)

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5H730 AA14 AS01 AS05 BB13 BB57 DD04 DD27

Claims

【特許請求の範囲】

【請求項１】スイッチングトランジスタと、コイルと、
平滑コンデンサと、フライホイールダイオードとを有す
るスイッチングレギュレータのスイッチングトランジス
タを駆動する駆動回路であって、上記スイッチングトランジスタの制御端子を第１の電源
端子に電気的に接続するための第１の駆動トランジスタ
と、上記スイッチングトランジスタの制御端子を第２の電源
端子に電気的に接続するための第２の駆動トランジスタ
と、上記スイッチングトランジスタの制御端子と上記第２の
駆動トランジスタとの間に電気的に接続されている電圧
生成回路と、上記第１及び第２の駆動トランジスタの制御端子に駆動
制御信号を供給する信号生成回路と、を有し、上記第２の駆動トランジスタが導通して上記スイッチン
グトランジスタが導通するときに上記スイッチングトラ
ンジスタの制御端子の電圧が上記電圧生成回路により所
定の電圧に保持される駆動回路。
【請求項２】上記スイッチングトランジスタの制御端子
に接続され、上記第２の駆動トランジスタが導通してい
るときに上記スイッチングトランジスタの制御端子に所
定の電流を供給する電流供給回路を更に有する請求項１
に記載の駆動回路。
【請求項３】第１の電源端子と第２の電源端子との間に
接続されて基準電圧を生成する基準電圧生成回路と、上記基準電圧が制御端子に印加され、上記電流供給回路
を構成する第１のトランジスタの制御端子に所定の電圧
を供給する第２のトランジスタと、上記基準電圧が制御端子に印加され、上記電圧生成回路
を構成する第３のトランジスタの制御端子に所定の電圧
を供給する第４のトランジスタと、を更に有する請求項２に記載の駆動回路。
【請求項４】上記スイッチングトランジスタ、上記第１
の駆動トランジスタ、上記第２のトランジスタ及び上記
第３のトランジスタがＰＭＯＳトランジスタで構成さ
れ、上記第２の駆動トランジスタ、上記第１のトランジ
スタ及び上記第４のトランジスタがＮＭＯＳトランジス
タで構成される請求項３に記載の駆動回路。
【請求項５】上記第１の電源端子と上記第２のトランジ
スタとの間に第１の電流源が接続され、上記第２の電源
端子と上記第４のトランジスタとの間に第２の電流源が
接続されている請求項４に記載の駆動回路。