CN100538803C - 半导体集成电路以及升压方法 - Google Patents

半导体集成电路以及升压方法 Download PDF

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Abstract

本发明的目的在于，不使用外带的二极管并避免闭锁。由根据第1电位产生第2电位的第1电位产生电路、以及在经过规定时间之前根据第1电位开始产生第3电位并且在经过规定时间后根据第2电位产生第3电位的第2电位产生电路构成。

Description

半导体集成电路以及升压方法
技术领域
本发明涉及半导体集成电路以及升压方法，特别地涉及为驱动液晶屏而采用自发升压电位的半导体集成电路。
背景技术
参照图6说明背景技术。图6是采用自发升压电位的半导体集成电路的框图。
如图6所示，半导体集成电路由控制电路610、VDD升压电路620、VEE升压电路630构成。VDD升压电路620根据控制电路610中产生的控制信号，利用外部电位VDC1产生VDD。另一方面，VEE升压电路630仅利用VDD升压电路620中产生的VDD来生成VEE。
【专利文献1】特开2003-91268号公报
然而，VEE升压电路630由于仅利用VDD升压电路620产生的VDD来生成VEE，故消耗了VDD的电荷。因此，VDD的电平下降，如图7所示，形成寄生双极晶体管，存在会引起闭锁的问题。具体地说，当VDD的电平下降时，寄生双极晶体管中的710为“导通”，在基极、集电极流过电流，该集电极电流导致基板的电位上升，寄生二极管720为“导通”。结果，由寄生二极管710、720构成的可控硅整流器为“导通”，流过保持电流，成为闭锁状态。
为了解决该问题，有在VDD升压电路630的输出侧外带地设置二极管的方法。然而，由于外带地设置二极管，存在下述问题，该二极管本身的成本以及用于设置该二极管的工序增加等、半导体集成电路的成本增加。
发明内容
本发明一个形态的半导体集成电路是由根据第1电位产生第2电位的第1电位发生电路和在经过规定时间前根据第1电位开始产生第3电位并且在经过规定时间后根据第2电位产生第3电位的第2电位发生电路构成。
本发明的一实施形态的升压方法是，根据第1电位产生第2电位，在经过规定时间之前根据上述第1电位开始产生第3电位，在经过上述规定时间后根据上述第2电位产生上述第3电位。
根据本发明的半导体集成电路，不使用外带二极管，具有能避免闭锁的效果。
附图说明
图1是表示本发明实施例1的半导体集成电路的结构的框图。
图2是表示本发明实施例1的半导体集成电路的动作的时序图。
图3是表示本发明实施例2的半导体集成电路的结构的框图。
图4是VDD电平监视电路的框图。
图5是表示本发明实施例2的半导体集成电路的动作的时序图。
图6是采用自发升压电位的半导体集成电路的框图。
图7是表示形成寄生二极管的电路图。
符号说明
110、610 控制电路
120、620 VDD升压电路
130、630 VEE升压电路
140、310 调整电路
150 升压电路
141 CP计数器电路
311 VDD电平监视电路
710、720 寄生二极管
具体实施方式
以下，参照附图对本发明的半导体集成电路进行说明。
实施例1
首先，参照图1说明本发明实施例1的半导体集成电路的结构。图1是表示本发明实施例1的半导体集成电路的结构的框图。本发明实施例1的半导体集成电路是由控制电路110、根据外部电位(第1电位)VDC1产生VDD(第2电位)的VDD升压电路120(第1电位产生电路)、以及在规定时间经过前根据外部电位VDC1开始产生VEE(第3电位)并且在经过规定时间后根据VDD产生VEE的VEE升压电路130(第2电位产生电路)构成。
控制电路110是由与非门电路111、倒相器112，114，116-1，116-2，116-3，117，119-1，119-2，119-3、时序调整电路113、电平变换电路115和118构成。与非门电路111对自升压用的外部信号CP和断电信号STBY进行逻辑运算。倒相器112将与非门电路111的输出反相后输出。时序调整电路113接收倒相器112的输出，并且进行动作以使得在外部信号CP变动时升压电路中的通过路径消失。倒相器114将时序调整电路113的第1输出信号113a反相后输出。电平变换电路115将第1输出信号113a的电平变换后输出。倒相器116-1、116-2、116-3串联连接并将电平变换电路115的输出反相后输出。倒相器117将时序调整电路113的第2输出信号113b反相后输出。电平变换电路118将第2输出信号113b的电平变换后输出。倒相器119-1、119-2、119-3将电平变换电路118的输出反相后输出。
VDD升压电路120由P沟道MOSFET(以下记作PMOS)121，122，123、N沟道MOSFET(以下记作NMOS)124、设置在PMOS121～123和NMOS124之间的静电电容元件(电容器)C1以及输出结点125构成。这里，PMOS以及NMOS由栅极(控制电极)、源极(第1电极)、漏极(第2电极)构成。PMOS121具有被施加倒相器114的输出的栅极、被施加VCC(电源电位，例如3V)的源极、以及与电容器C1的一端连接的漏极。NMOS124具有被施加倒相器117的输出的栅极、被施加VSS(接地电位)的源极以及与PMOS121的漏极连接的漏极。PMOS122具有被施加倒相器119-3的输出的栅极、被施加VDC1(外部电源，例如12V)的源极以及与电容器C1的另一端连接的漏极。PMOS123具有被施加倒相器116-2的输出的栅极、与输出结点125连接的漏极以及与PMOS122的漏极连接的源极。
VEE升压电路130由调整电路140以及升压电路150构成。调整电路140由CP计数器电路141、与非门电路142、倒相器143、电平变换电路144以及倒相器145构成。CP计数器电路141输入倒相器112的输出和断电信号STBY，对外部信号CP的变动次数进行计数。与非门电路142对断电信号STBY和CP计数器电路141的输出进行逻辑运算。倒相器143将与非门电路142的输出反相后输出。电平变换电路144将倒相器143的输出电平变换后输出。倒相器145将电平变换电路144的输出反相后输出。升压电路150由倒相器151、与非门电路152、或非门电路153、PMOS154、NMOS155～158、静电电容元件(电容器)C2以及输出结点159构成。倒相器151将倒相器116-2的输出反相后输出。与非门电路152对倒相器145的输出和倒相器151的输出进行逻辑运算。PMOS154具有被施加与非门电路152的输出的栅极、被施加VDD的源极以及与电容器C2的一端连接的漏极。这里，PMOS154的源极与VDD升压电路120的输出结点125连接。NMOS155具有被施加倒相器119-2的输出的栅极、被施加VSS的源极以及与PMOS154的漏极连接的漏极。NMOS156具有被施加倒相器116-3的输出的栅极、被施加VSS的源极以及与电容器C2的另一端连接的漏极。NMOS157具有被施加倒相器119-2的输出的栅极、与NMOS156的漏极连接的源极以及与输出结点159连接的漏极。或非门电路153对倒相器116-2的输出和倒相器145的输出进行逻辑运算。NMOS158具有被施加或非门电路153的输出的栅极、被施加VDC1(外部电源)的栅极以及与电容器C2的一端连接的漏极。
其次，参照图2对于本发明实施例1的半导体集成电路的动作进行说明。图2是表示本发明实施例1的半导体集成电路的动作的时序图。
首先，对VDD的升压动作进行说明。断电信号STBY从“L”变动到“H”，启动外部信号CP的输入。这里，断电信号STBY为“L”电平时，是断电时。此后，当外部信号CP从“L”变动到“H”时，则第2输出信号113b从“L”变为“H”，NMOS124变为“截止”。稍迟于第2输出信号113b的变动，第1输出信号113a从“L”变为“H”，PMOS121变为“导通”。由此，线路120a的电压电平从VSS变动到VCC。这里，通过电容器C1，线路120b的电压电平从VDC1电平(初始电平)正要变动到“VDC1+VCC-α”电平(α>0)，然而，几乎同时受到第2输出信号113b的变动的影响MOS122变为“截止”、受到第1输出信号113a的变动的影响PMOS123变为“导通”。由此，输出结点125的电压电平成为与线路120b的电压电平相同的电平。接着，当外部信号CP从“H”变动到“L”时，则第1输出信号113a从“H”变为“L”，PMOS121变为“截止”。
稍落后于第1输出信号113a的变动，第2输出信号113b从“H”变为“L”，NMOS124变为“导通”。由此，线路120a的电压电平通过电容器C1变动成比VDC1低的电平，然而，几乎同时PMOS122变为“导通”、PMOS123变为“截止”。由此，线路120a的电压电平变为VDC1电平。通过重复以后的变动，本发明实施例1的半导体集成电路能够将输出结点125的电压电平升压到VDC1+VCC电平。
接着，对于VEE的升压(降压)动作进行说明。通过断电信号STBY从“L”变动到“H”，外部信号CP以及CP计数器电路141启动，开始对外陶信号CP计数。如图2所示，信号130C由于为“L”，因此，用于给电容器C2充电的供给源是，具有被施加VDC1的源极的NMOS158。当外部信号CP从“L”变动到“H”时，电容器C2通过NMOS158被VDC1充电。由此，线路130a的电位电平从“VSS”变为“VDC1-Vt”电平。受到该影响，通过电容器C2，线路130b正要从“VSS”电平变为“VDC1-Vt-β”电平，然而，几乎同时，由于受到第1输出信号113a的变动的影响NMOS156变为“导通”、受到第2输出信号113b的变动的影响NMOS157变为“截止”，线路130b的电压电平变为“VSS”电平。接着，当外部信号CP从“H’”变动成“L”时，第1输出信号113a从“H”变为“L”，NMOS156变为“截止”。稍落后于第1输出信号113a的变动，第2输出信号113b从“H”变为“L”，NMOS157变为“导通”。由此，线路130a的电压电平从“VDC1-Vt”电平向“VSS”电平变动。受到该影响，通过电容器C2，线路130b的电压电平正要从“VSS”电平变动到“VSS-VDC1+Vt+β”电平(比-VDC1+Vt高的电平”)，然而，几乎同时，由于NMOS156“截止”、NMOS157“导通”，线路130b和输出结点159的电压电平变为相同的电平。通过重复以后的变动，本发明实施例1的半导体集成电路中，虽然对VEE逐渐进行升压(降压)，而在途中受到外部信号CP超过设定值的变动次数的影响，通过CP计数器电路141，信号130C的电平从“L”变动到“H”。受到该变动的影响，对电容器C2进行充电的供给源，从源极被施加VDC1的NMOS158切换到源极被施加VDD的PMOS154。由此，供给线路130a的电位电平从“VDC11”向“VDD”切换。通过重复以上的动作，能够将VDD升压(降压)到“VDC1+VCC”电平、将VEE升压(降压)到“-VDD”电平。
根据本发明实施例1的半导体集成电路，在VEE升压的启动时，不使用VDD作为电源而使用VDC1(外部电源)作为电源。接着，在将VDD以及VEE的电平升压到一定程度之后，将充电用的电源从VDC1切换到VDD。由此，即使因VEE的升压(降压)，VDD电平稍有下降，寄生双极也不导通，能够避免闭锁。再有，由于没有使用外带二极管，能够抑制成本上升。
在实施例1中，当然是，将CP计数器电路141的变动次数设定为，即使在VDD/VEE电平稍有下降的情况下也不产生闭锁的、且能确保VDD/VEE电平的次数。
实施例2
首先，参照图3对于本发明实施例2的半导体集成电路的结构作说明。图3是表示本发明实施例2的半导体集成电路的结构的框图。这里，对于与实施例1相同结构的部分，赋予相同的符号并省略重复的说明。
本发明实施例2的半导体集成电路由控制电路110、根据外部电位(第1电位)VDC1产生VDD(第2电位)的VDD升压电路120(第1电位产生电路)、以及在VDD达到规定电平之前根据外部电位VDC1开始产生VEE(第3电位)并且在达到规定电平之后根据VDD产生VEE的VEE升压电路300(第2电位产生电路)构成。
VEE升压电压300由调整电路310以及升压电路150构成。调整电路310由VDD电平监视电路311、电平变换电路312以及倒相器313构成。VDD电平监视电路311是监视VDD升压电路120的输出结点125的电平的电路。电平变换电路312对VDD电平监视电路311输出的电平进行变换。倒相器313将电平变换电路312的输出反相后输出。
以下，参照图4对于VDD电平监视电路311的具体结构作说明。图4是VDD电平监视电路311的框图。VDD电平监视电路311由电平变换电路401和402、PMOS403、NMOS404、电阻元件405和406、倒相器407～409以及或非门电路410构成。电平变换电路401变换断电信号STBY的电平。PMOS403具有被施加电平变换电路401的输出的栅极、被施加VDD的源极以及与电阻元件405的一端连接的漏极。电阻元件405的另一端与倒相器408的输入侧连接。倒相器408将在其输入侧输入的信号反相后输出。倒相器409将倒相器408的输出反相后输出。电平变换电路402变换断电信号STBY的电平。或非门电路410对倒相器408的输出和电平变换电路402的输出进行逻辑运算。倒相器407将或非门电路410的输出反相后输出。NMOS404具有被施加倒相器407的输出的栅极、被施加VSS的源极以及与电阻元件406的另一端连接的漏极。电阻元件406具有与电阻元件405的另一端连接的一端、以及与NMOS404的漏极连接的另一端。
接着，参照图5对于本发明实施例2的半导体集成电路的动作说明。图5是表示本发明实施例2的半导体集成电路的动作的时序图。VDD的升压动作由于是与实施例1相同的动作，故省略其说明。
接着，对VEE的升压(降压)动作进行说明。这里，对于与实施例1相同的动作省略其说明。本发明实施例2的半导体集成电路中，虽然逐渐将VEE压(降压)，然而，在VDD电平监视电路311中监视输出结点125是否达到规定的电位电平。若输出结点125达到规定电平，则信号130c从“L”变动到“H”。受到该变动的影响，对电容器C2进行充电的供给源从源极被施加VDC1的NMOS158切换到源极被施加VDD的PMOS154。由此，供给线路130a的电位电平从“VDC11”切换到“VDD”。通过重复以上的动作，能够将VDD升压(降压)到“VDC1+VCC”电平、将VEE升压(降压)到“-VDD”电平。
相据本发明实施例2的半导体集成电路，与实施例1的半导体集成电路同样地，在VEE升压的开始时，不使用VDD作为电源而使用VDC1(外部电源)作为电源。接着，在将VDD以及VEE的电平升压到一定程度之后，将充电用的电源从VDC1切换到VDD。由此，即使因VEE的升压(降压)，VDD电平稍有下降，寄生双极也不导通，能够避免闭锁。再有，由于没有使用外带的二极管，能够抑制成本上升。

Claims (8)

1.一种半导体集成电路，其特征在于，
由根据外部电位即第1电位产生第2电位的升压电路即第1电位产生电路、以及在经过规定时间之前根据所述第1电位开始产生第3电位并且在经过所述规定时间后根据所述第2电位产生所述第3电位的升压电路即第2电位产生电路构成，
所述规定时间为使得即使所述第2电位稍有下降也不导通所述第2电位产生电路中的寄生双极的时间。
2.如权利要求1所述的半导体集成电路，其特征在于，
所述第2电位产生电路具有对外部信号的变动进行计数的计数器，若所述计数器超过规定值，则根据所述第2电位产生所述第3电位。
3.如权利要求1所述的半导体集成电路，其特征在于，
所述第2电位产生电路具有监视所述第2电位的变动的电平监视电路，若所述第2电位超过规定值，则根据所述第2电位产生所述第3电位。
4.如权利要求1～3中任意一项所述的半导体集成电路，其特征在于，
所述第1电位产生电路由下述部件构成：
具有一端和另一端的静电电容元件；
与所述静电电容元件的所述一端连接、且相互并联的第1及第2晶体管；以及
与所述静电电容元件的所述另一端连接、且相互并联的第3及第4晶体管，
在所述第1以及第3晶体管为导通状态下，所述第2及第4晶体管为非导通状态。
5.如权利要求1～3中任意一项所述的半导体集成电路，其特征在于，
所述第2电位产生电路由下述部件构成：
具有一端和另一端的静电电容元件；
与所述静电电容元件的所述一端连接、且相互并联的第1以及第2晶体管；
与所述静电电容元件的所述另一端连接、且相互并联的第3以及第4晶体管；以及
具有被施加所述第1电位的第1电极和与所述静电电容元件的所述一端连接的第2电极的第5晶体管，
在所述第1以及第3晶体管为导通的状态下，所述第2及第4晶体管成为非导通状态，在所述第1晶体管为非导通的状态下，所述第5晶体管成为导通状态。
6.一种升压方法，其特征在于，
使用第1电位产生电路根据外部电位即第1电位升压产生第2电位，
第2电位产生电路在经过规定时间之前根据所述第1电位开始升压产生第3电位，并在经过所述规定时间后根据所述第2电位升压产生所述第3电位，
所述规定时间为使得即使所述第2电位稍有下降也不导通所述第2电位产生电路中的寄生双极的时间。
7.如权利要求6所述的升压方法，其特征在于，
对外部信号的变动进行计数，若所述计数的结果超过规定值，则根据所述第2电位产生所述第3电位。
8.如权利要求6所述的升压方法，其特征在于，
对所述第2电位的变动进行监视，若所述第2电位超过规定值，则根据所述第2电位产生所述第3电位。
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