JP4574734B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は半導体集積回路装置に関し、特に低電圧のパワーダウンモードと、通常動作モードとを有する半導体集積回路装置に関する。
近年、半導体集積回路装置のさらなる高速化、高集積化のために、微細化技術が進んでいる。それに伴い、ＰＶＴ（プロセス：process、電源電圧：voltage、温度：temperature）のばらつきがデバイス特性に与える影響がより顕著になってきており、これらのばらつきに対して回路全体で特性に対する影響を制御する技術が重要となってきている。さらに、テクノロジの進歩と共に駆動電圧の低電圧化が進み、ＰＶＴのばらつきに起因した装置特性の変動がさらに加速する結果となっている。
こうした背景のもと、近年ではＳＯＩ（シリコン・オン・インシュレータ）デバイスが注目されつつある。特にモバイル機器分野においては、要求性能を犠牲にすることなく低電圧化、低消費電力化を図ることが非常に重要となってきている中にあって、バルクシリコンデバイスでは、しきい値のスケーリングに限界が見えつつあり、リーク電流の観点から、性能の向上と低消費電力動作を両立することは困難である。
これに対して、ＳＯＩデバイスではシリコン酸化膜（埋め込み酸化膜）の上に配設された薄いシリコン単結晶層（ＳＯＩ層）にＭＯＳトランジスタが形成されることになる。このため、トランジスタ活性領域は側面だけでなく底面までもシリコン酸化膜に覆われるため、バルクシリコン基板上に形成したＭＯＳトランジスタと比較して、ＰＮ接合面積が少なくなり、寄生負荷容量を大きく低減できて、高速動作、低消費電力動作が実現可能となる。
このＳＯＩデバイスでは、トランジスタのチャネル領域（以後、浮遊ボディ、または単にボディと呼称）が電気的に浮遊状態にできるという特徴も有している。この浮遊ボディが、動作時に完全に空乏層で覆われるものを完全空乏化トランジスタ、動作時に空乏化されない領域が残るものを部分空乏化トランジスタと呼称する。
部分空乏化トランジスタについては、例えば、特許文献１において、異なるしきい値を持つトランジスタの形成方法が開示されている。
部分空乏化トランジスタは、比較的厚いＳＯＩ層に形成すれば良いので、通常のバルクＣＭＯＳプロセスとほぼ同じプロセスが適用でき、比較的作りやすいという特徴がある。
また、部分空乏化トランジスタにおいては、ボディに電極を付けてボディ電位を固定し（ボディ固定）、バルクデバイスと同様の基板固定モードで使う使い方がしばしば用いられる。この場合、トランジスタの静特性はバルクＣＭＯＳデバイスとほぼ同じものとなってしまうが、バルクＣＭＯＳデバイスと同じプラットフォーム（ＥＤＡツール、設計環境、ライブラリ、ＩＰ）を使えるという利点がある。また、寄生容量低減の効果はＳＯＩデバイスと同じであるので、バルクＣＭＯＳデバイスと比べて、１０〜２０％高速動作する点も利点となる。
これに対して完全空乏化トランジスタは、ボディが完全空乏化するために、ゲート電極下の寄生的な基板容量がなくなるので、さらなる高速化が期待できるが、ボディを完全に空乏化するために、薄いＳＯＩ層上に形成する必要があり、加工技術等の観点からまだ実用化には至っていないのが現状である。
特許文献２においては、オン状態とオフ状態を繰り返す回路動作時には、完全空乏化モードとなり、待機動作時には部分空乏化モードとなるトランジスタが開示されているが、モードの切り替えは、バックゲート電極に印加する電圧によって制御している。
特開２００２−１６２６０号公報（図４、５） 特開平１１−２６１０７２号公報
上述のように、完全空乏化トランジスタについては実用化には至っていないのが現状であるが、トランジスタのゲート長が４５ｎｍ程度となる４５ｎｍ世代以降の半導体集積回路装置では完全空乏化トランジスタが市場に出回ることが予想され、さらなる高速化、高集積化が進むものと考えられる。そして、高速化、高集積化とともに低電圧化、低消費電力化の要求も厳しくなることが予想されるが、これらの要求を満たすことのできる半導体集積回路装置は実現されていない。
本発明は、上記のような問題点を解決するためになされたものであり、ＳＯＩトランジスタの特徴を有効に利用し、高速化、高集積化とともに低電圧化、低消費電力を実現した半導体集積回路装置を提供することを目的とする。
本発明に係る１の実施の形態においては、電源電圧の変化によってボディの空乏化状態が変わるＭＯＳトランジスタを使用することで、異なる２つの電源電圧に対して、同一の遅延時間を得ることができる論理ゲートを実現し、ロジック回路においては、ボディ電圧制御型の論理ゲートを全面的に適用し、メモリ回路においては、その内部に存在するロジック回路にボディ電圧制御型の論理ゲートを適用する。
上記実施の形態によれば、通常動作時はすべて１．２Ｖで動作をさせ、予め定めた動作状態では電源電圧を０．８Ｖに低減させることで、主要なロジック回路の電力を削減することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明に係る実施の形態１の半導体集積回路装置の構成を示すブロック図である。 部分空乏化トランジスタの動作状態を模式的に示す断面図である。 完全空乏化トランジスタの動作状態を模式的に示す断面図である。 部分空乏化トランジスタおよび完全空乏化トランジスタを用いたインバータにより構成されるリング発振器の発振器特性のシミュレーション結果を示す図である。 電源電圧が変化することでボディが部分空乏化から完全空乏化へ状態変化する様子を模式的に示す図である。 電源電圧が変化することでボディが部分空乏化から完全空乏化へ状態変化する様子を模式的に示す図である。 ボディ制御発振器の構成を示す図である。 ボディ制御発振器の周波数特性のシミュレーション結果を示す図である。 ＭＯＳトランジスタのボディ固定のための具体例を示す平面図である。 ＭＯＳトランジスタのボディ固定のための具体例を示す断面図である。 ＭＯＳトランジスタのボディ固定のための具体例を示す斜視図である。 ＭＯＳトランジスタのボディ固定のための具体例を示す断面図である。 本発明に係る実施の形態２の自己補正型参照電圧発生回路の構成を示すブロック図である。 本発明に係る実施の形態３の自己補正型参照電圧発生回路の構成を示すブロック図である。 位相比較器の構成を示す回路図である。 ゲートボディ直結型のトランジスタで構成されるボディ制御発振器の構成を示す図である。 ＭＯＳトランジスタのゲートとボディを接続するための具体例を示す平面図である。 ＭＯＳトランジスタのゲートとボディを接続するための具体例を示す斜視図である。 ゲートボディ直結型構造のＭＯＳトランジスタにおいて、電源電圧が変化することでボディが部分空乏化から完全空乏化へ状態変化する様子を模式的に示す図である。 ゲートボディ直結型構造のＭＯＳトランジスタにおいて、電源電圧が変化することでボディが部分空乏化から完全空乏化へ状態変化する様子を模式的に示す図である。 本発明に係る半導体集積回路装置の変形例の構成を示すブロック図である。 ロジック回路等を組み込んだＳＯＣ回路に電源を供給する場合の一般的な構成を示すブロック図である。 本発明に係る実施の形態４の半導体集積回路装置の構成を示すブロック図である。
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
（Ａ．実施の形態１）
図１は、本発明に係る実施の形態１の半導体集積回路装置１００の平面レイアウトを示す図である。
図１に示すように、半導体集積回路装置１００は、同一チップ上に配設された複数のロジック回路ＬＣ、アナログ回路ＡＣおよび複数のメモリ回路ＭＣ有し、それらを取り囲むように、チップの端縁部に沿って複数のパッド電極ＰＤが配置されている。複数のパッド電極ＰＤは、外部からの電源電圧を与えるためのもの、ボディ電圧のコントロールをするためのもの、信号入力部となるものに大別される。
ロジック回路ＬＣには、ＣＰＵ（Central Processing Unit）、画像処理、ネットワーク処理などの用途に応じたさまざまなＩＰ（Intellectual Property）が搭載され、またアナログ回路ＡＣにはアナログ／デジタル変換器、デジタル／アナログ変換器、インターフェイス回路、ＰＬＬ／ＤＬＬ（Phase/Delay Locked Loop）などが搭載される。
また、メモリ回路ＭＣは、ロジック回路ＬＣと隣接するように配置され、ロジック回路ＬＣなどから与えられたデータを保持するとともに、保持されたデータをロジック回路ＬＣなどへ出力する。
そして、チップ全体に渡るように、複数の外部供給電源線ＧＬ（接地ライン含む）およびボディ電圧制御線ＢＬが一方向に交互に配列され、ロジック回路ＬＣ、アナログ回路ＡＣおよびメモリ回路ＭＣへの電源供給およびボディ電圧の供給を行う構成となっている。
なお、ロジック回路ＬＣにおいては、後述するボディ電圧制御型の論理ゲートを全面的に適用し、メモリ回路ＭＣにおいてはボディ電圧制御型の論理ゲートを一部に適用する。
次に、図２および図３に示すゲート長に沿った方向での断面図を用いて、部分空乏化トランジスタおよび完全空乏化トランジスタについて説明する。
図２は、ＳＯＩ基板（シリコン基板ＳＢ上に、埋め込み酸化膜ＢＸおよびＳＯＩ層ＳＩが順に積層されている）に形成された、Ｎチャネル型の部分空乏化トランジスタの動作時のボディＢＲの状態を模式的に表しており、ゲート電極ＧＴに所定のゲート電圧を印加した場合に、ソース・ドレイン層ＳＤ（Ｎ+）に挟まれたＳＯＩ層ＳＩの最深部に空乏化されない領域（Ｐ-領域）が残ることが特徴である。
一方、図３は、ＳＯＩ基板に形成された、Ｎチャネル型の完全空乏化トランジスタの動作時のボディＢＲの状態を模式的に表しており、ゲート電極ＧＴに所定のゲート電圧を印加することで、ボディＢＲが完全に空乏化されることが特徴である。
上記のような特徴を有するＮチャネル型の部分空乏化トランジスタおよび完全空乏化トランジスタをそれぞれ用いて、複数のインバータによるリング発振器を形成し、発振器特性のシミュレーションを行った結果を図４に示す。なお、このシミュレーションに際しては、上記２種類のトランジスタにおいて、ボディ固定用の電極を付加して、ボディ電位を固定して行った。
図４においては、横軸にボディ電圧（Ｖ）を示し、縦軸に発振周波数（ＭＨｚ）を示し、部分空乏化トランジスタで構成されたリング発振器の発振器特性を特性Ｃ１とし、完全空乏化トランジスタで構成されたリング発振器の発振器特性を特性Ｃ２として示している。
図４に示すように、完全空乏化トランジスタでは、ボディ電圧によらずボディが完全に空乏化されるため、発振器の周波数特性がボディ電圧にほとんど依存せず、発振周波数は２３２ＭＨｚでほぼ一定となっている。
これに対して、部分空乏化トランジスタではボディに半導体層が残っているため、その領域を通じてボディ電圧がトランジスタ全体に印加される。このため発振周波数がボディ電圧に大きく依存し、特性Ｃ１で示されるように、ボディ電圧が０．７Ｖに達するまでは、ボディ電圧の増加と共に発振周波数が増加する。
ここで、特性Ｃ１においては、ボディ電圧が０．７Ｖを越えると発振周波数が減少に転じるが、これは、ボディとソース・ドレイン層との間でダイオードがオンして、Ｐ-領域からＮ+層に向かって順方向電流が流れ始めるためである。
一般にボディ固定をする場合、Ｎチャネル型のＭＯＳトランジスタの場合はボディ電圧は接地レベル（０Ｖ）に固定するため、完全空乏化トランジスタより発振周波数は低くなる。しかし、図４からは、ボディ電圧を正電圧に上昇させることで完全空乏化トランジスタよりも発振周波数（動作速度）が高くなり、その特性が逆転することが判る。
Ｎチャネル型のＭＯＳトランジスタの場合、ボディ電圧が正電圧に上昇することで、トランジスタのしきい値電圧が低下し、ソースドレイン間に流れる電流が増加すること、ボディからソースに向かって微弱なＰＮ順方向電流が流れるため、バイポーラ素子の特徴を示し始めることが原因と考えられる。なお、Ｐチャネル型のＭＯＳトランジスタの場合は、電源電圧よりも低い電圧を印加することで発振周波数（動作速度）を高くすることができる。
発明者は、この特徴を利用して部分空乏化から完全空乏化へ状態変化するトランジスタを用いることで、動作電圧を変化させても動作速度を維持できる論理ゲートを構成するという技術思想に到達した。
図５および図６には、電源電圧が変化することでボディが部分空乏化から完全空乏化へ状態変化する様子を模式的に示している。図５においては、電源電圧Ｖｄｄ２＝０．８Ｖ場合のＮチャネル型のＭＯＳトランジスタの動作時のボディＢＲを模式的に表しており、ゲート電極ＧＴに０Ｖ〜Ｖｄｄ２の範囲のゲート電圧を印加した場合、ＳＯＩ層ＳＩの最深部に空乏化されない領域（Ｐ-領域）が残り、ボディＢＲが部分空乏化状態となっている。このように電源電圧が低いと、空乏層が広がりにくいため、ボディ深部に非空乏化領域が形成されることになる。
一方、図６においては、電源電圧Ｖｄｄ１＝１．２Ｖ場合のＮチャネル型のＭＯＳトランジスタの動作時のボディＢＲを模式的に表しており、ゲート電極ＧＴに０Ｖ〜Ｖｄｄ１の範囲のゲート電圧を印加した場合、空乏層が広がり、ボディＢＲは完全に空乏化した状態になる。
このように、電源電圧を変化させることでボディが部分空乏化から完全空乏化へ状態変化するトランジスタをボディ電圧を制御可能に構成し、それを用いて構成したボディ制御発振器を図７に示す。
図７に示すように、ボディ制御発振器は、複数、例えば１０１個のインバータＩＶをリング状に接続したリング発振器の形態を採り、各インバータＩＶは、インバータ接続されたＰチャネル型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＰＴと、Ｎチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＮＴとで構成されている。
ＰＭＯＳトランジスタＰＴのソースには外部から電源電圧Ｖｄｄが与えられ、ボディは電圧ＶＰに固定され、ＮＭＯＳトランジスタＮＴのソースは接地（ＧＮＤ）され、ボディは電圧ＶＮに固定される構成となっている。なお、ＰＭＯＳトランジスタＰＴおよびＮＭＯＳトランジスタＮＴは、電源電圧を変化させることでボディが部分空乏化から完全空乏化へ状態変化するように、ＳＯＩ層の厚みやチャネルドーズ量を設定している。
具体例としては、ゲート電極の材質としてポリシリコンを使用し、ＮＭＯＳトランジスタＮＴではゲート電極にＮ型不純物を導入し、ＰＭＯＳトランジスタＰＴではゲート電極にＰ型不純物を導入する。そしてＳＯＩ層の厚みを１００ｎｍとし、埋め込み酸化膜の厚みを３８０ｎｍとした場合、チャネルドーズ量を５×１０16／ｃｍ3〜１×１０17／ｃｍ3とすることで上記特性を有するＭＯＳトランジスタを得ることができる。なお、上記条件の場合、チャネルドーズ量が５×１０16／ｃｍ3より少ない場合は完全空乏化トランジスタとなり、電源電圧の変化による状態変化は得られない。一方、チャネルドーズ量が１×１０17／ｃｍ3より多い場合は部分空乏化トランジスタとなり、電源電圧の変化による状態変化は得られない。
このような構成のボディ制御発振器は、図８に示すような周波数特性を実現することができる。すなわち、図８においてはシミュレーション結果を示しており、横軸に電源電圧（Ｖ）を示し、縦軸に発振周波数（ＭＨｚ）を示しており、電源電圧が１Ｖ近傍を境に、それより低い電圧では部分空乏化モードとなり、それより高い電圧では完全空乏化モードとなる不連続な特性を有している。
部分空乏化モードでは、電源電圧が０．５Ｖから０．６Ｖの間で急速に発振周波数が高まり、０．８Ｖでは２３２ＭＨｚとなる。このとき、ボディ電圧ＶＰは電源電圧（Ｖｄｄ）−０．８Ｖとし、ボディ電圧ＶＮは０．８Ｖに設定されている。
電源電圧をさらに高めることで発振周波数が高まるが、電源電圧が１Ｖ近傍で完全空乏化モードに切り替わり、発振周波数は一旦、２３２ＭＨｚよりも低くなる。
完全空乏化モードでは、ボディ電位に影響を受けず電源電圧によって発振周波数が決まり、電源電圧が１．２Ｖに達することで発振周波数は２３２ＭＨｚに達し、さらに増加する。
このように、電源電圧の変化によってボディの空乏化状態が不連続に変わるＭＯＳトランジスタを使用することで、異なる電源電圧であるにもかかわらず、同一周波数（図８のシミュレーションでは２３２ＭＨｚ）となる箇所が２箇所存在する発振器を得ることができる。
このことは、異なる２つの電源電圧に対して、同一の遅延時間を得ることができる論理ゲートを実現できることを意味しており、このようなボディ電圧制御型の論理ゲートを図１に示した半導体集積回路装置１００に適用することで、電力の低減を図ることができる。
すなわち、ロジック回路ＬＣにおいては、ボディ電圧制御型の論理ゲートを全面的に適用し、メモリ回路ＭＣにおいては、その内部に存在するロジック回路（図示せず）にボディ電圧制御型の論理ゲートを適用し、通常動作時はすべて１．２Ｖで動作をさせ、予め定めた動作状態では電源電圧を０．８Ｖに低減させることで、主要なロジック回路の電力を削減することができる。
ここで、予め定めた動作状態とは、例えばモバイル機器などでグラフィックメモリを使ったディスプレイ表示は止めるが、内部のアプリケーション処理は継続するような場合である。こうした場合、従来、メモリ回路は低電圧データリテンション動作、ディスプレイ動作といった処理は中止するものの、ロジック回路は通常通りに動作を続ける必要がある。しかし、電源電圧の変化によってボディの空乏化状態が変わるＭＯＳトランジスタを使用することで、図８を用いて説明したように、電源電圧が１．２Ｖでも０．８Ｖでも同一の遅延時間が得られる論理ゲートを実現できるので、チップに供給する電圧を一律に、１．２Ｖから０．８Ｖに低下させた場合でも、メモリ回路では低電圧データリテンション動作を維持し、ロジック回路でも動作を実行することが可能となる。
ここで、図９〜図１２を用いてボディ固定のための具体的な構成について説明する。
図９は、ＭＯＳトランジスタをゲート電極ＧＴの上方から見た場合の平面図であり、ソース・ドレイン層ＳＤに挟まれたゲート電極ＧＴ下の領域にボディが存在し、その一部はゲート電極ＧＴのゲート幅に沿った方向の一方の端部外方にまで延在し、ボディコンタクト領域ＢＣＲとして露出している。当該ボディコンタクト領域ＢＣＲにボディコンタクトＢＣを接続することで、ボディ電位を固定することができる。
図１０には、図９に示すＡ−Ａ線での断面構成を示す。
図１０に示すように、ＳＯＩ基板の埋め込み酸化膜ＢＸ上のＳＯＩ層ＳＩは、トレンチ分離膜ＦＴによって活性領域が規定され、当該活性領域にソース・ドレイン層ＳＤおよびボディＢＲが形成される。ボディＢＲ上にはゲート絶縁膜ＧＸを介してゲート電極ＧＴが配設され、ゲート電極ＧＴには、ゲートコンタクトＧＣを介して制御電圧が与えられる。
図１１は、ボディ固定のための他の構成例を示す斜視図であり、ゲート電極ＧＴ下のソース・ドレイン層ＳＤに挟まれた領域にボディＢＲが存在するという点では図９の場合と同じであるが、ボディＢＲはゲート電極ＧＴのゲート幅に沿った方向の一方の端部外方だけでなく、ソース・ドレイン層ＳＤの周りを囲むようにも延在している。この部分がボディコンタクト領域ＢＣＲとなり、当該ボディコンタクト領域ＢＣＲにボディコンタクトＢＣを接続することで、ボディ電位を固定することができる。
図１２には、図１１に示すＢ−Ｂ線での断面構成を示す。
図１２に示すように、ＳＯＩ基板の埋め込み酸化膜ＢＸ上のＳＯＩ層ＳＩは、トレンチ分離膜ＦＴによって活性領域が規定されるが、ゲート電極ＧＴのゲート幅に沿った方向の一方の端部外方およびソース・ドレイン層ＳＤの周りのボディコンタクト領域ＢＣＲの上方にもトレンチ分離膜ＦＴが存在し、ボディコンタクト領域ＢＣＲが露出しない構成となっている。ボディコンタクトＢＣは当該トレンチ分離膜ＦＴを貫通してボディコンタクト領域ＢＣＲに接続される構成となっている。
このように、ＳＯＩ基板のＳＯＩ層ＳＩをボディとすることができるＳＯＩデバイスは、ボディを電気的に半導体基板から分離することができるので、ボディ電位を任意に設定するために適した構造である。
（Ｂ．実施の形態２）
図１３は、本発明に係る実施の形態２の自己補正型参照電圧発生回路２００の構成を示すブロック図である。
自己補正型参照電圧発生回路２００は、ボディ制御発振器１および２と、位相比較器３と、チャージポンプ５と、ループフィルタ６と、参照電圧発生回路７（補正回路）とを主たる構成として備え、位相比較器３、チャージポンプ５およびループフィルタ６は、いわゆるＰＬＬ（Phase-Locked Loop）回路を構成している。
ボディ制御発振器１および２の出力は、それぞれ自らの入力にフィードバックされるとともに、それぞれ位相比較器３の入力部ＩＮ１およびＩＮ２に内部発振クロックＣＬＫ１およびＣＬＫ２として入力される。位相比較器３では両者の位相を比較し、ずれが存在している場合には当該ずれを解消するためのアップ信号（ｕｐ）およびダウン信号（ｄｏｗｎ）をパルス信号として出力する。
チャージポンプ５は、電源電圧Ｖｄｄをソースに受けるＰＭＯＳトランジスタＰ１と、ソースが接地（ＧＮＤ）されたＮＭＯＳトランジスタＮ１とが直列に接続された構成を有し、両トランジスタの接続ノードが出力部となっており、入力信号が活性化されている期間だけ、出力部に対して電源電圧ＶｄｄまたはＧＮＤから一定電流を供給できる機能を有している。
位相比較器３から出力されるアップ信号は、インバータ４を介して反転アップ信号（バーｕｐ）としてチャージポンプ５のＰＭＯＳトランジスタＰ１のゲートに与えられ、ダウン信号は、チャージポンプ５のＮＭＯＳトランジスタＮ１のゲートに与えられる。
ループフィルタ６は、チャージポンプ５の出力部に一端を接続された抵抗素子Ｒ１と、抵抗素子Ｒ１の他端に一端が接続された抵抗素子Ｒ２と、抵抗素子Ｒ２の他端にゲートが接続されたデプレッション型のＮＭＯＳトランジスタＮ２とを備え、抵抗素子Ｒ１とＲ２との接続ノードが出力部となっている。ループフィルタ６は、ＮＭＯＳトランジスタＮ２のゲート容量をキャパシタ代わりに用いて、チャージポンプ５の出力に応じて電荷の蓄積および放出を行うことで、参照電圧発生回路７に対する出力信号を生成する。
参照電圧発生回路７は、＋端子にループフィルタ６の出力部が接続されたコンパレータＣ１と、ソースに電源電圧Ｖｄｄ（後述するＶｄｄ２よりは高い電圧）が与えられコンパレータＣ１の出力によってゲートが制御されるＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ２のドレインにゲートが接続されたデプレッション型のＮＭＯＳトランジスタＮ３とを備えている。そして、ＰＭＯＳトランジスタＰ２のドレイン電圧が参照電圧Ｖｄｄ２としてボディ制御発振器２に与えられるとともに、コンパレータＣ１の−端子にも与えられる。ＮＭＯＳトランジスタＮ３は、そのゲート容量がキャパシタとして使用される。
ボディ制御発振器１は、複数、例えば１０１個のインバータＩＶ１をリング状に接続したリング発振器の形態を採り、各インバータＩＶ１は、インバータ接続されたＰＭＯＳトランジスタＰＴ１と、ＮＭＯＳトランジスタＮＴ１とで構成され、ＰＭＯＳトランジスタＰＴ１のソースには電源電圧Ｖｄｄ１が与えられ、ボディは電圧ＶＰに固定される。そして、ＮＭＯＳトランジスタＮＴ１のソースは接地（ＧＮＤ）され、ボディは電圧ＶＮに固定される構成となっている。なお、ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１は、電源電圧を変化させることでボディが部分空乏化から完全空乏化へ状態変化するように、ＳＯＩ層の厚みやチャネルドーズ量を設定しているが、この場合、完全空乏化モードとなるように電源電圧Ｖｄｄ１を１．２Ｖに設定しているので、ＰＭＯＳトランジスタＰＴ１もＮＭＯＳトランジスタＮＴ１もボディ電圧には依存しない。
ボディ制御発振器２は、複数、例えば１０１個のインバータＩＶ２をリング状に接続したリング発振器の形態を採り、各インバータＩＶ２は、インバータ接続されたＰＭＯＳトランジスタＰＴ２と、ＮＭＯＳトランジスタＮＴ２とで構成され、ＰＭＯＳトランジスタＰＴ２のソースには参照電圧Ｖｄｄ２が与えられ、ボディは電圧ＶＰに固定されている。そして、ＮＭＯＳトランジスタＮＴ２のソースは接地（ＧＮＤ）され、ボディは電圧ＶＮに固定される構成となっている。なお、ボディ制御発振器１の電源電圧Ｖｄｄ１は、チップ外部から与えられる。
ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２は、電源電圧を変化させることでボディが部分空乏化から完全空乏化へ状態変化するように、ＳＯＩ層の厚みやチャネルドーズ量を設定しており、この場合、部分空乏化モードとなるように参照電圧Ｖｄｄ２を０．８Ｖに設定し、ＰＭＯＳトランジスタＰＴ２のボディ電圧ＶＰは０Ｖ、ＮＭＯＳトランジスタＮＴ２のボディ電圧ＶＮは０．８Ｖに設定している。
このような構成を有する自己補正型参照電圧発生回路２００においては、参照電圧Ｖｄｄ２が変化してボディ制御発振器２が出力する内部発振クロックＣＬＫ２の位相が変化すると、位相比較器３からアップ信号またはダウン信号が出力される。例えば、内部発振クロックＣＬＫ２の位相が遅れている場合は、位相比較器３はアップ信号を出力し、インバータ４により反転アップ信号となって活性化され、その期間だけチャージポンプ５のＰＭＯＳトランジスタＰ１をオンする。これにより、ＰＭＯＳトランジスタＰ１を介して電源電流がループフィルタ６に流入し、キャパシタとしてのＮＭＯＳトランジスタＮ２を充電し、出力電圧を高くする。これらの回路を用いることにより、位相のずれ情報を電圧値（電荷量）に変換して蓄積しておくことができるが、ここで蓄積された電荷量は、絶対量が小さく、非常に駆動能力の弱い（出力インピーダンスの高い）信号であるため、参照電圧発生回路７を用いることで、蓄積された情報に対応する電圧値を、比較的低インピーダンスな参照電圧Ｖｄｄ２として出力する構成となっている。
参照電圧発生回路７のコンパレータＣ１は、参照電圧Ｖｄｄ２とループフィルタ６の出力電圧との比較を行い、参照電圧Ｖｄｄ２の方が低い期間にはＰＭＯＳトランジスタＰ２をオンするように制御信号を出力する。
ＰＭＯＳトランジスタＰ２がオンすると参照電圧Ｖｄｄ２が予め設定された値、ここでは０．８Ｖにまで高くなる。参照電圧Ｖｄｄ２が０．８Ｖに達すると、ボディ制御発振器２が出力する内部発振クロックＣＬＫ２の位相が、ボディ制御発振器１が出力する内部発振クロックＣＬＫ１の位相と等しくなり、位相比較器３はアップ信号の出力を停止する。
逆に、内部発振クロックＣＬＫ２の位相が進んで位いる場合は、位相比較器３はダウン信号を出力し、参照電圧Ｖｄｄ２の値を下げるように動作する。
このように、自己補正型参照電圧発生回路２００は、参照電圧Ｖｄｄ２が０．８Ｖを維持するように自己補正するので、安定した参照電圧Ｖｄｄ２を提供することができ、ボディ制御発振器１と２とで、位相の揃った内部発振クロックＣＬＫ１およびＣＬＫ２を得ることができる。
ボディ制御発振器１および２のように、複数のインバータで構成される回路においては、プロセスバラツキにより全く同じ周波数で動作する保証はない。そのプロセスバラツキを吸収して補正するには自己補正型参照電圧発生回路２００の適用が非常に有効な手法となる。
なお、自己補正型参照電圧発生回路２００は、図１に示した半導体集積回路装置１００においては個々のロジック回路ＬＣやメモリ回路ＭＣの近傍に配置された内部電圧発生回路内（図示せず）に設けられる。内部電圧発生回路内には、自己補正型参照電圧発生回路２００により発生する参照電圧Ｖｄｄ２に基づいて、実際の負荷に供給する電源電圧Ｖｄｄ２を発生する回路が設けられており、補正された参照電圧Ｖｄｄ２に基づいて電源電圧Ｖｄｄ２が生成される。
完全空乏化モードと部分空乏化モードとで動作周波数を一致させるためには、部分空乏化モードで動作する論理ゲートの電源電圧の精度が重要になるが、自己補正型参照電圧発生回路２００では、ボディ制御発振器２の発振周波数とボディ制御発振器１の発振周波数とが同じになるように参照電圧Ｖｄｄ２が補正されているので、精度の高い電源電圧Ｖｄｄ２を得ることができる。
そして、ボディ制御発振器１および２を構成するインバータＩＶ１およびＩＶ２と全く同じに形成された論理ゲートを半導体集積回路装置１００のロジック回路ＬＣ等で使用すれば、当該論理ゲートにおいては、電源電圧を１．２Ｖとした場合は完全空乏化モードとなって、例えば発振周波数２３２ＭＨｚであれば、１段あたりの遅延時間が４ｎｓｅｃ／１００＝４０ｐｓｅｃの論理ゲートを得ることができる。
また、電源電圧を０．８Ｖとし、ボディ電圧ＶＰを０Ｖ、ボディ電圧ＶＮを０．８Ｖとした場合は部分空乏化モードとなって、この場合も、１段あたりの遅延時間が４０ｐｓｅｃの論理ゲートを得ることができる。
このように、自己補正型参照電圧発生回路２００を用いることで、部分空乏化モードを実現するための電源電圧Ｖｄｄ２を精度良く得ることができ、異なる電源電圧を印加した場合でも動作周波数が同一の半導体集積回路装置を得ることができる。
（Ｃ．実施の形態３）
図１４は、本発明に係る実施の形態３の自己補正型参照電圧発生回路３００の構成を示すブロック図である。なお、図１３に示した自己補正型参照電圧発生回路２００と同一の構成については同一の符号を付し、重複する説明は省略する。
自己補正型参照電圧発生回路３００は、ボディ制御発振器１および２が出力する内部発振クロックＣＬＫ１およびＣＬＫ２の位相を位相比較器３によって比較し、両者の位相にずれがある場合は、当該ずれを解消するためのアップ信号およびダウン信号をパルス信号として出力し、参照電圧発生回路７Ａ（補正回路）においてボディ制御電圧に対応する参照電圧ＶＰおよびＶＮを補正してボディ制御発振器２に与え、ボディ制御発振器２の位相を調整してボディ制御発振器１の位相と一致させるという動作を行う。
位相比較器３の構成は自己補正型参照電圧発生回路２００と同一であるが、ボディ制御発振器２が出力する内部発振クロックＣＬＫ２が入力部ＩＮ１に与えられ、ボディ制御発振器１が出力する内部発振クロックＣＬＫ２が入力部ＩＮ２に与えられる点で、自己補正型参照電圧発生回路２００とは異なっている。なお、ボディ制御発振器１および２の電源電圧Ｖｄｄ１およびＶｄｄ２は、チップ外部から与えられる。
参照電圧発生回路７Ａは、＋端子にループフィルタ６の出力部が接続されたコンパレータＣ１と、ソースに電源電圧Ｖｄｄ（Ｖｄｄ２と等しくても良い）が与えられコンパレータＣ１の出力によってゲートが制御されるＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ２のドレインにゲートが接続されたデプレッション型のＮＭＯＳトランジスタＮ３と、電源電圧Ｖｄｄ２をソースに受けるＰＭＯＳトランジスタＰ４と、ソースが接地（ＧＮＤ）されＰＭＯＳトランジスタＰ４と直列に接続されるＮＭＯＳトランジスタＮ４とを備えている。
ＰＭＯＳトランジスタＰ２のドレイン電圧が、参照電圧ＶＰとしてボディ制御発振器２に与えられるとともに、コンパレータＣ１の−端子およびＰＭＯＳトランジスタＰ４のゲートにも与えられる。
また、ＮＭＯＳトランジスタＮ４のゲートはＰＭＯＳトランジスタＰ４との接続ノードに接続され、当該接続ノードの電圧が参照電圧ＶＮとしてボディ制御発振器２に与えられる。
このような構成を有する自己補正型参照電圧発生回路３００においては、外部から与えられる電源電圧Ｖｄｄ２が変化してボディ制御発振器２が出力する内部発振クロックＣＬＫ２の位相が変化すると、位相比較器３からアップ信号またはダウン信号が出力される。例えば、内部発振クロックＣＬＫ２の位相が遅れている場合は、位相比較器３はダウン信号を出力し、ダウン信号が与えられている期間だけチャージポンプ５のＮＭＯＳトランジスタＮ１をオンする。これにより、ＮＭＯＳトランジスタＮ１を介してキャパシタとしてのＮＭＯＳトランジスタＮ２から電荷が流出し、出力電圧が低くなる。
チャージポンプ５の出力電圧が低くなると、参照電圧発生回路７ＡのコンパレータＣ１は、参照電圧ＶＰとの比較を行い、参照電圧ＶＰの方が高い期間にはＰＭＯＳトランジスタＰ２をオフするように制御信号を出力する。
ＰＭＯＳトランジスタＰ２がオフすると参照電圧ＶＰが低くなり、内部発振クロックＣＬＫ２に与えられる。
参照電圧ＶＰが低下すると、ＰＭＯＳトランジスタＰ４がオンして、ＰＭＯＳトランジスタＰ４のドレイン電圧が高まり、参照電圧ＶＮとして内部発振クロックＣＬＫ２に与えられる。
ボディ制御発振器２を構成するインバータＩＶ２のＰＭＯＳトランジスタＰＴ２は、ボディ電圧として与えられる参照電圧ＶＰが低くなると動作速度が速くなる。また、ＮＭＯＳトランジスタＮＴ２は、ボディ電圧として与えられる参照電圧ＶＮが高くなると動作速度が速くなるので、インバータＩＶ２の動作が速くなり、最終的にはボディ制御発振器２の発振周波数が高くなって、ボディ制御発振器２が出力する内部発振クロックＣＬＫ２の位相が、ボディ制御発振器１が出力する内部発振クロックＣＬＫ１の位相と等しくなり、位相比較器３はダウン信号の出力を停止する。逆に、内部発振クロックＣＬＫ２の位相が進んで位いる場合は、位相比較器３はアップ信号を出力し、参照電圧ＶＰの値を上げるように動作する。
図１３に示した自己補正型参照電圧発生回路２００では、ボディ制御発振器２の電源電圧に対応する参照電圧Ｖｄｄ２を制御することで自己補正を行う構成であったが、この場合、実際の論理ゲートを部分空乏化モードで動作させるための電源電圧Ｖｄｄ２を参照電圧Ｖｄｄ２に基づいて発生させる必要が生じる。そのためには、チップ内のロジック回路全体を駆動する電流駆動能力を有した内部電源電圧発生回路が必要となる。
その場合、当該内部電源電圧発生回路がチップに占める面積占有率や電力効率を考えると、電源電圧はチップ外部から供給する方が望ましく、仮に外部供給の電源電圧（例えば１．２Ｖ、０．８Ｖ）にばらつきがあっても、内部で調整できるのであれば問題はない。
自己補正型参照電圧発生回路３００は、このような要求に対応することができ、参照電圧発生回路７Ａが発生するのはボディ電圧ＶＰ（ＰＭＯＳトランジスタのボディ電圧）およびＶＮ（ＮＭＯＳトランジスタのボディ電圧）に対応する参照電圧ＶＰおよびＶＮであり、ボディ制御発振器２の位相がボディ制御発振器１の位相と一致するように参照電圧ＶＰおよびＶＮの電圧値を補正する。従って、チップ外部から供給される電源電圧Ｖｄｄ１およびＶｄｄ２にばらつきが生じても、参照電圧ＶＰおよびＶＮを補正して発振周波数を調整できる。
このようにボディ電圧を補正する方式を採る場合、ボディ電圧は電源電圧と比べて消費電流が少ないため、参照電圧発生回路７Ａを非常にコンパクトに作ることができ、また参照電圧ＶＰおよびＶＮに基づいてボディ電圧ＶＰおよびＶＮを発生させる内部電圧発生回路も電流駆動能力は小さくて済むので、十分な低消費電力化を図ることができる。
図１５には位相比較器３の構成例を示す。
図１５に示すように、入力部ＩＮ１およびＩＮ２に与えられた入力信号は、それぞれインバータＧ１およびＧ２を介して反転される。インバータＧ１の出力はＮＡＮＤ回路Ｇ３に入力され、ＮＡＮＤ回路Ｇ３の出力は、インバータＧ９、ＮＡＮＤ回路Ｇ４および４入力のＮＡＮＤ回路Ｇ１０に入力される。
インバータＧ９の出力はインバータＧ１２に入力され、インバータＧ１２の出力は、３入力のＮＡＮＤ回路Ｇ１４に入力される。ＮＡＮＤ回路Ｇ１４の出力はインバータＧ１６に与えられるとともに、ＮＡＮＤ回路Ｇ３にフィードバックされる。そしてインバータＧ１６の出力がアップ信号となる。
ＮＡＮＤ回路Ｇ４の出力は、ＮＡＮＤ回路Ｇ１０およびＮＡＮＤ回路Ｇ１４に入力されるとともに、ＮＡＮＤ回路Ｇ５に入力され、ＮＡＮＤ回路Ｇ５の出力は、ＮＡＮＤ回路Ｇ４に入力される。また、ＮＡＮＤ回路Ｇ１０の出力は、ＮＡＮＤ回路Ｇ１４に入力されるとともに、ＮＡＮＤ回路Ｇ５に入力される。
インバータＧ２の出力はＮＡＮＤ回路Ｇ８に入力され、ＮＡＮＤ回路Ｇ８の出力は、インバータＧ１１、ＮＡＮＤ回路Ｇ７およびＮＡＮＤ回路Ｇ１０に入力される。
インバータＧ１１の出力はインバータＧ１３に入力され、インバータＧ１３の出力は、３入力のＮＡＮＤ回路Ｇ１５に入力される。ＮＡＮＤ回路Ｇ１５の出力はインバータＧ１７に与えられるとともに、ＮＡＮＤ回路Ｇ８にフィードバックされる。そしてインバータＧ１７の出力がダウン信号となる。
ＮＡＮＤ回路Ｇ７の出力は、ＮＡＮＤ回路Ｇ１０およびＮＡＮＤ回路Ｇ１５に入力されるとともに、ＮＡＮＤ回路Ｇ６に入力され、ＮＡＮＤ回路Ｇ６の出力は、ＮＡＮＤ回路Ｇ７に入力される。また、ＮＡＮＤ回路Ｇ１０の出力は、ＮＡＮＤ回路Ｇ１４に入力されるとともに、ＮＡＮＤ回路Ｇ６に入力される。なお、ＮＡＮＤ回路Ｇ１０の出力は、ＮＡＮＤ回路Ｇ６に入力されるとともに、ＮＡＮＤ回路Ｇ１５に入力される。
（Ｄ．変形例１）
以上説明した実施の形態１〜３においては、論理ゲートを構成するＭＯＳトランジスタを、電源電圧の変化によってボディの空乏化状態が変わるように構成し、当該ＭＯＳトランジスタのボディ電位を制御することで、動作速度を制御する構成を示したが、ボディをゲートに接続したゲートボディ直結型構造を採用しても良い。
図１６には、ゲートボディ直結型構造のＭＯＳトランジスタにより構成したリング発振器を示す。
図１６に示すようにリング発振器を構成する複数のインバータＩＶ３のそれぞれは、インバータ接続されたＰＭＯＳトランジスタＰＴ３と、ＮＭＯＳトランジスタＮＴ３とで構成され、ＰＭＯＳトランジスタＰＴ３のソースには電源電圧Ｖｄｄが与えられ、ボディはゲートに直結され、ＮＭＯＳトランジスタＮＴ３のソースは接地（ＧＮＤ）され、ボディはゲートに直結される構成となっている。なお、ＰＭＯＳトランジスタＰＴ３およびＮＭＯＳトランジスタＮＴ３は、電源電圧を変化させることでボディが部分空乏化から完全空乏化へ状態変化するように、ＳＯＩ層の厚みやチャネルドーズ量を設定している。
図１７および図１８にはゲートボディ直結型構造の構成例を示す。
図１７は、ＭＯＳトランジスタをゲート電極ＧＴの上方から見た場合の平面図であり、ソース・ドレイン層ＳＤに挟まれたゲート電極ＧＴ下の領域にボディが存在し、その一部はゲート電極ＧＴのゲート幅に沿った方向の一方の端部外方にまで延在し、ボディコンタクト領域ＢＣＲとして露出している。当該ボディコンタクト領域ＢＣＲにボディコンタクトＢＣを接続し、ゲート電極ＧＴに接続されたゲートコンタクトＧＣと接続することで、ゲートとボディとを電気的に接続することができる。
図１８は、ボディ固定のための他の構成例を示す斜視図であり、ゲート電極ＧＴ下のソース・ドレイン層ＳＤに挟まれた領域にボディＢＲが存在するという点では図１７の場合と同じであるが、ボディＢＲはゲート電極ＧＴのゲート幅に沿った方向の一方の端部外方だけでなく、ソース・ドレイン層ＳＤの周りを囲むようにも延在している。この部分がボディコンタクト領域ＢＣＲとなる。ゲート電極ＧＴのゲート幅に沿った方向の一方の端部は、トレンチ分離膜（図示せず）を間に介してボディコンタクト領域ＢＣＲの上方に延在しているので、当該端部を厚さ方向に貫通し、さらにトレンチ分離膜を貫通してボディコンタクト領域ＢＣＲに達するゲートボディ直結コンタクトＧＢＣを形成することで、ゲートとボディとを電気的に接続することができる。
図１９および図２０には、ゲートボディ直結型構造の場合に、電源電圧が変化することでボディが部分空乏化から完全空乏化へ状態変化する様子を模式的に示している。図１９においては、電源電圧Ｖｄｄ２＝０．５Ｖ場合のＮチャネル型のＭＯＳトランジスタの動作時のボディＢＲを模式的に表しており、ゲート電極ＧＴに０Ｖ〜Ｖｄｄ２の範囲のゲート電圧を印加した場合、ＳＯＩ層ＳＩの最深部に空乏化されない領域（Ｐ-領域）が残り、ボディＢＲが部分空乏化状態となっているが、図５を用いて説明したボディ固定の場合に比べて低い電源電圧で動作することが判る。
また、図２０においては、電源電圧Ｖｄｄ１＝０．８Ｖ場合のＮチャネル型のＭＯＳトランジスタの動作時のボディＢＲを模式的に表しており、ゲート電極ＧＴに０Ｖ〜Ｖｄｄ１の範囲のゲート電圧を印加した場合、空乏層が広がり、ボディＢＲは完全に空乏化した状態となっているが、図６を用いて説明したボディ固定の場合に比べて低い電源電圧で完全空乏化することが判る。
一般に、ＮＭＯＳトランジスタでは、ボディ電圧が高くなるとしきい値が下がり、ＳＯＩデバイスにおいて、ゲートボディ直結型構造を採用した場合、ゲート電圧とともにボディ電圧が上がるので、オンしやすくなるという特徴がある。これについては、Y. Hirano, et. Al., IEDM, pp35-38, Dec.2003にて説明されている。
このように、ゲートボディ直結型のトランジスタは、電源電圧のさらなる低下を実現することができ、今後の超低電圧動作に向けて有効な手法であり、論理ゲートを構成するＭＯＳトランジスタを、電源電圧の変化によってボディの空乏化状態が変わるように構成し、当該ＭＯＳトランジスタのボディ電位をゲートとボディとを直結して制御することで、さらなる低電圧での高速動作を可能とすることができる。
（Ｅ．変形例２）
図１を用いて説明した半導体集積回路装置１００においては、ロジック回路ＬＣにおいては、ボディ電圧制御型の論理ゲートを全面的に適用し、メモリ回路ＭＣにおいてはボディ電圧制御型の論理ゲートを一部に適用するものとして説明したが、すべての回路は予めボディ電圧制御型の論理ゲートで構成しておき、外部から供給される電源線として、電圧固定ライン（パワーダウン非対応）、電圧可変ライン（パワーダウン対応）の２種類を配線する構成を採用しても良い。
すなわち、図２１に示す半導体集積回路装置１００Ａのように、チップ全体に渡るように、複数の外部供給電源線ＧＬ１（電圧固定ライン）および外部供給電源線ＧＬ２（電圧可変ライン）が配列されている。外部供給電源線ＧＬ２は、外部供給電源線ＧＬ１の２本おきに１本配設されているが、どの回路の上方にも外部供給電源線ＧＬ２が存在するように配設されている。
このような構成を採る場合、例えば、ロジック回路ＬＣを、例えば電源電圧が１．２Ｖでも０．８Ｖでも動作可能な回路として構成したい場合には、ロジック回路ＬＣを構成する論理ゲートには、外部供給電源線ＧＬ２から電源電圧を供給するように構成すれば良い。その場合、接地電位の供給には、ロジック回路ＬＣ上の何れかの外部供給電源線ＧＬ１を使用すれば良い。ロジック回路ＬＣでは、通常動作時には論理ゲートを構成するＭＯＳトランジスタに電源電圧１．２Ｖを供給して完全空乏化モードで使用し、待機時には当該ＭＯＳトランジスタに電源電圧０．８Ｖを供給して部分空乏化モードで使用するという使い分けが可能となり、低電圧化、低消費電力を実現した半導体集積回路装置を得ることができる。
このように回路に接続する電源線の線種を複数準備して、チップの用途に応じて電源線と回路との組み合わせを決定することで、要求されるスペックに応じた半導体集積回路装置を得ることができるので、スペックごとに、ボディ電圧制御型や、ボディ電圧固定型の論理ゲートを作り分ける場合に比べて検証作業が軽減し、製造コストの低減を図ることができる。
（Ｆ．実施の形態４）
最後に、本発明に係る半導体集積回路装置の実施の形態４として、図１３に示した自己補正型参照電圧発生回路２００をオンチップレギュレータとしてＳＯＣ（System On a Chip）に組み込んだ構成について説明する。
まず、比較のためにモバイル機器に使用されるロジック回路等を組み込んだＳＯＣ回路ＳＣに電源を供給する場合の一般的な構成について、図２２を用いて説明する。
図２２に示すようにＳＯＣ回路ＳＣには、モバイル機器の主電源スイッチをオフにしている場合でも電源を印加する必要のある低電力回路ＣＣ０（第１の半導体集積回路）と、グラフィック描画用のＤＲＡＭなどである大規模メモリＣＣ２（第２の半導体集積回路）と、ＭＰＵ（Micro Processing Unit）やＤＳＰ（Digital Signal Processor）など、ＬＣＤ（Liquid Crystal Display）の制御用の大規模ロジック回路ＣＣ３（第２の半導体集積回路）が含まれている。
低電力回路ＣＣ０には、例えば低消費電力のロジック回路や、時計用のタイマー、カウンタ、データ保持メモリなどが含まれており、チップ外部に設けたレギュレータチップＲＣ１から０．８Ｖの電源電圧が常時供給される構成となっている。
一方、大規模メモリＣＣ２および大規模ロジック回路ＣＣ３は、モバイル機器のスタンバイ時には動作をする必要のない回路であり、チップ外部に設けたレギュレータチップＲＣ２から通常動作時（ノーマルモード）には１．２Ｖの電源電圧が供給されるが、スタンバイ時（スタンバイモード）には、それぞれ切り替えスイッチＳＷ１およびＳＷ２によって電圧供給が遮断される構成となっている。
このような構成を採る理由は、消費電力の観点からは電源電圧は低い方が好ましいため、本来であればＳＯＣ回路ＳＣ内の回路はすべて電源電圧０．８Ｖで駆動できることが理想である。しかし、０．８ＶではＤＲＡＭやＳＲＡＭなどの動作下限電圧であるので、大規模メモリＣＣ２が動作しないこと、配線抵抗などによる電圧ドロップの影響が大きいことなどから、低電力回路ＣＣ０のみを０．８Ｖ駆動とし、その他の回路は１．２Ｖ駆動としたためである。
このため外部のレギュレータチップは０．８Ｖと１．２Ｖの２種類が必要となり、また低電力回路ＣＣ０と大規模ロジック回路ＣＣ３との間では、異電位間信号転送の必要が生じるので、そのために異電位間信号転送システムＳＴが設けられている。
このように、２種類の動作電圧に対して、それぞれレギュレータチップを準備していたが、レギュレータチップＲＣ１およびＲＣ２は、例えばリチウムイオン電池などの電源ＰＷから供給される３Ｖの電圧を降圧して、それぞれ０．８Ｖおよび１．２Ｖの電圧を出力するものであり、それぞれの実装面積は大きく、広い占有面積が必要となって装置の小型化を阻み、製造コストも嵩むことになる。
また、異電位間信号転送システムＳＴは、複雑な構成となり設計が複雑で、検証に要する期間が増すなどして設計コストが嵩むことになる。
図２３には、図１３に示した自己補正型参照電圧発生回路２００を０．８Ｖの電圧供給源として使用する構成を示す。なお、図２２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
図２３に示すようにＳＯＣ回路ＳＣ１には、低電力回路ＣＣ１（第１の半導体集積回路）と、大規模メモリＣＣ２と、大規模ロジック回路ＣＣ３と、０．８Ｖの電圧を出力する自己補正型オンチップレギュレータＯＲ（自己補正型電源）とが含まれている。この自己補正型オンチップレギュレータＯＲとして、図１３に示した自己補正型参照電圧発生回路２００を使用する。
そして、ＳＯＣ回路ＳＣ１には、チップ外部に設けたレギュレータチップＲＣから１．２Ｖの電源電圧が供給され、大規模メモリＣＣ２および大規模ロジック回路ＣＣ３のノーマルモードでの電源電圧となるが、スタンバイモードでは、それぞれ切り替えスイッチＳＷ１およびＳＷ２によって電圧供給が遮断される構成となっている。なお、レギュレータチップＲＣから供給される１．２Ｖの電源電圧は、自己補正型オンチップレギュレータＯＲの電源電圧ともなる。一方、低電力回路ＣＣ１には、ノーマルモードでは１．２Ｖの電源電圧が供給されるが、スタンバイモードでは、切り替えスイッチＳＷ０によって、自己補正型オンチップレギュレータＯＲの出力電圧０．８Ｖが与えられる構成となっている。
また、低電力回路ＣＣ１は、図２２に示した低電力回路ＣＣ０と同様に、低消費電力のロジック回路や、時計用のタイマー、カウンタ、データ保持メモリなどを含んでいるが、それら論理ゲートは、電源電圧が変化した場合に、完全空乏化モードあるいは部分空乏化モードに切り替わることで、動作周波数は変化しないＭＯＳトランジスタを用いて構成されている。
すなわち、図１３に示した自己補正型参照電圧発生回路２００のボディ制御発振器１および２を構成するインバータＩＶ１およびＩＶ２と全く同じに形成された論理ゲートを低電力回路ＣＣ１で使用すれば、当該論理ゲートにおいては、電源電圧を１．２Ｖとした場合は完全空乏化モードとなって、例えば発振周波数２３２ＭＨｚであれば、１段あたりの遅延時間が４ｎｓｅｃ／１００＝４０ｐｓｅｃの論理ゲートを得ることができる。
また、電源電圧を０．８Ｖとし、ボディ電圧ＶＰを０Ｖ、ボディ電圧ＶＮを０．８Ｖとした場合は部分空乏化モードとなって、この場合も、１段あたりの遅延時間が４０ｐｓｅｃの論理ゲートを得ることができる。
従って、低電力回路ＣＣ１では、電源電圧が１．２Ｖの場合も、０．８Ｖの場合も動作周波数が同じとなり、スタンバイモードになった場合でも、ノーマルモードと同じ動作が可能となる。
また、図１３を用いて説明したように、自己補正型参照電圧発生回路２００は、参照電圧Ｖｄｄ２が０．８Ｖを維持するように自己補正するので、参照電圧Ｖｄｄ２を出力電圧として取り出せば、安定した出力電圧０．８Ｖを得ることができ、電圧供給源として適している。なお、自己補正型参照電圧発生回路２００における電源電圧ＶｄｄおよびＶｄｄ１として、レギュレータチップＲＣの出力電圧１．２Ｖが与えられる。
以上説明したように、自己補正型参照電圧発生回路２００を、自己補正型オンチップレギュレータＯＲとして使用し、電源電圧０．８ＶをＳＯＣ回路ＳＣ１内部で生成することで、レギュレータチップは１種類で済み、レギュレータチップが占有する面積は減少し、製造コストも削減できる。
また、ノーマルモードでは、低電力回路ＣＣ１および大規模ロジック回路ＣＣ３は１．２Ｖで動作するので、異電位間信号転送システムが不要となって、設計コストの増大を防止できる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims (9)

  1. 複数の論理ゲートを有して構成された半導体集積回路装置であって、
    前記複数の論理ゲートのそれぞれは、ＭＯＳトランジスタを含み、該ＭＯＳトランジスタは、電源電圧によってチャネル領域に空乏化されない領域が残る部分空乏化状態と、前記チャネル領域が完全に空乏化される完全空乏化状態との２つの状態を有し、
    前記ＭＯＳトランジスタは、
    前記チャネル領域を含むボディが半導体基板とは電気的に分離されて前記ボディの電位を任意の電位に設定可能に構成され、
    前記部分空乏化状態を示す第１の電源電圧を与えた場合の動作速度が、前記完全空乏化状態を示す第２の電源電圧を与えた場合の動作速度と等しくなるように、前記部分空乏化状態においては前記ボディに正のボディ電圧が印加される、半導体集積回路装置。
  2. 前記ＭＯＳトランジスタは、
    前記半導体基板、前記半導体基板に配設された埋め込み酸化膜および前記埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板上に形成され、
    前記ボディは、前記ＳＯＩ層の表面内に形成され、その周囲を分離絶縁膜によって囲まれる、請求項１記載の半導体集積回路装置。
  3. 前記ＭＯＳトランジスタの前記ボディには、前記ボディ電圧として、
    Ｎチャネル型ＭＯＳトランジスタの場合は接地電位よりも高い電圧が印加され、
    Ｐチャネル型ＭＯＳトランジスタの場合は前記電源電圧よりも低い電圧が印加される、請求項２記載の半導体集積回路装置。
  4. 前記複数の論理ゲートのそれぞれは、
    前記ＭＯＳトランジスタの前記部分空乏化状態と前記完全空乏化状態との境界となる前記電源電圧で、遅延量が不連続に変化する、請求項１記載の半導体集積回路装置。
  5. 前記ＭＯＳトランジスタは、
    前記ボディとゲートとが電気的に接続される、請求項２記載の半導体集積回路装置。
  6. 前記第２の電源電圧は外部から供給され、
    前記第１の電源電圧は、内部電圧発生回路により前記半導体集積回路装置の内部で発生され、
    前記内部電圧発生回路は、
    前記第２の電源電圧により駆動され、前記ＭＯＳトランジスタで構成される第１のリング発振器と、
    前記第１の電源電圧により駆動され、前記ＭＯＳトランジスタで構成される第２のリング発振器と、
    前記第１および第２のリング発振器がそれぞれ発振する第１および第２の周波数の位相を比較する位相比較器と、
    前記位相比較器での比較結果に基づいて、前記第２の周波数が前記第１の周波数に等しくなるように前記第２のリング発振器に供給される前記第１の電源電圧を補正する補正回路とを有する、請求項１記載の半導体集積回路装置。
  7. 前記第１および第２の電源電圧は外部から供給され、
    前記ＭＯＳトランジスタの前記ボディに印加される前記ボディ電圧は、内部電圧発生回路により前記半導体集積回路装置の内部で発生され、
    前記内部電圧発生回路は、
    前記第２の電源電圧により駆動され、前記ＭＯＳトランジスタで構成される第１のリング発振器と、
    前記第１の電源電圧により駆動され、前記ＭＯＳトランジスタで構成される第２のリング発振器と、
    前記第１および第２のリング発振器がそれぞれ発振する第１および第２の周波数の位相を比較する位相比較器と、
    前記位相比較器での比較結果に基づいて、前記第２の周波数が前記第１の周波数に等しくなるように前記第２のリング発振器を構成する前記ＭＯＳトランジスタの前記ボディに印加される前記ボディ電圧を補正する補正回路とを有する、請求項１記載の半導体集積回路装置。
  8. 前記半導体集積回路装置は、
    第１の半導体集積回路と、
    第２の半導体集積回路と、
    前記外部から供給される前記第２の電源電圧を動作電圧とし、前記第１の電源電圧を出力する自己補正型電源とを有し、
    前記自己補正型電源は、前記内部電圧発生回路を含み、前記補正回路によって前記第１の電源電圧を補正して出力し、
    前記第１の半導体集積回路は、前記複数の論理ゲートを有し、前記半導体集積回路装置の通常動作時には前記第２の電源電圧が与えられ、前記半導体集積回路装置のスタンバイ時には、前記第２の電源電圧よりも低い前記第１の電源電圧が与えられ、
    前記第２の半導体集積回路は、前記半導体集積回路装置の通常動作時には前記第２の電源電圧が与えられ、前記半導体集積回路装置のスタンバイ時には、前記第２の電源電圧の供給が遮断され、
    前記第１および第２の半導体集積回路、前記自己補正型電源は、前記半導体基板、前記半導体基板に配設された埋め込み酸化膜および前記埋め込み酸化膜上に配設されたＳＯＩ層を有する共通のＳＯＩ基板上に形成され、
    前記ボディは、前記ＳＯＩ層の表面内に形成され、その周囲を分離絶縁膜によって囲まれる、請求項６記載の半導体集積回路装置。
  9. 第１の半導体集積回路と、
    第２の半導体集積回路と、
    外部から供給される第１の電源電圧を動作電圧とし、第２の電源電圧を出力する電源とを有し、
    前記第１の半導体集積回路は、前記半導体集積回路装置の通常動作時には前記第１の電源電圧が与えられ、前記半導体集積回路装置のスタンバイ時には、前記第１の電源電圧よりも低い前記第２の電源電圧が与えられ、
    前記第２の半導体集積回路は、前記半導体集積回路装置の通常動作時には前記第１の電源電圧が与えられ、前記半導体集積回路装置のスタンバイ時には、前記第１の電源電圧の供給が遮断され、
    前記第１の半導体集積回路および前記電源は、電源電圧によってチャネル領域に空乏化されない領域が残る部分空乏化状態と、前記チャネル領域が完全に空乏化される完全空乏化状態との２つの状態を有するＭＯＳトランジスタを含んだ複数の論理ゲートを有して構成され、
    前記ＭＯＳトランジスタは、
    前記チャネル領域を含むボディが半導体基板とは電気的に分離されて前記ボディの電位を任意の電位に設定可能に構成され、
    前記部分空乏化状態を示す前記第２の電源電圧を与えた場合の動作速度が、前記完全空乏化状態を示す前記第１の電源電圧を与えた場合の動作速度と等しくなるように、前記部分空乏化状態においては前記ボディに正のボディ電圧が印加され
    前記第１および第２の半導体集積回路、前記電源は、半導体基板、前記半導体基板に配設された埋め込み酸化膜および前記埋め込み酸化膜上に配設されたＳＯＩ層を有する共通のＳＯＩ基板上に形成され、
    前記ボディは、前記ＳＯＩ層の表面内に形成され、その周囲を分離絶縁膜によって囲まれる、半導体集積回路装置。
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