JP3917985B2 - 半導体集積回路装置及びマイクロコンピュータ - Google Patents

Description

本発明は半導体集積回路に係わり、特に高速かつ低電圧動作に適した半導体集積回路装置とマイクロコンピュータおよびそれらを用いたマイクロコンピュータシステムに関する。

ＭＯＳトランジスタを１Ｖ程度の低電源電圧で動作させる場合、ドライブ能力を上げ回路の動作速度を向上させるため、ＭＯＳトランジスタのしきい値を低く設定しなければならない。しかし、１９９３ シンポジュウム オン ブイ・エル・エス・アイ サーキッツ ダイジェスト オブ テクニカル ペーパーズ（１９９３年５月）第４５頁から第４６頁（１９９３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ４５−４６（Ｍａｙ １９９３））に述べられているように、しきい値をあまり低く設定すると、ＭＯＳトランジスタのサブスレッショルド特性（テーリング特性）によって、トランジスタを完全にオフすることができなくなり、サブスレッショルドリーク電流が流れ、消費電力が増大するという問題が生じる。

また、１９９４ シンポジュウム オン ブイ・エル・エス・アイ テクノロジ ダイジェスト オブ テクニカル ペーパーズ（１９９４年６月）第１３頁から第１４頁（１９９４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ１３−１４ （Ｊｕｎｅ １９９４））に述べられているように、ＭＯＳトランジスタが微細化するにつれプロセスばらつきに起因するしきい値等のＭＯＳトランジスタの基本パラメータの変動が大きくなる。

図１５はＭＯＳトランジスタのゲート長Ｌｇに対するしきい値の変化を示している。ゲート長Ｌｇが短くなるにつれ、ゲート長の加工寸法ばらつきによるしきい値のばらつきは大きくなる。

サブスレッショルドリーク電流をある値以下に制限するためのしきい値の下限を ０．２Ｖ、上記プロセスばらつきによるしきい値ばらつきを ±０．１５Ｖと仮定すると、しきい値の事実上の下限は ０．２Ｖ と ０．１５Ｖ の和 ０．３５Ｖ になってしまう。

このように従来の集積回路ではしきい値をあまり低く設定できない。特に電源電圧が低い場合にはＭＯＳトランジスタが完全に飽和していない領域で動作するため、ＭＯＳトランジスタ回路の動作速度はしきい値がわずかに高くなるだけで急激に遅くなり、従来から用いられているワーストケースを考慮した設計手法では所望の性能を得ることが困難になる。

１９９３ シンポジュウム オン ブイ・エル・エス・アイ サーキッツ ダイジェスト オブ テクニカル ペーパーズ（１９９３年５月）第４５頁から第４６頁（１９９３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ４５−４６（Ｍａｙ １９９３））

１９９４ シンポジュウム オン ブイ・エル・エス・アイ テクノロジ ダイジェスト オブ テクニカル ペーパーズ（１９９４年６月）第１３頁から第１４頁（１９９４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ１３−１４ （Ｊｕｎｅ １９９４））

本発明の課題は上記したような従来回路の問題点を解決することにある。

すなわち、ＭＯＳトランジスタによって構成される半導体集積回路において、サブスレッショルドリーク電流によって生じる消費電力の増加とＭＯＳトランジスタの動作速度との調和を好適に図ることのできる半導体集積回路を提供することにある。

さらには、上記消費電力と動作速度の調和を図るため、好適にしきい値電力の制御を行うことのできる半導体集積回路を提供することにある。

さらには、上記しきい値電力の制御を外部クロックの周波数を用いて簡便に制御することのできる半導体集積回路を提供することにある。

さらには、半導体集積回路装置が複数の動作周波数で動作する場合に、該動作周波数に対応したしきい値の制御を実現できる半導体集積回路装置を提供することにある。

さらには、ＭＯＳトランジスタのしきい値がバラツキを有する場合であっても、それぞれのトランジスタに最適なしきい値の制御を行うことのできる半導体集積回路装置を提供することにある。

さらには、上述した半導体集積回路装置を用いて、消費電力と動作速度との調和が最適に制御されるマイクロプロセッサ及びそれを用いたマイクロプロセッサシステムを提供することにある。

本発明の代表的な実施例によれば、上記課題を克服するため、主回路である論理回路に、主回路の基板バイアスと基板バイアスを共有する基板バイアス依存型の発振回路と、動作モードによって発振周波数が変化する動作モード依存型の発振回路を接続し、この二つの発振回路の発振出力を用いて基板バイアス制御回路によって両発振出力が同期するように比較制御することにより、主回路の基板バイアスを制御する。

さらに本発明の代表的な実施例による半導体集積回路装置は、所定の処理を行う論理回路と、該論理回路を構成するトランジスタのしきい値を制御する制御回路と、発振出力の周波数を可変とできる発振回路とを有し、上記論理回路は、半導体基体に形成されたＭＩＳトランジスタを含んで構成され、上記発振回路の発振出力は上記制御回路に供給され、上記制御回路には所定の周波数を有する基準クロックが供給され、上記制御回路は上記発振回路の発振出力の周波数を上記基準クロックの周波数に対応する値となるよに制御する第１の制御信号を出力し、上記論理回路を形成するＭＩＳトランジスタのしきい値電圧は上記第１の制御信号に対応した第２の制御信号により制御されることを特徴とする。

さらに本発明の代表的な実施例による半導体集積回路装置は、半導体基体に形成されたＭＩＳトランジスタを含む論理回路と、上記論理回路を構成するＭＩＳトランジスタのしきい値を制御する制御回路と、上記半導体基体に形成されたＭＩＳトランジスタを含み、発振出力の周波数を可変とできるよう構成されて発振回路とを有し、上記制御回路には、所定の周波数を有するクロック信号と、上記発振回路の発振出力が供給され、上記制御回路は、上記発振出力の発振周波数と上記クロック信号の周波数を比較し第１の制御信号を発生し、上記発振回路は、上記第１の制御信号により、上記発振出力の発振周波数が上記クロック信号の周波数に対応するよう制御され、上記発振出力の周波数の制御は、上記第１の制御信号により上記発振回路のしきい値を制御することにより行われ、上記第１の制御信号に対応した第２の制御信号により上記論理回路を形成するＭＩＳトランジスタのしきい値が制御されるよう構成されたことを特徴とする。

さらに本発明の代表的な実施例による半導体集積回路装置は、Ｐチャネル型ＭＩＳトランジスタとＮチャネル型ＭＩＳトランジスタを含んで形成された論理回路と、Ｐチャネル型ＭＩＳトランジスタとＮチャネル型ＭＩＳトランジスタを含んで形成された周波数可変の第１の発振回路と、上記Ｐチャネル型ＭＩＳトランジスタと上記Ｎチャネル型ＭＩＳトランジスタのしきい値電圧を制御する制御信号を発生する制御回路と、動作モードに応じて周波数の異なった複数の基準クロックを出力する第２の発振回路とを有し、上記制御回路は、上記基準クロックを受け、上記制御信号により上記第１の発振回路の発振周波数と上記基準クロックの周波数とが対応するよう制御することを特徴とする。

さらに本発明の代表的な実施例による半導体集積回路装置は、少なくとも第１及び第２の回路ブロックを有する論理回路と、発振周波数を可変とできる第１及び第２の発振回路と、上記第１の回路ブロック及び上記第１の発振回路を構成するＭＩＳトランジスタのしきい値電圧を制御する第１の制御回路と、上記第２の回路ブロック及び上記第２の発振回路を構成するＭＩＳトランジスタのしきい値電圧を制御する第２の制御回路と、上記第１及び第２の制御回路に共通に所定に周波数のクロック信号を供給するクロック供給回路とを有し、上記第１の制御回路は、クロック信号の周波数と上記発振回路の発振出力の周波数とが一致するように上記第１の回路ブロック及び上記第１の発振回路を構成するＭＩＳトランジスタのしきい値電圧を制御し、上記第２の制御回路は、クロック信号の周波数と上記発振回路の発振出力の周波数とが一致するように上記第２の回路ブロック及び上記第２の発振回路を構成するＭＩＳトランジスタのしきい値電圧を制御するよう構成されることを特徴とする。

さらに本発明の代表的な実施例によるマイクロコンピュータは、上述した半導体集積回路装置内の論理回路の処理量を検出する負荷検出手段を有し、上記負荷検出手段は、上記処理量に応じて上記クロック信号の周波数を変化させるよう構成されたことを特徴とする。

本発明の代表的な実施例によれば、回路中に設けた基板バイアス依存型の発振回路が、主回路である論理回路の動作モードによって決定された既知の周波数に同期して動作するので、基板バイアス依存型発振回路を構成するＭＯＳトランジスタのしきい値を動作モードに応じて最適制御できる。さらに、基板バイアス依存型発振回路の基板バイアスを主回路のそれと共通化してあるので、主回路を構成するＭＯＳトランジスタのしきい値を動作モードに応じて最適制御できる。これにより、サブスレッショルドリーク電流による消費電流増加が必要最低限に抑えることができる。また、発振回路が動作モードによって決定された既知の周波数に同期しているので、主回路のＭＯＳトランジスタの遅延時間を容易に見積もることができ、主回路の設計が容易になる。

さらに本発明の代表的な実施例によれば、所定の基準クロックによりトランジスタのしきい値を制御することができるため、簡単な回路構成によりトランジスタのしきい値を制御することができ、動作の高速性と消費電力の調和を図ることができる。

さらに本発明の代表的な実施例によれば、所定の基準クロックの周波数に同期するよう制御される発振回路の周波数の制御がしきい値電圧の制御により行われるため、内部の論理回路のしきい値電圧を効率良く制御することができる。

さらに本発明の代表的な実施例によれば、動作モードに応じて内部の論理回路のしきい値が変化するよう構成されるため、所定の動作モードに応じて論理回路を最適な動作速度とすることができる。

さらに本発明の代表的な実施例によれば、論理回路を複数のブロックに分割して上述の制御を行うよう構成されるため、製造プロセスによる素子ばらつきを補償したしきい値電圧の制御を行うことができる。

さらに本発明の代表的な実施例によれば、上述の論理回路の処理量を検出しこれに応じて論理回路の動作速度を制御することのできるマイクロコンピュータを得ることができる。

本発明の代表的な実施例によれば、回路を構成しているＭＯＳトランジスタのしきい値を動作モードＭＯＤＥ１によって制御できる。すなわち、高速動作が必要なときは外部から動作モード依存型発振回路ＶＣＬＫ１の発振出力ＣＬＫ１の発振周波数が高くする動作モードを選択することにより、主回路ＬＯＧ１を構成しているＭＯＳトランジスタのしきい値を小さくすることができる。サブスレッショルド電流は増加し主回路ＬＯＧ１の消費電力は増加するが、高速動作が可能になる。また逆に、低速動作が必要なときは外部から動作モード依存型発振回路ＶＣＬＫ１の発振出力ＣＬＫ１の発振周波数が低くする動作モードを選択することにより、主回路ＬＯＧ１を構成しているＭＯＳトランジスタのしきい値を高くすることができ、同時にサブスレッショルド電流は減少しＬＯＧ１の消費電力も減少させることができる。

以下、図を参照して本発明の実施例を説明する。

図１は本発明の第１の実施例を示す図である。

ＬＯＧ０は論理回路等の主回路、ＯＳＣ０は周波数を可変にできる周波数可変型の発振回路、ＣＮＴ０は制御回路である。

発振回路ＯＳＣ０は、端子Ｂ１に制御回路から制御信号を受けその信号の値により発振周波数が変化するよう構成される。制御回路ＣＮＴ０は、外部からクロック信号ＣＬＫ０を受けるとともに、発振回路ＯＳＣ０の発振出力を受けるよう構成される。ここで、周波数可変型発振回路ＯＳＣ０と、周波数可変型発振回路ＯＳＣ０の出力Ｓ０を入力とする制御回路ＣＮＴ０からなる閉回路系は、互いに負帰還がかかる安定な系になるように構成されている（周波数可変型発振回路ＯＳＣ０の出力Ｓ０によって負帰還がかかっている）。この閉回路系により、周波数可変型発振回路ＯＳＣ０の出力Ｓ０の発振周波数は外部クロックＣＬＫ０の周波数に対応した周波数となり、例えば出力Ｓ０の発振周波数と外部クロックの周波数とは同じ周波数で同期することとなる。

また、後述するように、発振回路ＯＳＣ０は半導体基板上に形成されたＮチャネル型ＭＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴとにより構成され、制御回路ＣＮＴ０からの制御電圧がＭＯＳＦＥＴの基板バイアスを変化させるように構成されており、基板バイアスの変化によりそのしきい値電圧が変化し、発振周波数が変化するように構成されている。

また、主回路ＬＯＧ０は、端子Ｂ０に制御回路ＣＮＴ０の制御信号をうけるよう構成され、この制御信号により主回路ＬＯＧ０を構成するＭＯＳトランジスタの基板バイアスを制御し、しきい値電圧を制御するよう構成されている。このような構成により、外部クロックＣＬＫ０により内部回路である主回路のしきい値を制御することが可能となり、外部クロックの周波数に応じて、内部回路のしきい値電圧、ひいては消費電力と動作速度を可変とすることができる。

すなわち、発振回路ＯＳＣ０は制御回路ＣＮＴ０の制御信号け、所定の周波数で発振する。ここで、発振回路ＯＳＣ０の発振出力の周波数と外部クロックの周波数が対応しない場合には、制御信号によりこの発振出力の周波数と外部から供給される外部クロックの周波数が対応するように制御される。そして、この制御信号は発振回路ＯＳＣ０を構成しているＭＯＳトランジスタの基板バイアスを変化させることによりそのしきい値を制御するよう構成されているため、発振回路のＭＯＳトランジスタは外部クロックに対応した発振周波数の出力が可能となる動作速度で動作するよう制御されることとなる。このように、発振回路を構成するＭＯＳトランジスタの基板バイアスが外部クロックの周波数に対応した値に制御可能となるため、発振回路の基板バイアスを制御する信号に対応した信号により主回路ＬＯＧ０の基板バイアスを制御すれば、外部クロックの周波数に対応した動作速度で動作するように主回路ＬＯＧ０を構成するＭＯＳトランジスタのしきい値を制御することが可能となる。

一般に、高い発振周波数を得るため高速な動作を行う場合にはしきい値の絶対値は低くされる変わりにサブシュレショールド電流による消費電力が増加し、低い発振周波数で足りる場合にはしきい値の絶対値は高くされ動作速度は低下する変わりに消費電力は少なくなる。主回路ＬＯＧ０が外部クロックを基準クロックとして動作する論理回路であれば、上述の構成をとることにより、外部クロックに対応した動作速度を有するようしきい値が適切に制御され、また、動作速度が比較的低速である場合には消費電力が少なくなるよう制御されることとなる。

以上説明した例では、発振回路の基板バイアスを制御することにより、発振回路の周波数を制御しているが、これに限らず、外部クロックの周波数に対応してＭＯＳトランジスタの動作速度を可変にすることができれば他の制御手段を採用することも可能である。この場合、発振回路は外部クロックの周波数に対応した動作速度を得るために必要な主回路ＬＯＧ０のしきい値を知るためのモニター手段として機能しているため、発振回路の周波数を制御する信号を主回路ＬＯＧ０のしきい値を制御するための信号に変換する必要が生ずる。

また、本実施例では、主回路のトランジスタのしきい値を制御するために基板バイアスを変化させている例を説明したが、基板バイアスに限らず、トランジスタのしきい値を制御でいるものであればよい。

なお、従来の周波数可変型発振回路では、リングオシレータを構成するインバータ回路の動作速度を可変とするため、インバータ回路への電流供給を制御するようなトランジスタが付加されている構成が一般的であるが、本実施例のように、基板バイアスの変化により発振周波数を変化させるよう構成すると、上述して電流制御用のトランジスタ等の素子が不要となるとともに、電流制御用の素子が存在しないため電源電圧を損失なくインバータ回路等に供給することができ発振周波数の上限を大きくし、可変となる周波数の範囲を広くとることができる。

また、発振回路の発振周波数を外部から供給されるクロック信号の周波数と同期させることが可能となり、外部から供給されるクロック信号の周波数が高くてもそれに追随することのできるＰＬＬ（フェーズ・ロックド・ループ）回路を構成することが可能となる。

図２は、本発明の別の実施例を示す図である。

主要部分は図１に説明した第１の実施例と同様であるため、その詳細については説明を省略する。本実施例が図１と異なるところは、しきい値を制御するための端子であるＢ０と周波数を制御するための端子であるＢ１を共通にノードＢ３により接続した点である。本実施例では、発振回路の発振周波数の制御は制御回路ＣＮＴ０からの制御信号により基板バイアスを変化させ行っているため、同じ制御信号により主回路ＬＯＧ０の基板バイアスを制御する構成をとっている。

この実施例においても図１の例と同様な効果を生ずることができ、且つ、制御回路ＣＮＴ０からの制御信号が共通にされているため、回路構成が簡潔にできる。

また、この場合においても、上述したように発振可能な周波数範囲の広い発振回路および、高い周波数の外部クロック信号に追随することのできるＰＬＬ回路を得ることができ、また、主回路の動作速度と消費電力を外部クロックの周波数により制御することが可能となる。

図３は、本発明の別の実施例を示す図である。

この実施例では、ＭＯＳトランジスタの基板バイアスをそのトランジスタのしきい値制御端子として使用した場合を説明する。

主回路ＬＯＧ１と、基板バイアスによって発振周波数が変化する基板バイアス依存型の発振回路ＯＳＣ１があり、その基板バイアス依存型発振回路ＯＳＣ１の発振出力Ｓ１と動作モードに依存する発振回路ＶＣＬＫ１の発振出力ＣＬＫ１を用いて、基板バイアス制御回路ＣＮＴ１により主回路ＬＯＧ１の基板バイアスＢＰ１、ＢＮ１を発生している。

とくに制限されないが、本実施例による発振回路は半導体基板上に形成されたＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴにより構成され、インバータ回路を多段に接続したリングオシレータにより構成される。また、主回路の同様にＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴにより構成されるいわゆるＣＭＯＳ論理回路である。そして、ＢＰ１はＰＭＯＳトランジスタに印可する基板バイアス、ＢＮ１はＮＭＯＳトランジスタに印可する基板バイアスを表している。ここで、基板バイアスＢＰ１、ＢＮ１はそれぞれｐチャネルＭＯＳＦＥＴのｎ基板電極（またはｎウェル電極）と、ｎチャネルＭＯＳＦＥＴのｐチャネルＭＯＳＦＥＴのｐ基板電極（またはｐウェル電極）に与える電位を表している。

動作モード依存型発振回路ＶＣＬＫ１はシステムクロックＳＣＬＫ１を基準クロックとして、システム外部あるいはシステム内部から発生された動作モードを示す信号ＭＯＤＥ１に従って動作モードに依存した周波数の発振出力ＣＬＫ１を出力している。特に制限されないが、主回路ＬＯＧ１は発振出力ＣＬＫ１をクロックとして動作する論理回路によりこうせいされる。

基板バイアスＢＰ１、ＢＮ１は基板バイアスに依存する発振回路ＯＳＣ１にも接続されており、基板バイアス依存型発振回路ＯＳＣ１と、基板バイアス依存型発振回路ＯＳＣ１の出力Ｓ１を入力とする基板バイアス制御回路ＣＮＴ１からなる閉回路系は、互いに負帰還がかかる安定な系になるように設計されている（基板バイアス依存型発振回路ＯＳＣ１の出力Ｓ１によって負帰還がかかっている）。これにより、基板バイアス依存型発振回路ＯＳＣ１の出力Ｓ１の発振周波数は動作モード依存型発振回路ＶＣＬＫ１の発振出力ＣＬＫ１と同期している。

ここでの動作モードは、特に制限されないが、主回路を高速動作させるモード、比較的低速で動作するモード、回路の待機モードなど主回路に要求される動作速度と消費電力との関係により予め設定されたものである。

このように構成すると、基板バイアス依存型発振回路ＯＳＣ１の基板バイアスと主回路ＬＯＧ１の基板バイアスはともに基板バイアス制御回路ＣＮＴ１の出力ＢＰ１、ＢＮ１で制御されているので、主回路ＬＯＧ１の基板バイアスを動作モード依存型発振回路ＶＣＬＫ１の発振出力ＣＬＫ１によって制御できることになる。基板バイアスによってＭＯＳトランジスタのしきい値が変化するので、動作モードＭＯＤＥ１を変えることで主回路ＬＯＧ１を構成しているＭＯＳトランジスタのしきい値を変化させることができ、且つ動作モードに応じた最適な値にしきい値を制御できる。上述したようにしきい値の変化により主回路の動作速度及び消費電力は変化するため、動作モードを示す信号により制御回路に供給するクロック信号の周波数を変化させ、動作モードに敵した回路の動作速度及び消費電力の制御を行うことが可能となる。

この実施例及び以下に示す実施例では、動作モードを示す信号により動作モード依存型発振回路ＶＣＬＫ１の発振周波数を可変させ発振出力ＣＬＫ１を得ているが、図１あるいは図２に示すように制御回路ＣＮＴ１に直接外部からのクロック信号を入力するよう構成することもできる。この場合予め動作モードにより外部クロック（システムクロック）の周波数が変化すれば、同様に内部回路である主回路の動作速度及び消費電力を制御することができ、動作モード依存型発振回路ＶＣＬＫ１が不要となる分上述した実施例よりも簡単な回路構成により実現することができる。

また、この実施例では、ＢＰ１とＢＮ１によりＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴの双方の基板バイアスを制御しているが、ＢＰ１あるいはＢＮ１のいずれかを用いて一方のＭＯＳＦＥＴの基板バイアスを変化させることもできる。

上述した実施例を、図４乃至図６を用いてより詳細に説明する。

図４に示す回路の全体的な構成は図３と同様である。図４では図３の基板バイアス依存型発振回路ＯＳＣ１は５段のＣＭＯＳ（例えば、ゲート長０．２５μｍ、ゲート幅５μｍ）リングオシレータで構成されている。リングオシレータを構成しているＭＯＳトランジスタの基板電極（あるいはウェル電極）は発振周波数を可変するための制御線として使用されている。また、特に制限されないが、主回路ＬＯＧ１は信号Ａ，Ｂを入力とし信号Ｃを出力する２入力のＮＡＮＤゲート（ゲート長０．２５μｍ、ゲート幅５μｍ）で構成されている。また、図４では図３の基板バイアス制御回路ＣＮＴ１は基板バイアス発生回路ＢＧＥＮ１およびローパスフィルタＬＰＦ１および周波数位相比較器ＰＦＤ１で構成されており、周波数位相比較器ＰＦＤ１はたとえば図５（ａ）のような回路構成により実現することができる。ローパスフィルタＬＰＦ１はたとえば図５（ｂ）に示したようなラグリードフィルタにより構成することができる。

図５（ａ）は一般的な周波数位相比較器であるため詳細な説明は省略するが、基準となる周波数の信号ＲＥＦ１と所定の周波数の信号Ｓ１が入力され、その位相の差により出力信号Ｓ２を出力するよう構成される。また、図５（ｂ）も一般的な抵抗とコンデンサを用いたローパスフィルタ回路であるため詳細な説明は省略する。

基板バイアス発生回路ＢＧＥＮ１はラグリードフィルタからの電圧出力Ｓ３を基板バイアスに最適な電圧レベルに変換するＤＣ−ＤＣコンバータである。さらに、図４では図３の動作モード依存型発振回路ＶＣＬＫ１は周波数逓倍器ＰＬＬ１および動作モード制御回路ＭＣＵ１によって構成されている。固定周波数発振器ＣＫ１は動作モード依存型発振回路ＶＣＬＫ１の基準クロックとして使用している。

主回路ＬＯＧ１には、上述したような、動作モードがあり、その動作モード制御信号ＭＯＤＥに応じて動作モード制御回路ＭＣＵ１により周波数逓倍器ＰＬＬ１の逓倍率が変化する。したがって、主回路ＬＯＧ１の動作モードごとに異なる逓倍率で、固定周波数発振器ＣＫ１の固定周波数出力が逓倍され、周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１として出力される。ここでは発振出力ＣＬＫ１は周波数ｆ０（０ＭＨｚから１００ＭＨｚの任意の値）の方形波である。

ＣＭＯＳリングオシレータＯＳＣ１の発振出力Ｓ１は周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１とともに周波数位相比較器ＰＦＤ１に入力され、周波数位相比較器ＰＦＤ１の出力Ｓ２はローパスフィルタＬＰＦ１を経由し、基板バイアス発生回路ＢＧＥＮ１により基板バイアスＢＮ１、ＢＰ１を発生する。基板バイアスＢＰ１、ＢＮ１はＣＭＯＳリングオシレータＯＳＣ１と主回路ＬＯＧ１に共通に接続されている。図４に示すとおり、基板バイアスＢＮ１はＮ型ＭＯＳＦＥＴ（チャネル部分にゲート方向の矢印を付してあるトランジスタ）の基板電極に共通に供給され、基板バイアスＢＰ１はＰ型ＭＯＳＦＥＴ（チャネル部分にＮ型ＭＯＳＦＥＴと反対方向の矢印を付してあるトランジスタ）の基板電極に共通に供給されている。また、トランジスタが接続される動作電位点は、とくに制限されないがＶｄｄが約１Ｖ程度、Ｖｓｓが接地電位にされ、約１Ｖ程度の低電圧で動作するよう構成されている。

図７にはＭＯＳトランジスタの基板バイアス電圧としきい値電圧の関係を示してある。図７（ａ）がＮＭＯＳの場合であり、図７が（ｂ）ＰＭＯＳの場合である。

ＭＯＳトランジスタのしきい値は図７（ａ）（ｂ）のように基板バイアスによって変化し、一般に、しきい値の絶対値が大きい方が電流駆動能力が減少するので、図４のＣＭＯＳリングオシレータＯＳＣ１は基板バイアスＢＰ１、ＢＮ１によってその発振周波数が変化する電圧制御型発振器（ＶＣＯ）のように動作する。このことから、図４の回路は全体としてフェイズロックドループ（ＰＬＬ）構造を取り、ＣＭＯＳリングオシレータＯＳＣ１の発振周波数と位相が周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１の周波数と位相に一致するよう構成されている。なお、本実施例による発振回路（ＶＣＯ）及びＰＬＬ回路の図１等に示した実施例と同様に、発振可能な周波数範囲の広い発振回路および、高い周波数の外部クロック信号に追随することのできるＰＬＬ回路を得ることができ、また、主回路の動作速度と消費電力を外部クロックの周波数により制御することが可能となる。

また、ＰＬＬについては例えばアイ・イー・イー・イー、ジャーナル・オブ・ソリッド・ステート・サーキット、第２５５頁から第２６１頁、１９８７年４月号（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ ２２、ＮＯ ２、ＡＰＲＩＬ １９８７）に記載されている。

次に、主回路ＬＯＧ１の動作モードの変化に対応して主回路ＬＯＧ１を構成しているＭＯＳトランジスタの基板バイアスＢＰ１、ＢＮ１及び、しきい値がどのように変化するかを、図６のタイミングチャートを用いて説明する。動作モードＭＯＤＥが変化すると動作モード制御回路ＭＣＵ１によって周波数逓倍器ＰＬＬ１の周波数逓倍率が変化する。これによって周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１が変化する。ここでは、時間の進行に従い、周波数ｆ０が７５ＭＨｚから５０ＭＨｚに変化している。これにより、基板バイアスＢＰ１の電位は１．３Ｖから１．６Ｖ程度に高くなり、基板バイアスＢＮ１の電位は−０．３Ｖから−０．６Ｖ程度に低くなる。これによってＭＯＳトランジスタのしきい値が大きくなるので（図５参照）、基板バイアス依存型発振回路ＯＳＣ１の周波数ｆ１もしだいに低下し周波数がｆ０（５０ＭＨｚ）に一致する。また、その位相も周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１の位相と一致する。

逆に、動作モードＭＤＯＥの変化により周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１の周波数ｆ０が５０ＭＨｚから１００ＭＨｚに高くなると基板バイアスＢＰ１の電位は１．６Ｖから１．０Ｖ程度に低くなり、基板バイアスＢＮ１の電位は−０．６Ｖから０Ｖ程度に高くなる。これによってＭＯＳトランジスタのしきい値が大きくなるので（図７参照）、基板バイアス依存型発振回路ＯＳＣ１の周波数ｆ１もしだいに増加し周波数がｆ０（１００ＭＨｚ）に一致する。

周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１の周波数ｆ０と基板バイアスＢＰ１、ＢＮ１の関係を示したのが図８である。このように入力する周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１によって基板バイアスが変化し、それにともなってＭＯＳトランジスタのしきい値が変化する。

ここで示した発振出力の周波数ｆ０は５０ＭＨｚ、７５ＭＨｚ、１００ＭＨｚの３種類であるが、本願発明はこれに限らず、しきい値電圧を適当な値に制御可能であれば任意の発振周波数を選択することができる。

また、本実施例では、主回路ＬＯＧ１の動作モードに応じてＣＭＯＳリングオシレータＯＳＣ１の発振周波数を設定値に合わせることができる。これにより、主回路ＬＯＧ１の動作モードに応じて主回路を構成しているＭＯＳトランジスタの伝搬遅延時間を容易に見積もることができる。

図９にＭＯＳトランジスタのドレイン電流のサブスレッショルド領域におけるゲート電圧依存性を示す。一般にＭＯＳトランジスタのしきい値は小さいほどドライブ能力が大きくなるので高速動作が可能になるが、図９のＡ点とＢ点を比較して確認できるように、ＭＯＳトランジスタのオンオフ比が小さくなり、サブスレッショルド電流が増加して回路の消費電流が増加する。

本発明の回路構成では高速動作が必要なときは外部から動作周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１の発振周波数が高くする動作モードを選択することにより、主回路ＬＯＧ１を構成しているＭＯＳトランジスタのしきい値を小さくすることができる。サブスレッショルド電流は増加し主回路ＬＯＧ１の消費電力は増加するが、高速動作が可能になる。また逆に、低速動作が必要なときは外部から動作周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１の発振周波数が低くする動作モードを選択することにより、主回路ＬＯＧ１を構成しているＭＯＳトランジスタのしきい値を高くすることができ、同時にサブスレッショルド電流は減少しＬＯＧ１の消費電力も減少させることができる。

この様子を示したのが、図１０である。図１０のＰ２は動作モードＭＯＤＥを変化させ、動作周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１の発振周波数ｆ０を変化させたときの主回路ＬＯＧ１の消費電力の関係を示したものである。主回路ＬＯＧ１は動作周波数逓倍器ＰＬＬ１の発振出力ＣＬＫ１の発振周波数ｆ０と同じ周波数（＝ｆ０）で動作させた例である。図１０でＰ０はサブスレッショルド電流による消費電流Ｔ０がない状態、Ｐ１はサブスレッショルド電流がある状態での主回路ＬＯＧ１の消費電力である。このように主回路ＬＯＧ１の消費電力はその動作周波数ｆ０に対して線形な関係がある。また、サブスレッショルド電流は動作周波数ｆ０に対して同じであるので、Ｐ１はＰ０と平行になる。本発明を適用した場合のＰ２は、サブスレッショルド電流に関係するしきい値が動作周波数ｆ０とともに変化するので、動作モードが変わり、動作周波数ｆ０が低くなるにつれサブスレッショルド電流による消費電流Ｔ０がない状態での消費電力Ｐ０の値に近づいている。主回路ＬＯＧ１が動作周波数ｆ０で動作するのに必要最低限なサブスレッショルド電流による電力消費で主回路ＬＯＧ１を動作させることができる。

この効果はサブスレッショルド電流が問題となる１Ｖ程度の低電圧電圧時や集積度が高くなった場合に特に有効である。

さらに、主回路ＬＯＧ１の動作モードに応じて主回路ＬＯＧ１のしきい値が設定値になるように自動的に制御されるので、主回路を構成するＭＯＳデバイスの特性ばらつきや温度変化、電源電圧変動などの外来変動因子に自動的に追従する回路を提供することができる。

図４において図３の主回路ＬＯＧ１に対応するものは２入力のＮＡＮＤゲートであるが、ＮＡＮＤゲートだけでなくインバータやＮＯＲなどの論理ゲートあるいはそれらが複数個集まって構成された論理ゲート群にも適用できる。また、回路はＣＭＯＳ構造だけでなく、ＮＭＯＳトランジスタのみあるいはＰＭＯＳトランジスタのみ、またはその両方を用いて構成された回路やバイポーラトランジスタを含んだ回路でもよい。また、図４におけるＣＭＯＳリングオシレータＯＳＣ１はＣＭＯＳリングオシレータでなくても、基板バイアスでその発振周波数が変化する発振回路であればよい。

図１１は図４等の実施例を実現するためのＣＭＯＳ構造を示す断面図である。ｐ型Ｓｉ基板１１１の表面層の一部にｎウエル１０９とｐウエル１１０が形成されている。ｎウエルの表面にはｐ＋型のソースドレイン拡散領域１０３、１０４、ゲート電極１０７およびゲート酸化膜１１２からなるＰＭＯＳトランジスタが、ｐウエルの表面にはｎ＋型のソースドレイン拡散領域１０５、１０６、ゲート電極１０８およびゲート酸化膜１１３からなるＮＭＯＳトランジスタが形成されている。そして、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間には素子分離絶縁膜１００、１０１、１０２が形成されている。図示されていなが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタに基板バイアスを供給するため、上述のＢＰ１，ＢＮ１が夫々のウェル領域に接続されている。

ここで示した例ではｐ基板を用いているが、逆にｎ基板を用いてもよい。また図１１はｎウエルとｐウエルの両方を用いたツインウエル構造になっているが、ｎウエル１０９またはｐウエル１１０のどちらか一方を基板と共通化したシングルウエル構造でもよい。あるいはアイ・エス・エス・シー・シー、ダイジェスト・オブ・テクニカル・ペーパーズ、第２４８頁から第２４９頁、１９８９年２月（ＩＳＳＣＣ ＤＩｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ。２４８−２４９、 Ｆｅｂ。１９８９）に記載されているような三重ウエル構造のＭＯＳトランジスタや、アイ・エー・ディ・エム、テクニカル・ダイジェスト、第３５頁から第３８頁、１９９２年（１９９２ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、 ｐｐ３５−３８）に記載されているようなＳＯＩ構造のＭＯＳトランジスタを用いてもよい。

以上の実施例では基板バイアスの値は、ＮＭＯＳトランジスタについては ０Ｖ 以下の電位を、ＰＭＯＳトランジスタでは主回路の電源電圧（例えば、１．０Ｖ）以上の電位をあたえているが、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタの拡散層と基板間のＰＮ接合に順方向バイアスがかかる方向に印加してもよい。特に、電源順方向バイアス値が拡散電位（０．６Ｖ程度）を越えない状態では拡散層と基板間のリーク電流は小さいので、消費電力の増加はわずかであり、順方向のバイアスを印加することが可能となる。

この場合、一般に、しきい値の基板バイアス係数（基板バイアスに対するしきい値電圧の変化係数）は上記基板バイアス領域で大きくなるので効率よくＭＯＳトランジスタのしきい値を制御できる。さらに基板バイアスに印可する電位を電源電圧の範囲内で設定できるので、負電圧を形成する回路など基板バイアスのために特別な回路が必要ないという利点がある。

さらに、以上の実施例では基板バイアスを用いて主回路を構成するＭＯＳトランジスタのしきい値を制御しているが、しきい値が制御できる端子を備えたＭＯＳトランジスタ（たとえばＳＯＩＭＯＳＦＥＴで、そのシリコン基体上にシリコン基体から電気的に絶縁された電極を有するＳＯＩＭＯＳＦＥＴ）で主回路を構成し、その端子に電圧を印加することによりしきい値を制御するなど、主回路のしきい値を制御できる端子に電圧を印加する構成とすることもできる。

図１２は一つの主回路ＬＯＧ１を複数の回路ブロックＬＯＧ１０〜ＬＯＧ３０に分解し、本実施例を適用した例である。一つの動作モード依存型発振回路ＶＣＬＫ１０の発振出力ＣＬＫ１０によって複数の回路ブロックＬＯＧ１０〜ＬＯＧ３０の基板バイアスＢＰ１０〜ＢＰ３０、ＢＮ１０〜ＢＮ３０を制御している。動作モード依存型発振回路ＶＣＬＫ１０の発振出力ＣＬＫ１０は制御回路ＣＮＴに共通に供給されるとともに、各回路ブロックＬＯＧ１０〜ＬＯＧ３０に対応して制御回路ＣＮＴ及び発振回路ＯＳＣが配置されている。動作モード依存型発振回路ＶＣＬＫ１０、制御回路ＣＮＴ１０、２０、３０、発振回路ＯＳＣ１０、２０、３０は図４に示すような構成をとることができる。

この実施例では、回路ブロックＬＯＧ１０〜ＬＯＧ３０の基板バイアスはそれぞれ独立に動作モード依存型発振回路ＶＣＬＫ１０の発振出力ＣＬＫ１０によって制御されている。このため、各回路ブロックＬＯＧ１０〜ＬＯＧ３０間で、これを構成するＭＯＳトランジスタのしきい値やしきい値の基板バイアス特性が異なっていても、そのばらつきを補正することができる。例えば、主回路ＬＯＧ１０を構成するＭＯＳトランジスタのしきい値の製造プロセスに起因して他の回路ブロックを構成するＭＯＳトランジスタに変動している場合でも、発振回路ＯＳＣ１０を構成するＭＯＳトランジスタのしきい値も同様に変動していると考えられるため、クロックＣＬＫ１０に対応した基板バイアスとなるよう適切な制御が可能となる。これにより、たとえば従来各回路ブロックＬＯＧ１０〜ＬＯＧ３０間でしきい値ばらつきが０．１５Ｖ程度あったとすると、本実施例により０．０５Ｖ程度に低減できる。

製造プロセスによるバラツキは、半導体集積回路を構成する半導体チップの位置的な場所に依存するため、上述の回路ブロックＬＯＧとそれに対応する発振回路ＯＳＣとは近接して配置することが望ましい。また、主回路を回路ブロックに分割するに際しても、同様に、互いに近接した場所にあるトランジスタを同じブロックとするよう、半導体チップを縦方向及び横方向に４分割するなどの分け方が望ましい。

前記のようにしきい値の許容値の下限はサブスレショルドリークの仕様から決定され、上限は回路の動作速度仕様から決定される。しきい値ばらつきが大きいと、設定段階でのしきい値設定を大きめにせざるを得なくなり回路の高速動作の妨げになるが、本実施例の方法により下限までしきい値を下げることができるため回路の高速動作が可能になる。

これらの実施例の効果は電源電圧が１Ｖ程度の低電圧時により大きな効果がある。

図１３はその様子を表しており、ゲート電極に加わる電圧に対ししきい値が変動した場合のドレイン電流の変化を示している。電源電圧が比較的高いＶＤＤ１＝２．０Ｖの場合しきい値変動によるドレイン電流変動は点Ａ１、点Ｂ１の相違のようにあまりないが、電源電圧が比較的低いＶＤＤ２＝１．０Ｖの場合しきい値変動によるドレイン電流変動は点Ａ２、点Ｂ２の相違のように大きな違いが生じる。電源電圧が１Ｖ以下になるとＡ２、Ｂ２点の差は更に一層大きくなる。

図１２の実施例では各回路ブロックＬＯＧ１０〜ＬＯＧ３０には同一の動作モード依存型発振回路ＶＣＬＫ１０の発振出力ＣＬＫ１０を供給しているが、図１４のように回路ブロックによって動作モード依存型発振回路ＶＣＬＫ２０、ＶＣＬＫ３０を設けてもよい。

図１４では、動作モード依存型発振回路を二つ設け（ＶＣＬＫ２０、ＶＣＬＫ３０）夫々に共通に基準となるシステムクロックＳＣＬＫ２０及びモード信号ＭＯＤＥ２０が供給されている。また、各回路ブロックＬＯＧ１０〜３０はそれぞれ発振回路ＯＳＣ１０〜３０、制御回路ＣＮＴ１０〜３０を有しており、制御回路ＣＮＴ１０及び２０には共通に発振回路ＶＣＬＫ２０の発振出力ＣＬＫ２０が供給され、制御回路ＣＮＴ３０には発振回路ＶＣＬＫ３０の発振出力ＣＬＫ３０が供給されるよう構成されている。動作モード依存型発振回路ＶＣＬＫ２０、３０、制御回路ＣＮＴ１０、２０、３０、発振回路ＯＳＣ１０、２０、３０は図４に示すような構成をとることができる。また、共通の動作モード依存型発振回路ＶＣＬＫ２０により複数の回路ブロックＬＯＧ１０、２０を共通に制御している点は図１２の実施例と同様であり上述した効果をえることができる。

このような構成をとることにより各回路ブロック、例えば回路ブロックＬＯＧ１０とＬＯＧ３０、を独立の動作モード依存型発振回路ＶＣＬＫ２０、３０により制御しているため、夫々の回路ブロックに適した基板バイアスの制御を行うことができ、同じ動作モードの場合であっても回路ブロック毎に異なった基板バイアスで動作させることができる。例えば、高速動作を必要とする回路ブロックはサブスレッショルドリーク電流は大きいが高速に動作させることができ、低速動作で十分な回路ブロックには低速だがサブスレッショルドリーク電流が小さい動作をさせることができ、それぞれの回路ブロックにおいて最適なしきい値の設定が可能になる。

図１２の実施例において述べたしきい値電圧のバラツキを補正する点と、回路ブロックごとに要求される動作速度が異なる場合に適した本実施例を考慮すると、本実施例の場合には、半導体チップ上に主回路を形成する際に要求される動作速度によって主回路を複数の回路ブロックに分割し、この各回路ブロックを構成するトランジスタをチップ上に近接配置することが望ましい。

また、図１４では、動作モード信号を共通に発振回路ＶＣＬＫ２０、３０に供給しているが、夫々独立とし、発振回路ＶＣＬＫ２０とＶＣＬＫ２０、３０の発振出力を異なった周波数のものとすることもできる。このような、構成にすれば処理の内容に応じて特定の回路ブロッのみを高速（あるいは低速）動作させるように制御することができる。例えば、主回路が浮動小数点演算ユニットを有するマイクロプロセッサであり、浮動小数点演算ユニットを一つの回路ブロック（例えば、ＬＯＧ３０）とした場合には、浮動小数点演算が必要な処理の場合には回路ブロックＬＯＧ３０にのみ高速動作を行わせるようモード信号で制御し、該ユニットを使用しない場合には、他の回路ブロックを高速動作させ、ＬＯＧ３０を低速動作させるような制御が可能となる。

なお、本実施例では回路ブロックＬＯＧ１０、２０は共通な発振出力ＣＬＫ２０により制御しているが、これを夫々独立な動作モード依存型発振回路により制御することも可能である。この場合、回路構成が複雑となり動作モード依存型発振回路の占有面積が増える可能性がある。従って回路ブロックに要求される性能に応じて適当な数に分割する必要がある。

また、図１２、図１４では回路ブロックを３つに分けて本発明を適用しているが、より多くの回路ブロックに分けてもよい。小さな回路単位に分割すればするほど上記効果は顕著になる。

また、各回路ブロックＬＯＧ１０〜ＬＯＧ３０は一つのＬＳＩチップにあってもよいし、複数のＬＳＩチップに分かれていてもよい。特に制限されないが、複数のチップにわかれている場合には、夫々のチップに基板バイアスを制御する制御回路（ＣＮＴ１０等）と基板バイアスに依存した発振回路（ＯＳＣ１０等）が形成され、動作モード依存型発振回路については複数のチップに共通に設ける構成をとることができる。特に、主回路のしきい値を適切に制御するためには、主回路のしきい値のモニターとして働く発振回路（ＯＳＣ１０等）は主回路と同一のチップ上に形成することが望ましい。

図１６は本発明をマイクロコンピュータに用いた場合の実施例である。水晶発振器５０１からの固定発振周波数出力５０２と動作モード値５０３をマイクロコンピュータ５００に入力している。マイクロコンピュータ５００は特に制限されないが、単一の半導体基板上にＣＭＯＳ等の回路技術を用いて形成されている。ここでは、動作モードを制御する動作モード値５０３は１ビット以上の信号幅の信号線で、マイクロコンピュータ５００内にある負荷検出器５０５から出力される。負荷検出器５０５はマイクロコンピュータ５００の処理量を検出し、処理量に応じた動作速度となるよう動作モードを制御する信号を出力する。

負荷検出器５０５はマイクロコンピュータ５００内に設置された半導体回路で構成されててもよいし、マイクロコンピュータ５００上で実行されるプログラムで実現されててもよい。また、マイクロコンピュータ５００の外にあり、マイクロコンピュータ５００の負荷を監視できるものでもよい。

マイクロプロセッサ５００にかかる負荷が少ない場合、負荷検出器５０５により動作モード値をそれに対応した小さい値に設定する。これにより動作モードに対応した発振周波数の発振出力を出す発振回路ＶＣＬＫ１が制御され、マイクロプロセッサ内部の動作周波数５０４は低くなり、負荷に適応した動作速度・消費電力で動作する。また、逆に、マイクロプロセッサ５００にかかる負荷が大きくなった場合は、負荷検出器５０５により動作モード値はそれに対応した大きな値に設定される。これによりマイクロプロセッサ内部の動作周波数５０４は高くなり、負荷に適応した動作速度・消費電力で動作できる。マイクロプロセッサを負荷に応じた最適動作周波数で動作できる。

また、動作モード値５０３は数ビットのデジタル信号でもよいが、アナログ信号でもよい。

図１７は図１６に示したマイクロコンピュータを用いてマイクロコンピュータシステムを構成した実施例である。６００がマイクロプロセッサシステムで、マイクロプロセッサ５００が制御するシステムバス６０２にキーボードやマウスなどの入力装置６０１を接続している。マイクロプロセッサ５００は、図１６に示すような構成をとる。

負荷検出器５０５は入力装置６０１の稼働時間を監視しており、動作モード５０３を決定している。

例えば、入力装置６０１の稼働頻度が高いときには動作周波数が高くなる動作モードにする。入力装置６０１が低いときには動作周波数が小さくなる動作モードにする。

一般に入力装置の稼働時間が小さいときにはマイクロコンピュータ６００への負荷が小さいときであり、効率的にマイクロコンピュータにかかる負荷を評価できる。

このような負荷検出方法により、マイクロコンピュータシステムの実効的な動作速度を下げないで、消費電力を削減することができる。

図１７では負荷検出方法としてキーボードやマウスなどの入力装置６０１を用いているが、別のものでもいい、例えばマイクロコンピュータ５００のユーザ使用ＣＰＵ時間を検出できるものでもよい。要はマイクロコンピュータ５００の処理すべきジョブの実行時間を、マイクロコンピュータシステム６００を使うユーザが満足できる時間で終了できるように負荷検出ができるものであればよい。

また、動作モードの設定は入力装置６０１によりコンピュータの利用者が外部から設定できる構成とすることもできる。

本発明の一実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の周波数位相比較器の回路構成を示す図である。 本発明の動作周波数と基板バイアスの関係を示すタイミングチャート図である。 基板バイアスとしきい値の関係を示す図である。 本発明の動作周波数と基板バイアスの関係を示す図である。 ゲート電圧とドレイン電流の関係を示す図である。 本発明の実施例の動作周波数と消費電力の関係を示す図である。 本発明をデバイス構造の一例を示す断面図である。 本発明の他の実施例の構成を示す図である。 ゲート電圧とドレイン電流の関係を示す図である。 本発明の他の実施例の構成を示す図である。 ゲート長としきい値との関係を示す図である。 本発明をマイクロコンピュータに適用した実施例の構成を示す図である。 本発明をマイクロコンピュータシステムに適用した実施例を示す図である。

符号の説明

ＬＯＧ０、ＬＯＧ１……主回路、
ＬＯＧ１０、ＬＯＧ２０、ＬＯＧ３０……回路ブロック、
ＯＳＣ１、ＯＳＣ１０、ＯＳＣ２０、ＯＳＣ３０……基板バイアス依存型発振回路、
ＶＣＬＫ１、ＶＣＬＫ１０、ＶＣＬＫ２０、ＶＣＬＫ３０……動作モード依存型発振回路、
ＣＮＴ１、ＣＮＴ１０、ＣＮＴ２０、ＣＮＴ３０……基板バイアス制御回路、
ＢＰ１、ＢＰ１０、ＢＰ２０、ＢＰ３０……Ｐ型ＭＯＳトランジスタの基板バイアス、
ＢＮ１、ＢＮ１０、ＢＮ２０、ＢＮ３０……Ｎ型ＭＯＳトランジスタの基板バイアス、
ＢＧＥＮ１……基板バイアス発生回路、
ＬＰＦ１……ローパスフィルタ、
ＰＦＤ１……位相周波数比較器、
Ｖｄｄ……正電源、
Ｖｓｓ……負電源
ＳＣＬＫ１、ＳＣＬＫ１０、ＳＣＬＫ２０……システムクロック、
ＭＯＤＥ、ＭＯＤＥ１、ＭＯＤＥ１０、ＭＯＤＥ２０……動作モード、
ＣＮＴ０……しきい値制御回路、
ＯＳＣ０……周波数可変型発振回路、
Ｂ１……周波数制御端子、
Ｂ２……しきい値制御端子。

Claims (14)

1. ｐウエル上に形成されたＮ型ＭＩＳトランジスタとｎウエル上に形成されたＰ型ＭＩＳトランジスタとからＣＭＯＳ回路が構成されるマイクロコンピュータであって、
   論理回路と、
   動作モード信号を受け、上記動作モード信号に応じた周波数のクロック信号を出力する第１回路と、
   インバータ回路を多段に接続したリングオシレータの発振周波数である発振出力を出力する第２回路と、
   上記クロック信号と上記発振出力を受け、上記発振出力の発振周波数と上記クロック信号の周波数を比較し、上記発振出力の発振周波数と上記クロック信号の周波数とが同期するように第１基板バイアス、第２基板バイアスを上記論理回路及び上記第２回路の上記ｎウエル、上記ｐウエルへそれぞれ出力する制御回路とを有し、
   上記論理回路及び上記第２回路は、上記第１基板バイアス、第２基板バイアスにより上記論理回路の動作速度と上記発振出力の発振周波数が制御され、
   上記動作モード信号は、上記マイクロコンピュータの負荷に応じて決定されるマイクロコンピュータ。
2. 請求項１記載において、
   上記クロック信号の周波数が第１周波数である場合に、上記論理回路に流れるサブスレッショルドリーク電流の電流量を第１電流量とすると、
   上記クロック信号が上記第１周波数よりも低い第２周波数である場合に、上記論理回路に流れるサブスレッショルドリーク電流の電流量は上記第１電流量よりも小さい電流量であるマイクロコンピュータ。
3. 請求項１または２記載において、
   上記第１基板バイアス、第２基板バイアスは、上記論理回路のＭＩＳトランジスタのしきい値電圧と上記第２回路のＭＩＳトランジスタのしきい値電圧とを制御するマイクロコンピュータ。
4. 請求項１乃至３記載のいずれかにおいて、
   上記マイクロコンピュータの負荷を検出し、上記動作モード信号を生成する負荷検出器を有するマイクロコンピュータ。
5. 請求項１乃至３記載のいずれかにおいて、
   上記マイクロコンピュータ上で実行されるプログラムにより上記動作モード信号が生成されるマイクロコンピュータ。
6. 請求項１乃至３記載のいずれかにおいて、
   上記マイクロコンピュータの外部装置により上記動作モード信号が生成されるマイクロコンピュータ。
7. 請求項１乃至６のいずれかにおいて、
   上記論理回路と上記第２回路とは同じチップ上に形成されるマイクロコンピュータ。
8. ｐウエル上に形成されたＮ型ＭＩＳトランジスタとｎウエル上に形成されたＰ型ＭＩＳトランジスタとからＣＭＯＳ回路が構成されるマイクロコンピュータの消費電力制御方法であって、
   上記マイクロコンピュータの負荷に応じた動作モード信号を設定し、
   第１回路から上記動作モード信号に応じた周波数のクロック信号を出力し、
   第２回路からインバータ回路を多段に接続したリングオシレータの発振周波数である発信出力を出力し、
   上記クロック信号の周波数と上記発振出力の発振周波数とを比較し、
   上記クロック信号の周波数と上記発振出力の発振周波数との比較の結果から、上記発振出力の発振周波数と上記クロック信号の周波数とが同期するように第１基板バイアス、第２基板バイアスを上記マイクロコンピュータの論理回路及び上記第２回路の上記ｎウエル、上記ｐウエルへそれぞれ出力し、上記論理回路の動作速度と上記発振出力の発振周波数とを制御することを特徴とする消費電力制御方法。
9. 請求項８記載において、
   上記クロック信号の周波数が第１周波数である場合に、上記論理回路に流れるサブスレッショルドリーク電流の電流量を第１電流量とすると、
   上記クロック信号が上記第１周波数よりも低い第２周波数である場合に、上記論理回路に流れるサブスレッショルドリーク電流の電流量は上記第１電流量よりも小さい電流量であることを特徴とする消費電力制御方法。
10. 請求項８または９記載において、
    上記第１基板バイアス、第２基板バイアスは、上記論理回路のＭＩＳトランジスタのしきい値電圧と上記第２回路のＭＩＳトランジスタのしきい値電圧とを制御することを特徴とする消費電力制御方法。
11. 請求項８乃至１０記載のいずれかにおいて、
    上記マイクロコンピュータはその負荷を検出し、上記動作モード信号を生成する負荷検出器を有することを特徴とする消費電力制御方法。
12. 請求項８乃至１０記載のいずれかにおいて、
    上記マイクロコンピュータ上で実行されるプログラムにより上記動作モード信号が生成されることを特徴とする消費電力制御方法。
13. 請求項８乃至１０記載のいずれかにおいて、
    上記マイクロコンピュータの外部装置により上記動作モード信号が生成されることを特徴とする消費電力制御方法。
14. 請求項８乃至１３記載のいずれかにおいて、
    上記論理回路と上記第２回路とは同じチップ上に形成されることを特徴とする消費電力制御方法。

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