JP2009004960A - 発信回路およびそれを用いた半導体装置 - Google Patents
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Abstract
【課題】簡便な回路構成で発振周波数の精度悪化を抑制することができる発振回路およびそれを用いた半導体装置を実現する。
【解決手段】本発明の発振回路およびそれを用いた半導体装置は、半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースがGNDに接続されたMOSキャパシタ(MC1〜n)と、MC1〜nが出力に接続された遅延インバータ(DIU1〜n)と、奇数段のDIU1〜nがリング状に直列接続されたリングオシレータと、外部端子に外付けされる抵抗素子によって所定の定電流I1を生成し、I1に対応したバイアス電圧(BPおよびBN)をDIU1〜nへ供給し、DIU1〜nとのカレントミラー構成によってI1と同等の電流でMC1〜nを充放電するバイアス回路を有する。
【選択図】図2
【解決手段】本発明の発振回路およびそれを用いた半導体装置は、半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースがGNDに接続されたMOSキャパシタ(MC1〜n)と、MC1〜nが出力に接続された遅延インバータ(DIU1〜n)と、奇数段のDIU1〜nがリング状に直列接続されたリングオシレータと、外部端子に外付けされる抵抗素子によって所定の定電流I1を生成し、I1に対応したバイアス電圧(BPおよびBN)をDIU1〜nへ供給し、DIU1〜nとのカレントミラー構成によってI1と同等の電流でMC1〜nを充放電するバイアス回路を有する。
【選択図】図2
Description
本発明は、半導体装置に係わり、特に、内部クロック信号を生成する発振回路を有する半導体装置に関する。
クロック信号に同期させて動作させるマイクロコンピュータなどの半導体装置には、水晶発振子を用いた外部発信回路を外付けするものと、内部発信回路を用いてクロック信号を生成するものがある。前者は高い周波数精度を実現できるかわりに外部発信回路での消費電流が大きく、後者は消費電流が少なく外付け抵抗を用いて簡便に発振周波数を変更できるかわりにクロック信号の周波数精度(バラツキ)に問題があった。
このような問題に対処するために、内部発信回路の周波数を必要に応じて外部からのクロック信号で補正する方法(例えば、「特許文献1」を参照。)が提案されている。しかし、このように外部発振回路に同期させる従来の発明の名称は発振周波数の制御に複雑な回路構成を必要とし、特に、周波数可変の発明の名称を簡便に構成することが難しいという問題があった。
一方、抵抗素子で発振周波数を変更するタイプでは、リングオシレータの遅延を制御するためのバイアス回路を構成するMOSトランジスタの閾値(Vth)バラツキで発振周波数が変動するという問題があった。すなわち、Vthが低ければ電流が大で発振周波数が高くなり、Vthが高ければ電流は小で発振周波数は低くなるという問題があった。
特開2005−49970号公報
本発明は、簡便な回路構成で発振周波数の精度悪化を抑制することができる発振回路およびそれを用いた半導体装置を提供する。
本発明の一態様によれば、半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースが同じ電源に接続されたMOSキャパシタと、前記MOSキャパシタが出力に接続された遅延インバータと、奇数段の前記遅延インバータがリング状に直列接続されたリングオシレータと、外部端子に外付けされる抵抗素子によって所定の定電流を生成し、前記定電流に対応したバイアス電圧を前記リングオシレータの前記遅延インバータへ供給し、前記遅延インバータとのカレントミラー構成によって前記定電流と同等の電流で前記MOSキャパシタを充放電するバイアス生成手段を有することを特徴とする発振回路が提供される。
また、本発明の別の一態様によれば、半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースが同じ電源に接続されたMOSキャパシタと、前記MOSキャパシタが出力に接続された遅延インバータと、奇数段の前記遅延インバータがリング状に直列接続されたリングオシレータと、外部端子に外付けされる抵抗素子によって所定の定電流を生成し、前記定電流に対応したバイアス電圧を前記リングオシレータの前記遅延インバータへ供給し、前記遅延インバータとのカレントミラー構成によって前記定電流と同等の電流で前記MOSキャパシタを充放電するバイアス生成手段を有することを特徴とする発振回路を用いた半導体装置が提供される。
本発明によれば、簡便な回路構成で発振周波数の精度悪化を抑制することができる。
以下、図面を参照しながら、本発明の実施例を説明する。
図1は、本発明の実施例に係わる半導体装置を示す回路ブロック図である。ここでは、主に、発振回路とその制御にかかわる部分を示した。
本発明の実施例に係わる半導体装置は、外付け抵抗Rが接続される端子11、Rにより周波数可変のクロック信号を生成する発振回路12、奇数段の遅延インバータからなるリングオシレータ13、およびリングオシレータ13の周波数を制御するバイアス回路14を備えている。
本発明の実施例に係わる半導体装置は、外付け抵抗Rが接続される端子11、Rにより周波数可変のクロック信号を生成する発振回路12、奇数段の遅延インバータからなるリングオシレータ13、およびリングオシレータ13の周波数を制御するバイアス回路14を備えている。
バイアス回路14の入力は端子11に接続され、リングオシレータ13の第1の入力はバイアス回路14の第1の出力(BP)に接続され、リングオシレータ13の第2の入力はバイアス回路14の第2の出力(BN)に接続され、リングオシレータ13の出力(RINGOUT)はクロック信号(CLOCK)として半導体装置の回路ブロック(図示していない。)へ供給されている。
図2は、本発明の実施例に係わる半導体装置のリングオシレータ13を示す回路図である。
本発明の実施例に係わる半導体装置のリングオシレータ13は、奇数段の遅延インバータ(以下、「DIU1〜n」という。)がリング状に直列接続され、それぞれのDIU1〜nにはBNおよびBPが供給されている。
本発明の実施例に係わる半導体装置のリングオシレータ13は、奇数段の遅延インバータ(以下、「DIU1〜n」という。)がリング状に直列接続され、それぞれのDIU1〜nにはBNおよびBPが供給されている。
DIU1は、図2に示したように、2つのp型MOSトランジスタ(以下、「MP11およびMP21」という。)、2つのn型MOSトランジスタ(以下、「MN11およびMN21」という。)、およびMOSキャパシタ(以下、「MC1」という。)を備えている。
MP11のソースは電源(以下、「VDD」という。)に接続され、MP11のゲートにはBPが入力され、MP12のソースはMP11のドレインに接続され、MP21のゲートにはDIUnの出力が接続され、MP21のドレインはMC1のゲートに接続され、MC1のバックゲート、ソース、およびドレインはGNDに接続されている。
MN11のソースは接地電位(以下、「GND」という。)に接続され、MN11のゲートにはBNが雑座腐れ、MN21のソースはMN11のドレインに接続され、MN21のゲートはDIUnの出力に接続され、MN21のドレインはMP21のドレインおよびMC1のゲートに接続されるとともにDIU1の出力として次段のDIU2へ供給されている。
DIU2〜n(nは奇数。)はDIU1と同様の構成で、それぞれ、出力が次段の入力へ供給されている。
図3は、本発明の実施例に係わる半導体装置のバイアス回路14を示す回路図である。
本発明の実施例に係わる半導体装置のバイアス回路14は、2つのn型MOSトランジスタ(以下、「MN31およびMN32」という。)および1つのp型MOSトランジスタ(以下、「MP31」という。)を備えている。
本発明の実施例に係わる半導体装置のバイアス回路14は、2つのn型MOSトランジスタ(以下、「MN31およびMN32」という。)および1つのp型MOSトランジスタ(以下、「MP31」という。)を備えている。
MP31のソースはVDDに接続され、MP31のゲートはMP31のドレインに接続され、MN32のソースはGNDに接続され、MN32のゲートおよびドレインには端子11からのBIASが接続され、MN31のソースはGNDに接続され、MN31のゲートはMN32のゲートに接続され、MN31のドレインはMP31のドレインに接続されている。また、MP31のドレインはBPとしてリングオシレータ13の第1の入力へ供給され、MN31のゲートはBNとしてリングオシレータ13の第2の入力へ供給されている。
MP31およびMN32がダイオード接続となっているので、図4に示したように、BPはおおよそMP31の閾値(VthP)分だけVDDより低い電圧となり、BNはおおよそMN32の閾値(VthN)分だけGNDより高い電圧になる。
また、MN31およびMN32はカレントミラーを構成するので、端子11に外付けされるRの抵抗値とMN32およびMP31のVthとによってMP31およびMN31を流れる電流値(I1)が決まる。すなわち、Vthが低ければ電流I1は大きくなり、Vthが高ければ電流I1は小さくなる。
さらに、BPが入力されるDIU1〜nのp型MOSトランジスタ(MP11〜1n)とMP31がカレントミラーを構成し、BNが入力されるDIU1〜nのn型MOSトランジスタ(MN11〜1n)とMN32がカレントミラーを構成するので、DIU1〜nの各段に流れる電流もI1と等しく定電流になる。
図5は、本発明の実施例に係わる半導体装置のリングオシレータ13におけるMC1〜nの構造を示す断面のイメージ図である。
本発明の実施例に係わる半導体装置のリングオシレータ13におけるMC1〜nは、半導体基板中に形成されたp型ウェル(以下、「Pwell」という。)、ゲート酸化膜51を介してPwellの表面上に形成されたゲート52、Pwellの表面近傍に形成され、ゲート52を挟んで対向して配置されたn型拡散層53および54(ソースおよびドレイン)、およびPwell(バックゲート)をGNDへ電気的に接続するためにPwellの表面近傍に形成されたp型拡散層55を備えている。
本発明の実施例に係わる半導体装置のリングオシレータ13におけるMC1〜nは、半導体基板中に形成されたp型ウェル(以下、「Pwell」という。)、ゲート酸化膜51を介してPwellの表面上に形成されたゲート52、Pwellの表面近傍に形成され、ゲート52を挟んで対向して配置されたn型拡散層53および54(ソースおよびドレイン)、およびPwell(バックゲート)をGNDへ電気的に接続するためにPwellの表面近傍に形成されたp型拡散層55を備えている。
ゲート52はDIU1〜nのそれぞれの出力に電気的に接続され、ソース(拡散層53)、ドレイン(拡散層54)、およびバックゲート(Pwell)はGNDに電気的に接続されている。
MC1〜nの容量値Cは、図5に示したように、ゲート酸化膜51の厚さで決まる容量値(C1)と、ゲート52への電圧印加時に形成される空乏層56で決まる容量値(C2)との和となる。C1は一定で、C2は、ゲート52への印加電圧が高い場合には、空乏層56が狭くなり容量値は増加し、ゲート52への印加電圧が低い場合には、空乏層56が広くなり容量値は減少する。したがって、全体の容量値Cは印加電圧で可変する。
リングオシレータ13は、BNおよびBPに伴ったMOSトランジスタとMC1〜nの充放電による遅延で発振する。ここで、発振時の周期をt、電圧をV、電流をiとした場合、t=CV/iである。したがって、電流iがバラついたとしても、印加される電圧Vで容量値Cが決まるため、電流iのバラツキは容量値Cの変化で相殺される。
上記実施例によれば、電流I1のバラツキがMC1〜nの可変する容量値Cで相殺されるので、簡便な回路構成で発振周波数の精度悪化を抑制することができる。
上述の実施例では、バイアス回路14は2つのn型MOSトランジスタ(MN31およびMN32)と1つのp型MOSトランジスタ(MP31)で構成されるとしたが、本発明はこれに限られるものではなく、例えば、図6に示したように、2つのp型MOSトランジスタ(MP61およびMP62)と1つのn型MOSトランジスタ(MN61)で構成することもできる。この場合、p型とn型の入れ替えに応じて電源の接続も変更する。
すなわち、MN61のソースはGNDに接続され、MN61のゲートはMN61のドレインに接続され、MP62のソースはVDDに接続され、MP62のゲートおよびドレインには端子11からのBIASが接続され、MP61のソースはVDDに接続され、MP61のゲートはMP62のゲートに接続され、MP61のドレインはMN61のドレインに接続される。また、MN61のドレインはBNとしてリングオシレータ13の第2の入力へ供給され、MP61のゲートはBPとしてリングオシレータ13の第1の入力へ供給される。
また、上述の実施例では、MOSキャパシタ(MC1〜n)はn型MOSトランジスタで構成されるとしたが、本発明はこれに限られるものではなく、p型MOSトランジスタを用いることもできる。この場合、バックゲート、ソース、およびドレインはVDDに接続される。
11 端子
12 発振回路
13 リングオシレータ
14 バイアス回路
MC1〜n MOSキャパシタ
DIU1〜n 遅延インバータ
BP、BN バイアス電圧
12 発振回路
13 リングオシレータ
14 バイアス回路
MC1〜n MOSキャパシタ
DIU1〜n 遅延インバータ
BP、BN バイアス電圧
Claims (5)
- 半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースが同じ電源に接続されたMOSキャパシタと、
前記MOSキャパシタが出力に接続された遅延インバータと、
奇数段の前記遅延インバータがリング状に直列接続されたリングオシレータと、
外部端子に外付けされる抵抗素子によって所定の定電流を生成し、前記定電流に対応したバイアス電圧を前記リングオシレータの前記遅延インバータへ供給し、前記遅延インバータとのカレントミラー構成によって前記定電流と同等の電流で前記MOSキャパシタを充放電するバイアス生成手段を有することを特徴とする発振回路。 - 前記MOSキャパシタは、バックゲートとなるpウェル上に形成されたゲート、および前記pウェルの表面近傍に形成され前記ゲートを挟んで対向して配置されたn型拡散層よりなるドレインおよびソースを具備したNMOSキャパシタであることを特徴とする請求項1に記載の発振回路。
- 前記バイアス回路は、
ソースが第1の電源に接続され、ゲートがドレインに接続された第1導電型の第1のトランジスタと、
ドレインが前記第1のトランジスタのドレインに接続され、ソースが第2の電源に接続され、ゲートが前記外部端子に接続された第2導電型の第2のトランジスタと、
ドレインおよびゲートが前記外部端子に接続され、ソースが前記第2の電源に接続された前記第2導電型の第3のトランジスタを有し、
前記バイアス電圧は、前記外部端子からの第1のバイアス電圧と前記第1のトランジスタの前記ドレインからの第2のバイアス電圧とからなることを特徴とする請求項1に記載の発振回路。 - 前記MOSキャパシタは、バックゲートとなるnウェル上に形成されたゲート、および前記nウェルの表面近傍に形成され前記ゲートを挟んで対向して配置されたp型拡散層よりなるドレインおよびソースを具備したPMOSキャパシタであることを特徴とする請求項1に記載の発振回路。
- 半導体基板のウェル中に形成され、バックゲート、ドレイン、およびソースが同じ電源に接続されたMOSキャパシタと、
前記MOSキャパシタが出力に接続された遅延インバータと、
奇数段の前記遅延インバータがリング状に直列接続されたリングオシレータと、
外部端子に外付けされる抵抗素子によって所定の定電流を生成し、前記定電流に対応したバイアス電圧を前記リングオシレータの前記遅延インバータへ供給し、前記遅延インバータとのカレントミラー構成によって前記定電流と同等の電流で前記MOSキャパシタを充放電するバイアス生成手段を有することを特徴とする発振回路を用いた半導体装置。
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JP2007162404A JP2009004960A (ja) | 2007-06-20 | 2007-06-20 | 発信回路およびそれを用いた半導体装置 |
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