JP6836163B2 - 半導体装置及びそれを用いた電子機器 - Google Patents

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Description

本発明は、半導体装置に関し、特に、トレラント機能を有する半導体装置に関する。さらに、本発明は、そのような半導体装置を用いた電子機器等に関する。
例えば、半導体装置の信号端子に、半導体装置の電源電圧よりも高い電圧で動作する外部回路が接続される場合がある。そのような場合に、外部回路との間でリーク電流が流れると、半導体装置の電源電圧が変動して内部回路が誤動作したり、回路素子が破壊されたりするおそれがある。そこで、リーク電流を防止するために、半導体装置にトレラント機能が設けられている。
関連する技術として、特許文献１には、電源電圧よりも高い電圧で動作する回路とのインターフェースを行う半導体集積回路における出力回路であって、出力端子に出力回路の電源電圧近辺の電位が印加された場合に流れるリーク電流を防止することができる出力回路が開示されている。
この出力回路は、出力端子と電源電圧との間に接続された第１のＰチャネル型トランジスターを有すると共に、第１のＰチャネル型トランジスターのゲート信号を、他のＰチャネル型トランジスター、Ｎチャネル型トランジスター、及び、Ｎチャネルデプレッション型トランジスターを介して入力可能とするリーク電流防止部を備えたものである。
特開２０１５−２０７９０１号公報（段落０００１−０００７、図１）
特許文献１に開示されているように、半導体装置に供給される高電位側の電源電位よりも高い電位が外部から半導体装置の信号端子に印加された場合にリーク電流を防止するトレラント回路は、一般的に知られている。しかしながら、システム仕様によっては、半導体装置に供給される低電位側の電源電位よりも低い電位が外部から半導体装置の信号端子に印加される場合もある。例えば、半導体装置の信号端子に印加される信号に、アンダーシュートが含まれる場合もある。従って、そのような場合においてもリーク電流を防止できることが、半導体装置に求められる。
そこで、上記の点に鑑み、本発明の第１の目的は、低電位側の電源電位よりも低い電位が外部から信号端子に印加される場合においても、リーク電流を防止できる半導体装置を提供することである。また、本発明の第２の目的は、そのような半導体装置を用いた電子機器等を提供することである。
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る半導体装置は、第１の電源電位が供給される第１のノードと、第１の電源電位よりも低い第２の電源電位が供給される第２のノードと、少なくとも信号を出力するために用いられる信号端子と、オン状態のときに第１の電源電位を信号端子に供給する第１の出力素子、及び、半導体基板から電気的に分離されたＰウェルに設けられて、オン状態のときに第２の電源電位を信号端子に供給する第２の出力素子を含む出力ドライバーと、少なくとも信号端子の電位に応じて、Ｐウェルに選択的に電位を供給するスイッチ回路とを備える。
本発明の第１の観点によれば、半導体基板から電気的に分離されたＰウェルに出力ドライバーの第２の出力素子が設けられており、スイッチ回路が、少なくとも信号端子の電位に応じて、Ｐウェルに選択的に電位を供給する。従って、低電位側の第２の電源電位よりも低い電位が外部から信号端子に印加された場合に、Ｐウェルを第２のノードから電気的に分離させて、第２のノードから第２の出力素子を介して信号端子にリーク電流が流れることを防止できる。その結果、半導体装置の内部回路の誤動作や回路素子の破壊を防止することが可能である。
ここで、スイッチ回路が、信号端子の電位が第２の電源電位以上であるときに、第２の電源電位をＰウェルに供給し、信号端子の電位が第２の電源電位よりも所定の値以上低いときに、信号端子からＰウェル及び第２の出力素子の制御端子に電位を供給して、第２の出力素子をオフ状態に維持するようにしても良い。
それにより、通常動作時において、第２の電源電位をＰウェルに供給して内部回路の動作を安定させると共に、第２の電源電位よりも所定の値以上低い電位が外部から信号端子に印加された場合に、第２の出力素子をカットオフさせてリーク電流を防止することができる。
また、スイッチ回路が、第２のノードとＰウェルとの間に接続され、信号端子の電位が第２の電源電位よりも閾値電圧以上高いときに、第２の電源電位をＰウェルに供給する第１のトランジスターと、第２のノードとＰウェルとの間に接続され、第２の出力素子の制御端子の電位が第２の電源電位よりも閾値電圧以上高いときに、第２の電源電位をＰウェルに供給する第２のトランジスターと、信号端子とＰウェルとの間に接続され、信号端子の電位が第２の電源電位よりも閾値電圧以上低いときに、信号端子からＰウェルに電位を供給する第３のトランジスターとを含むようにしても良い。
このように、第１〜第３のトランジスターを設けることにより、通常動作時において、信号端子の電位がハイレベルとローレベルとの間で遷移しても第２の電源電位をＰウェルに供給し、信号端子の電位が第２の電源電位よりも第３のトランジスターの閾値電圧以上低いときには、信号端子の電位をＰウェルに供給することができる。
さらに、スイッチ回路が、Ｐウェルと第２の出力素子の制御端子及び第２のトランジスターのゲートとの間に接続され、Ｐウェルの電位が第２の電源電位よりも閾値電圧以上低いときに、Ｐウェルから第２の出力素子の制御端子及び第２のトランジスターのゲートに電位を供給して、第２の出力素子及び第２のトランジスターをオフ状態に維持する第４のトランジスターを含むようにしても良い。それにより、Ｐウェルの電位が第２の電源電位よりも第４のトランジスターの閾値電圧以上低いときに、第２の出力素子及び第２のトランジスターをカットオフさせてリーク電流を防止することができる。
以上において、半導体装置が、ローサイド駆動信号に従って第２の出力素子を駆動するプリドライバーをさらに備え、プリドライバーが、第１のノードと第２の出力素子の制御端子との間に接続され、ローサイド駆動信号がローレベルのときに、第１の電源電位を第２の出力素子の制御端子に供給するＰチャネルトランジスターと、第２の出力素子の制御端子と第２のノードとの間に直列接続され、第３のノードに供給されるバイアス電位に従ってオン状態となる第１のＮチャネルトランジスター、及び、ローサイド駆動信号がハイレベルのときに、第２の電源電位を第１のＮチャネルトランジスターを介して第２の出力素子の制御端子に供給する第２のＮチャネルトランジスターと、第３のノードとＰウェルとの間に接続され、Ｐウェルの電位が第２の電源電位よりも閾値電圧以上低いときに、第３のノードの電位をＰウェルの電位まで低下させて、第１のＮチャネルトランジスターをオフ状態に維持する第３のＮチャネルトランジスターとを含むようにしても良い。それにより、Ｐウェルの電位が第２の電源電位よりも第３のＮチャネルトランジスターの閾値電圧以上低いときに、第１のＮチャネルトランジスターをカットオフさせてリーク電流を防止することができる。
その場合に、半導体装置が、制御信号に従って第３のノードにバイアス電位を供給するバイアス電位供給回路をさらに備え、バイアス電位供給回路が、第１のノードと第３のノードとの間に接続され、制御信号がローレベルのときに電流を供給する第２のＰチャネルトランジスターと、第３のノードと第２のノードとの間に直列接続され、ドレインに接続されたゲートを有し、第２のＰチャネルトランジスターから電流が供給されて、第３のノードにおいてバイアス電位を生成する複数のＰチャネルトランジスターとを含むようにしても良い。
それにより、Ｐウェルの電位が第２の電源電位よりも第３のＮチャネルトランジスターの閾値電圧以上低くなって、プリドライバーにおいて第３のＮチャネルトランジスターがオン状態となっても、制御信号がハイレベルになっていれば、バイアス電位供給回路においてリーク電流が流れることを防止できる。
また、第１の出力素子が、半導体基板から電気的に分離されたＮウェルに設けられており、半導体装置が、少なくとも信号端子の電位に応じて、Ｎウェルに選択的に電位を供給する第２のスイッチ回路をさらに備えるようにしても良い。それにより、高電位側の第１の電源電位よりも高い電位が外部から信号端子に印加された場合に、Ｎウェルを第１のノードから電気的に分離させて、信号端子から第１の出力素子を介して第１のノードにリーク電流が流れることを防止できる。その結果、半導体装置の内部回路の誤動作や回路素子の破壊を防止することが可能である。
さらに、半導体装置が、信号端子から信号を入力する入力回路を備えても良い。それにより、信号端子を、信号を出力及び入力する入出力端子として利用することができる。
本発明の第２の観点に係る電子機器は、上記いずれかの半導体装置と、半導体装置の信号端子から出力される信号に基づいて動作する第２の半導体装置とを備える。それにより、低電位側の第２の電源電位よりも低い電位又は高電位側の第１の電源電位よりも高い電位が信号端子に印加された場合のリーク電流による内部回路の誤動作や回路素子の破壊を防止できる半導体装置を用いて、信頼性の高い電子機器等を提供することができる。
本発明の第１の実施形態に係る半導体装置の構成例を示す回路図。 図１に示す半導体装置の一部を示す断面図。 本発明の第２の実施形態に係る半導体装置の構成例を示す回路図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置の構成例を示す回路図である。図１に示すように、この半導体装置は、出力ドライバー１０と、スイッチ回路２０と、ハイサイド側のプリドライバー３０ａと、ローサイド側のプリドライバー３０ｂと、バイアス電位供給回路４０と、制御回路５０と、複数の端子（パッド）Ｐ１〜Ｐ５とを含み、入力回路６０をさらに含んでも良い。
半導体装置の第１のノードＮ１には、電源端子Ｐ１から第１の電源電位ＶＤＤが供給される。また、半導体装置の第２のノードＮ２には、電源端子Ｐ２から第１の電源電位ＶＤＤよりも低い第２の電源電位ＶＳＳが供給される。第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳの内の一方は、接地電位（０Ｖ）であっても良い。
信号端子Ｐ３は、少なくとも信号を出力するために用いられる。図１に示す例においては、信号端子Ｐ３が出力ドライバー１０及び入力回路６０に接続されている。その場合に、入力回路６０は、信号端子Ｐ３から信号を入力して後段の回路に供給する。それにより、信号端子Ｐ３を、信号を出力及び入力する入出力端子として利用することができる。
＜出力ドライバー＞
出力ドライバー１０は、例えば、第１の出力素子としてＰチャネルＭＯＳトランジスターＱＰ０と、第２の出力素子としてＮチャネルＭＯＳトランジスターＱＮ０とを含んでいる。通常動作時において、出力ドライバー１０は、トランジスターＱＰ０及びＱＮ０のゲートに供給される信号のレベルを反転して、反転されたレベルを有する出力信号を信号端子Ｐ３に供給する。
トランジスターＱＰ０は、第１のノードＮ１に接続されたソースと、信号端子Ｐ３に接続されたドレインと、ハイサイド側のプリドライバー３０ａの出力信号ＳＰが供給されるゲートとを有しており、オン状態のときに第１の電源電位ＶＤＤを信号端子Ｐ３に供給する。
トランジスターＱＮ０は、信号端子Ｐ３に接続されたドレインと、第２のノードＮ２に接続されたソースと、ローサイド側のプリドライバー３０ｂの出力信号ＳＮが供給されるゲートとを有しており、オン状態のときに第２の電源電位ＶＳＳを信号端子Ｐ３に供給する。
ここで、トランジスターＱＮ０のバックゲートとドレインとによって、ＰＮ接合（寄生ダイオード）が形成されている。トランジスターＱＮ０のバックゲートが第２のノードＮ２に接続される場合には、第２の電源電位ＶＳＳよりも寄生ダイオードの順方向電圧以上低い電位が外部から信号端子Ｐ３に印加されると、第２のノードＮ２から寄生ダイオードを介して信号端子Ｐ３に向けてリーク電流が流れてしまう。
これを防止するために、本実施形態においては、トランジスターＱＮ０が、半導体基板から電気的に分離されたＰウェル（フローティングＰウェル）７３に設けられている。即ち、トランジスターＱＮ０のバックゲートは、Ｐウェル７３で構成されており、トランジスターＱＮ０がトレラント機能を有している。
＜スイッチ回路＞
スイッチ回路２０は、少なくとも信号端子Ｐ３の電位に応じて、Ｐウェル７３に選択的に電位を供給する。従って、低電位側の第２の電源電位ＶＳＳよりも低い電位が外部から信号端子Ｐ３に印加された場合に、Ｐウェル７３を第２のノードＮ２から電気的に分離させて、第２のノードＮ２からトランジスターＱＮ０を介して信号端子Ｐ３にリーク電流が流れることを防止できる。その結果、半導体装置の内部回路の誤動作や回路素子の破壊を防止することが可能である。
例えば、スイッチ回路２０は、信号端子Ｐ３の電位が第２の電源電位ＶＳＳ以上であるときに、第２の電源電位ＶＳＳをＰウェル７３に供給し、信号端子Ｐ３の電位が第２の電源電位ＶＳＳよりも所定の値以上低いときに、信号端子Ｐ３からＰウェル７３及びトランジスターＱＮ０のゲート（第２の出力素子の制御端子）に電位を供給して、トランジスターＱＮ０をオフ状態に維持するようにしても良い。なお、上記の所定の値は、後で説明するＮチャネルＭＯＳトランジスターの閾値電圧に相当する。
それにより、通常動作時において、第２の電源電位ＶＳＳをＰウェル７３に供給して内部回路の動作を安定させると共に、第２の電源電位ＶＳＳよりも所定の値以上低い電位が外部から信号端子Ｐ３に印加された場合に、トランジスターＱＮ０をカットオフさせてリーク電流を防止することができる。
図１に示す例においては、スイッチ回路２０が、第１〜第４のトランジスターとして、ＮチャネルＭＯＳトランジスターＱＮ１〜ＱＮ４を含んでいる。例えば、トランジスターＱＮ１〜ＱＮ４をトランジスターＱＮ０と同様にＰウェル７３に設けることにより、トランジスターＱＮ１〜ＱＮ４のバックゲートの電位がＰウェル７３の電位ＶＰＷと同一にされる。
トランジスターＱＮ１は、第２のノードＮ２とＰウェル７３との間に接続されており、信号端子Ｐ３の電位がゲートに供給される。トランジスターＱＮ１は、信号端子Ｐ３の電位が第２の電源電位ＶＳＳよりも閾値電圧以上高いときに、第２の電源電位ＶＳＳをＰウェル７３に供給する。
トランジスターＱＮ２は、第２のノードＮ２とＰウェル７３との間に接続されており、トランジスターＱＮ０のゲート電位がゲートに供給される。トランジスターＱＮ２は、トランジスターＱＮ０のゲート電位が第２の電源電位ＶＳＳよりも閾値電圧以上高いときに、第２の電源電位ＶＳＳをＰウェル７３に供給する。
トランジスターＱＮ３は、信号端子Ｐ３とＰウェル７３との間に接続されており、第２の電源電位ＶＳＳがゲートに供給される。トランジスターＱＮ３は、信号端子Ｐ３の電位が第２の電源電位ＶＳＳよりも閾値電圧以上低いときに、信号端子Ｐ３からＰウェル７３に電位を供給する。
図２は、図１に示す半導体装置の一部を示す断面図である。図２には、図１に示す出力ドライバー１０及びスイッチ回路２０の一部を構成する素子が示されている。例えば、Ｐ型の半導体基板７０内にＮウェル７１及び７２が形成されており、Ｎウェル７２内にＰウェル７３が形成されている。ここで、半導体基板７０、Ｎウェル７２、及び、Ｐウェル７３は、トリプルウェル構造を構成している。
Ｎウェル７１には、トランジスターＱＰ０のソース及びドレインとなるＰ型の不純物領域８１及び８２と、Ｎ型のコンタクト領域８３とが形成されている。Ｐ型の不純物領域８１及びＮ型のコンタクト領域８３には、第１の電源電位ＶＤＤが供給され、Ｐ型の不純物領域８２は、信号端子Ｐ３に電気的に接続されている。
Ｐウェル７３には、トランジスターＱＮ０のソース及びドレインとなるＮ型の不純物領域９１及び９２と、トランジスターＱＮ２のソース及びドレインとなるＮ型の不純物領域９３及び９４と、トランジスターＱＮ３のソース及びドレインとなるＮ型の不純物領域９５及び９６と、Ｐ型のコンタクト領域９７とが形成されている。Ｎ型の不純物領域９１及び９３には、第２の電源電位ＶＳＳが供給され、Ｎ型の不純物領域９２及び９６は、信号端子Ｐ３に電気的に接続されており、Ｎ型の不純物領域９４及び９５は、Ｐ型のコンタクト領域９７を介してＰウェル７３に電気的に接続されている。
半導体基板７０上には、ゲート絶縁膜を介して、トランジスターＱＰ０のゲート電極１００と、トランジスターＱＮ０のゲート電極１０１と、トランジスターＱＮ２のゲート電極１０２と、トランジスターＱＮ３のゲート電極１０３とが配置されている。トランジスターＱＰ０のゲート電極１００には、プリドライバー３０ａの出力信号ＳＰが供給され、トランジスターＱＮ０のゲート電極１０１及びトランジスターＱＮ２のゲート電極１０２には、プリドライバー３０ｂの出力信号ＳＮが供給され、トランジスターＱＮ３のゲート電極１０３には、第２の電源電位ＶＳＳが供給される。
再び図１を参照すると、トランジスターＱＮ１〜ＱＮ３を設けることにより、通常動作時において、信号端子Ｐ３の電位がハイレベルとローレベルとの間で遷移しても第２の電源電位ＶＳＳをＰウェル７３に供給し、信号端子Ｐ３の電位が第２の電源電位ＶＳＳよりもトランジスターＱＮ３の閾値電圧以上低いときには、信号端子Ｐ３の電位をＰウェル７３に供給することができる。
また、トランジスターＱＮ４は、Ｐウェル７３とトランジスターＱＮ０のゲート及びトランジスターＱＮ２のゲートとの間に接続されており、第２の電源電位ＶＳＳがゲートに供給される。トランジスターＱＮ４は、Ｐウェル７３の電位ＶＰＷが第２の電源電位ＶＳＳよりも閾値電圧以上低いときに、Ｐウェル７３からトランジスターＱＮ０のゲート及びトランジスターＱＮ２のゲートに電位を供給して、トランジスターＱＮ０及びＱＮ２をオフ状態に維持する。それにより、Ｐウェル７３の電位ＶＰＷが第２の電源電位ＶＳＳよりもトランジスターＱＮ４の閾値電圧以上低いときに、トランジスターＱＮ０及びＱＮ２をカットオフさせてリーク電流を防止することができる。
＜制御回路とプリドライバー＞
制御回路５０は、制御端子Ｐ５に供給される出力イネーブル信号ＯＥが活性化されているときに、入力端子Ｐ４に供給される入力信号ＩＮに基づいて、ハイサイド駆動信号ＸＰ及びローサイド駆動信号ＸＮを生成すると共に、制御信号ＸＥをローレベルにする。ハイサイド駆動信号ＸＰ及びローサイド駆動信号ＸＮは、入力信号ＩＮと略同相の信号であるが、出力ドライバー１０においてトランジスターＱＰ０及びＱＮ０が同時にオン状態とならないように遷移タイミングが調節されている。
また、制御回路５０は、出力イネーブル信号ＯＥが非活性化されているときに、ハイサイド駆動信号ＸＰをローレベルにし、ローサイド駆動信号ＸＮをハイレベルにすると共に、制御信号ＸＥをハイレベルにする。例えば、半導体装置が信号端子Ｐ３から信号を出力するときに出力イネーブル信号ＯＥが活性化され、それ以外のときに出力イネーブル信号ＯＥが非活性化される。
ハイサイド側のプリドライバー３０ａは、制御回路５０から供給されるハイサイド駆動信号ＸＰに従って、トランジスターＱＰ０を駆動する。また、ローサイド側のプリドライバー３０ｂは、制御回路５０から供給されるローサイド駆動信号ＸＮに従って、トランジスターＱＮ０を駆動する。
図１に示す例においては、ハイサイド側のプリドライバー３０ａが、インバーターを含んでおり、ハイサイド駆動信号ＸＰを反転して出力信号ＳＰを生成する。また、ローサイド側のプリドライバー３０ｂは、ローサイド駆動信号ＸＮを反転して出力信号ＳＮを生成する。
出力イネーブル信号ＯＥが活性化されているときに、入力信号ＩＮがハイレベルになると、ハイサイド駆動信号ＸＰ及びローサイド駆動信号ＸＮがハイレベルになるので、プリドライバー３０ａの出力信号ＳＰ及びプリドライバー３０ｂの出力信号ＳＮがローレベルになる。従って、出力ドライバー１０が、ハイレベルの出力信号を信号端子Ｐ３に供給する。
また、入力信号ＩＮがローレベルになると、ハイサイド駆動信号ＸＰ及びローサイド駆動信号ＸＮがローレベルになるので、プリドライバー３０ａの出力信号ＳＰ及びプリドライバー３０ｂの出力信号ＳＮがハイレベルになる。従って、出力ドライバー１０が、ローレベルの出力信号を信号端子Ｐ３に供給する。
一方、出力イネーブル信号ＯＥが非活性化されているときには、入力信号ＩＮのレベルにかかわらず、ハイサイド駆動信号ＸＰがローレベルになり、ローサイド駆動信号ＸＮがハイレベルになるので、プリドライバー３０ａの出力信号ＳＰがハイレベルになり、プリドライバー３０ｂの出力信号ＳＮがローレベルになる。従って、出力ドライバー１０のトランジスターＱＰ０及びＱＮ０がオフ状態となって、信号端子Ｐ３がハイインピーダンス状態になる。
＜ローサイド側のプリドライバー＞
ローサイド側のプリドライバー３０ｂは、例えば、ＰチャネルＭＯＳトランジスターＱＰ１と、ＮチャネルＭＯＳトランジスターＱＮ５〜ＱＮ７とを含んでいる。例えば、トランジスターＱＮ５〜ＱＮ７をトランジスターＱＮ０と同様にＰウェル７３に設けることにより、トランジスターＱＮ５〜ＱＮ７のバックゲートの電位がＰウェル７３の電位ＶＰＷと同一にされる。
トランジスターＱＰ１は、第１のノードＮ１とトランジスターＱＮ０のゲートとの間に接続されており、ローサイド駆動信号ＸＮがゲートに供給される。トランジスターＱＰ１は、ローサイド駆動信号ＸＮがローレベルのときに、第１の電源電位ＶＤＤをトランジスターＱＮ０のゲートに供給する。
トランジスターＱＮ５及びＱＮ６（第１及び第２のＮチャネルトランジスター）は、トランジスターＱＮ０のゲートと第２のノードＮ２との間に直列接続されている。トランジスターＱＮ５は、第３のノードＮ３に接続されたゲートを有しており、第３のノードＮ３に供給されるバイアス電位に従ってオン状態となる。トランジスターＱＮ６は、ローサイド駆動信号ＸＮが供給されるゲートを有しており、ローサイド駆動信号ＸＮがハイレベルのときに、第２の電源電位ＶＳＳをトランジスターＱＮ５を介してトランジスターＱＮ０のゲートに供給する。
トランジスターＱＮ７（第３のＮチャネルトランジスター）は、第３のノードＮ３とＰウェル７３との間に接続されており、第２の電源電位ＶＳＳがゲートに供給される。トランジスターＱＮ７は、Ｐウェル７３の電位ＶＰＷが第２の電源電位ＶＳＳよりも閾値電圧以上低いときに、第３のノードＮ３の電位をＰウェル７３の電位ＶＰＷまで低下させて、トランジスターＱＮ５をオフ状態に維持する。それにより、Ｐウェル７３の電位ＶＰＷが第２の電源電位ＶＳＳよりもトランジスターＱＮ７の閾値電圧以上低いときに、トランジスターＱＮ５をカットオフさせてリーク電流を防止することができる。
＜バイアス電位供給回路＞
バイアス電位供給回路４０は、制御回路５０から供給される制御信号ＸＥに従って、第３のノードＮ３にバイアス電位を供給する。バイアス電位供給回路４０は、例えば、ＰチャネルＭＯＳトランジスターＱＰ２〜ＱＰ５を含んでいる。トランジスターＱＰ２（第２のＰチャネルトランジスター）は、第１のノードＮ１と第３のノードＮ３との間に接続されており、制御信号ＸＥがゲートに供給される。トランジスターＱＰ２は、制御信号ＸＥがローレベルのときに電流を供給する。
複数のＰチャネルトランジスターの一例として示すトランジスターＱＰ３〜ＱＰ５は、第３のノードＮ３と第２のノードＮ２との間に直列接続されている。トランジスターＱＰ３〜ＱＰ５の各々は、ドレインに接続されたゲートを有している。トランジスターＱＰ３〜ＱＰ５は、トランジスターＱＰ２から電流が供給されて、第３のノードＮ３においてバイアス電位を生成する。
それにより、Ｐウェル７３の電位ＶＰＷが第２の電源電位ＶＳＳよりもトランジスターＱＮ７の閾値電圧以上低くなって、プリドライバー３０ｂにおいてトランジスターＱＮ７がオン状態となっても、制御信号ＸＥがハイレベルになっていれば、バイアス電位供給回路４０においてリーク電流が流れることを防止できる。
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体装置の構成例を示す回路図である。第２の実施形態においては、出力ドライバー１０において、第２の出力素子のみならず、第１の出力素子もトレラント機能を有している。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
図３に示すように、出力ドライバー１０は、例えば、第１の出力素子としてトランジスターＱＰ０と、第２の出力素子としてトランジスターＱＮ０とを有している。ここで、トランジスターＱＰ０のドレインとバックゲートとによって、ＰＮ接合（寄生ダイオード）が形成されている。トランジスターＱＰ０のバックゲートが第１のノードＮ１に接続される場合には、第１の電源電位ＶＤＤよりも寄生ダイオードの順方向電圧以上高い電位が外部から信号端子Ｐ３に印加されると、信号端子Ｐ３から寄生ダイオードを介して第１のノードＮ１に向けてリーク電流が流れてしまう。
これを防止するために、本実施形態においては、トランジスターＱＰ０が、半導体基板から電気的に分離されたＮウェル（フローティングＮウェル）７４に設けられている。即ち、トランジスターＱＰ０のバックゲートは、Ｎウェル７４で構成されており、トランジスターＱＰ０がトレラント機能を有している。
また、半導体装置には、図１に示すスイッチ回路２０と同様のローサイド側のスイッチ回路２０ｂに加えて、第２のスイッチ回路としてハイサイド側のスイッチ回路２０ａが設けられている。スイッチ回路２０ａは、少なくとも信号端子Ｐ３の電位に応じて、Ｎウェル７４に選択的に電位を供給する。
従って、高電位側の第１の電源電位ＶＤＤよりも高い電位が外部から信号端子Ｐ３に印加された場合に、Ｎウェル７４を第１のノードＮ１から電気的に分離させて、信号端子Ｐ３からトランジスターＱＰ０を介して第１のノードＮ１にリーク電流が流れることを防止できる。その結果、半導体装置の内部回路の誤動作や回路素子の破壊を防止することが可能である。
例えば、スイッチ回路２０ａは、信号端子Ｐ３の電位が第１の電源電位ＶＤＤ以下であるときに、第１の電源電位ＶＤＤをＮウェル７４に供給し、信号端子Ｐ３の電位が第１の電源電位ＶＤＤよりも所定の値以上高いときに、信号端子Ｐ３からＮウェル７４及びトランジスターＱＰ０のゲートに電位を供給して、トランジスターＱＰ０をオフ状態に維持するようにしても良い。なお、上記の所定の値は、後で説明するＰチャネルＭＯＳトランジスターの閾値電圧に相当する。
それにより、通常動作時において、第１の電源電位ＶＤＤをＮウェル７４に供給して内部回路の動作を安定させると共に、第１の電源電位ＶＤＤよりも所定の値以上高い電位が外部から信号端子Ｐ３に印加された場合に、トランジスターＱＰ０をカットオフさせてリーク電流を防止することができる。
図３に示す例においては、スイッチ回路２０ａが、ＰチャネルＭＯＳトランジスターＱＰ１１〜ＱＰ１４を含んでいる。例えば、トランジスターＱＰ１１〜ＱＰ１４をトランジスターＱＰ０と同様にＮウェル７４に設けることにより、トランジスターＱＰ１１〜ＱＰ１４のバックゲートの電位がＮウェル７４の電位ＶＮＷと同一にされる。
トランジスターＱＰ１１は、第１のノードＮ１とＮウェル７４との間に接続されており、信号端子Ｐ３の電位がゲートに供給される。トランジスターＱＰ１１は、信号端子Ｐ３の電位が第１の電源電位ＶＤＤよりも閾値電圧以上低いときに、第１の電源電位ＶＤＤをＮウェル７４に供給する。
トランジスターＱＰ１２は、第１のノードＮ１とＮウェル７４との間に接続されており、トランジスターＱＰ０のゲート電位がゲートに供給される。トランジスターＱＰ１２は、トランジスターＱＰ０のゲート電位が第１の電源電位ＶＤＤよりも閾値電圧以上低いときに、第１の電源電位ＶＤＤをＮウェル７４に供給する。
トランジスターＱＰ１３は、信号端子Ｐ３とＮウェル７４との間に接続されており、第１の電源電位ＶＤＤがゲートに供給される。トランジスターＱＰ１３は、信号端子Ｐ３の電位が第１の電源電位ＶＤＤよりも閾値電圧以上高いときに、信号端子Ｐ３からＮウェル７４に電位を供給する。
このように、トランジスターＱＰ１１〜ＱＰ１３を設けることにより、通常動作時において、信号端子Ｐ３の電位がハイレベルとローレベルとの間で遷移しても第１の電源電位ＶＤＤをＮウェル７４に供給し、信号端子Ｐ３の電位が第１の電源電位ＶＤＤよりもトランジスターＱＰ１３の閾値電圧以上高いときには、信号端子Ｐ３の電位をＮウェル７４に供給することができる。
トランジスターＱＰ１４は、Ｎウェル７４とトランジスターＱＰ０のゲート及びトランジスターＱＰ１２のゲートとの間に接続されており、第１の電源電位ＶＤＤがゲートに供給される。トランジスターＱＰ１４は、Ｎウェル７４の電位ＶＮＷが第１の電源電位ＶＤＤよりも閾値電圧以上高いときに、Ｎウェル７４からトランジスターＱＰ０のゲート及びトランジスターＱＰ１２のゲートに電位を供給して、トランジスターＱＰ０及びＱＰ１２をオフ状態に維持する。それにより、Ｎウェル７４の電位ＶＮＷが第１の電源電位ＶＤＤよりもトランジスターＱＰ１４の閾値電圧以上高いときに、トランジスターＱＰ０及びＱＰ１２をカットオフしてリーク電流を防止することができる。
また、半導体装置には、図１に示すバイアス電位供給回路４０と同様のバイアス電位供給回路４０ｂに加えて、バイアス電位供給回路４０ａが設けられている。例えば、ハイサイド側のプリドライバー３０ａ及びバイアス電位供給回路４０ａは、ローサイド側のプリドライバー３０ｂ及びバイアス電位供給回路４０ｂの構成をハイサイド用に変更することによって構成される。
即ち、ハイサイド側のプリドライバー３０ａ及びバイアス電位供給回路４０ａにおいては、ローサイド側のプリドライバー３０ｂ及びバイアス電位供給回路４０ｂに対して、ＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとが入れ替えられ、第１の電源電位ＶＤＤと第２の電源電位ＶＳＳとが入れ替えられ、Ｐウェル７３がＮウェル７４に入れ替えられる。
また、制御回路５０は、制御信号ＸＥに加えて、制御信号ＸＥのレベルが反転されたレベルを有する制御信号ＥＮを出力する。バイアス電位供給回路４０ａは、制御回路５０から供給される制御信号ＥＮに従って、ハイサイド側のプリドライバー３０ａにバイアス電位を供給する。
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について説明する。
図４は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図４に示すように、電子機器は、制御部１１０と、操作部１２０と、格納部１３０と、通信部１４０と、表示部１５０と、音声出力部１６０とを含んでいる。なお、図４に示す構成要素の一部を省略又は変更しても良いし、あるいは、図４に示す構成要素に他の構成要素を付加しても良い。
制御部１１０は、例えば、ＣＰＵを含み、プログラムに従って各種の信号処理や制御処理を実行する。例えば、制御部１１０は、操作部１２０から供給される操作信号に応じて各種の信号処理を行ったり、外部機器との間でデータ通信を行うために通信部１４０を制御する。あるいは、制御部１１０は、表示部１５０に各種の画像を表示させるための画像信号を生成したり、音声出力部１６０に各種の音声を発生させるための音声信号を生成する。
操作部１２０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号を制御部１１０に出力する。格納部１３０は、例えば、ハードディスク又は各種のメモリー等で構成され、制御部１１０が動作するために用いられるプログラム等を格納する。
通信部１４０は、例えば、アナログ回路及びデジタル回路で構成され、外部装置との間でデータ通信を行う。表示部１５０は、例えば、ＬＣＤ（液晶表示装置）等を含み、制御部１１０から供給される画像信号に基づいて各種の情報を表示する。音声出力部１６０は、例えば、スピーカー等を含み、制御部１１０から供給される音声信号に基づいて音声を発生する。
このように構成された電子機器において、図１又は図３に示す半導体装置と、その半導体装置の信号端子から出力される信号に基づいて動作する第２の半導体装置とが用いられる。例えば、通信部１４０が、図１又は図３に示す半導体装置で構成され、制御部１１０が、第２の半導体装置で構成されても良い。通信部１４０は、高電位側の第１の電源電位ＶＤＤ及び低電位側の第２の電源電位ＶＳＳが供給されて動作する。
制御部１１０は、通信部１４０とは異なる電源電圧で動作して、第２の電源電位ＶＳＳよりも低い電位又は第１の電源電位ＶＤＤよりも高い電位を有する信号を通信部１４０の信号端子に出力する場合がある。あるいは、制御部１１０と通信部１４０とが同じ電源電圧で動作しても、制御部１１０から通信部１４０の信号端子に出力される信号にアンダーシュート又はオーバーシュートが含まれる場合もある。
本実施形態によれば、低電位側の第２の電源電位ＶＳＳよりも低い電位又は高電位側の第１の電源電位ＶＤＤよりも高い電位が信号端子に印加された場合のリーク電流による内部回路の誤動作や回路素子の破壊を防止できる半導体装置を用いて、信頼性の高い電子機器等を提供することができる。
電子機器としては、例えば、置時計等の時計、タイマー、携帯電話機や携帯情報端末等の携帯機器、オーディオ機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
以上の実施形態においては、出力ドライバーにおける出力素子としてＭＯＳトランジスターを用いる場合について説明したが、出力素子としてバイポーラトランジスター等を用いても良い。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１０…出力ドライバー、２０、２０ａ、２０ｂ…スイッチ回路、３０ａ、３０ｂ…プリドライバー、４０、４０ａ、４０ｂ…バイアス電位供給回路、５０…制御回路、６０…入力回路、７０…半導体基板、７１、７２、７４…Ｎウェル、７３…Ｐウェル、８１、８２…Ｐ型の不純物領域、８３…Ｎ型のコンタクト領域、９１〜９６…Ｎ型の不純物領域、９７…Ｐ型のコンタクト領域、１００〜１０３…ゲート電極、１１０…制御部、１２０…操作部、１３０…格納部、１４０…通信部、１５０…表示部、１６０…音声出力部、ＱＰ０〜ＱＰ１４…ＰチャネルＭＯＳトランジスター、ＱＮ０〜ＱＮ７…ＮチャネルＭＯＳトランジスター、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、Ｐ４…入力端子、Ｐ５…制御端子

Claims (8)

  1. 第１の電源電位が供給される第１のノードと、
    前記第１の電源電位よりも低い第２の電源電位が供給される第２のノードと、
    少なくとも信号を出力するために用いられる信号端子と、
    オン状態のときに前記第１の電源電位を前記信号端子に供給する第１の出力素子、及び
    、半導体基板から電気的に分離されたＰウェルに設けられて、オン状態のときに前記第２
    の電源電位を前記信号端子に供給する第２の出力素子を含む出力ドライバーと、
    少なくとも前記信号端子の電位に応じて、前記Ｐウェルに選択的に電位を供給するスイ
    ッチ回路と、を備え、
    前記スイッチ回路が、前記第２のノードと前記Ｐウェルとの間に接続され、前記信号端子
    の電位が前記第２の電源電位よりも閾値電圧以上高いときに、前記第２の電源電位を前記
    Ｐウェルに供給する第１のトランジスターと、前記第２のノードと前記Ｐウェルとの間に
    接続され、前記第２の出力素子の制御端子の電位が前記第２の電源電位よりも閾値電圧以
    上高いときに、前記第２の電源電位を前記Ｐウェルに供給する第２のトランジスターと、
    前記信号端子と前記Ｐウェルとの間に接続され、前記信号端子の電位が前記第２の電源電
    位よりも閾値電圧以上低いときに、前記信号端子から前記Ｐウェルに電位を供給する第３
    のトランジスターと、を含む半導体装置。
  2. 前記スイッチ回路が、前記信号端子の電位が前記第２の電源電位以上であるときに、前
    記第２の電源電位を前記Ｐウェルに供給し、前記信号端子の電位が前記第２の電源電位よ
    りも所定の値以上低いときに、前記信号端子から前記Ｐウェル及び前記第２の出力素子の
    制御端子に電位を供給して、前記第２の出力素子をオフ状態に維持する、請求項１記載の
    半導体装置。
  3. 前記スイッチ回路が、前記Ｐウェルと前記第２の出力素子の制御端子及び前記第２のト
    ランジスターのゲートとの間に接続され、前記Ｐウェルの電位が前記第２の電源電位より
    も閾値電圧以上低いときに、前記Ｐウェルから前記第２の出力素子の制御端子及び前記第
    ２のトランジスターのゲートに電位を供給して、前記第２の出力素子及び前記第２のトラ
    ンジスターをオフ状態に維持する第４のトランジスターをさらに含む、請求項１又は２記
    載の半導体装置。
  4. 第１の電源電位が供給される第１のノードと、
    前記第１の電源電位よりも低い第２の電源電位が供給される第２のノードと、
    少なくとも信号を出力するために用いられる信号端子と、
    オン状態のときに前記第１の電源電位を前記信号端子に供給する第１の出力素子、及び
    、半導体基板から電気的に分離されたＰウェルに設けられて、オン状態のときに前記第２
    の電源電位を前記信号端子に供給する第２の出力素子を含む出力ドライバーと、
    少なくとも前記信号端子の電位に応じて、前記Ｐウェルに選択的に電位を供給するスイ
    ッチ回路と、
    ローサイド駆動信号に従って前記第２の出力素子を駆動するプリドライバーと、を備え
    、
    前記プリドライバーが、前記第１のノードと前記第２の出力素子の制御端子との間に接続
    され、前記ローサイド駆動信号がローレベルのときに、前記第１の電源電位を前記第２の
    出力素子の制御端子に供給するＰチャネルトランジスターと、前記第２の出力素子の制御
    端子と前記第２のノードとの間に直列接続され、第３のノードに供給されるバイアス電位
    に従ってオン状態となる第１のＮチャネルトランジスター、及び、前記ローサイド駆動信
    号がハイレベルのときに、前記第２の電源電位を前記第１のＮチャネルトランジスターを
    介して前記第２の出力素子の前記制御端子に供給する第２のＮチャネルトランジスターと
    、 前記第３のノードと前記Ｐウェルとの間に接続され、前記Ｐウェルの電位が前記第２
    の電源電位よりも閾値電圧以上低いときに、前記第３のノードの電位を前記Ｐウェルの電
    位まで低下させて、前記第１のＮチャネルトランジスターをオフ状態に維持する第３のＮ
    チャネルトランジスターと、を含む半導体装置。
  5. 制御信号に従って前記第３のノードに前記バイアス電位を供給するバイアス電位供給回
    路をさらに備え、前記バイアス電位供給回路が、
    前記第１のノードと前記第３のノードとの間に接続され、前記制御信号がローレベルの
    ときに電流を供給する第２のＰチャネルトランジスターと、
    前記第３のノードと前記第２のノードとの間に直列接続され、ドレインに接続されたゲ
    ートを有し、前記第２のＰチャネルトランジスターから電流が供給されて、前記第３のノ
    ードにおいて前記バイアス電位を生成する複数のＰチャネルトランジスターと、を含む、
    請求項４記載の半導体装置。
  6. 前記第１の出力素子が、前記半導体基板から電気的に分離されたＮウェルに設けられて
    おり、
    前記半導体装置が、少なくとも前記信号端子の電位に応じて、前記Ｎウェルに選択的に
    電位を供給する第２のスイッチ回路をさらに備える、請求項１〜５のいずれか１項記載の
    半導体装置。
  7. 前記信号端子から信号を入力する入力回路をさらに備える、請求項１〜６のいずれか１
    項記載の半導体装置。
  8. 請求項１〜７のいずれか１項記載の半導体装置と、
    前記半導体装置の前記信号端子から出力される信号に基づいて動作する第２の半導体装
    置と、を備える電子機器。
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