CN103631304B - 稳压电路 - Google Patents

Abstract

本发明公开了稳压电路，包括：控制单元，包括数字滤波电路和模拟比较电路，稳压电路的输出电压采样通过模拟比较电路与基准电压比较，控制单元根据比较的结果输出控制信号；时钟产生单元，根据模拟比较电路输出的控制信号输出相应的时钟信号；和输出单元，包括输出工作电压的驱动晶体管和驱动所述驱动晶体管栅极的电荷泵。当输出电压低于基准电压时，电荷泵根据时钟信号对输出晶体管的栅极升压，当输出电压高于基准电压时，电荷泵的电容根据时钟信号与输出晶体管栅极进行电荷分配，以将输出电压降压。该稳压电路在异相时钟的控制下对内部电源电压进行适度调节，避免使用大的补偿电容，具有响应速度快，抗电源噪声效果好，易集成的优点。

Description

稳压电路

技术领域

本发明涉及电源电路。更具体地，本发明涉及当电源电压不稳定或者被噪声干扰时能够稳定地输出电压的稳压电路。

背景技术

现代集成电路的应用环境越来越复杂。当电流跳变非常剧烈，有很多频率器件作用，能量向外辐射时，电路会出现噪声故障。电流急剧变化引起电源电压变化，会使共用同一电源的电路运行不稳定。另外，随着电子系统的复杂化，电路中涉及多种电源，由外部电源产生的工作中的电源由于电路内部的噪声同样会有波动。这个问题随着信号速度越来越快，集成电路芯片的供电电压的越来越小变得更为严重。除此之外，电子设备无论是由交流市电经过整流(或交流适配器)后供电，还是由蓄电池组供电，工作过程中的电源电压都将在很大范围内变化。例如，单体锂离子电池充足电时的电压为4.2V，放完电后的电压为2.3V，变化幅度很大。这个问题在对电源电压敏感的电路中显得尤为突出。因此，在设计对电源敏感的电路中需要采取一些措施以最大限度地去除电源噪声和电源波动。

现有的方法是采用低压差线性稳压器（LDO）电路结构为精密的电子设备供电，LDO是通过其反馈回路对输出电压进行调节从而提供稳定的直流输出电压。这种结构通常需要大的旁路电容集成在电路内部，这是比较困难的，因此其对于电路内部的噪声响应速度较慢。

发明内容

为了克服现有稳压电路对噪声响应速度慢、补偿电容大的缺点，本发明的目的之一在于提供新型的稳压电路，该电路可以对电源噪声做出快速反应并且不需要大的补偿电容。

根据本发明的一个方面，提供的稳压电路包括：控制单元，包括数字滤波电路和模拟比较电路，所述稳压电路的输出电压采样与基准电压在所述模拟比较电路中比较，所述模拟比较电路根据所述比较的结果输出控制信号；时钟相位产生单元，根据比较器输出的控制信号输出相应的时钟信号；和驱动栅极泵和驱动电路，根据所述时钟信号输出相应的电压，其中，当所述输出电压低于基准电压时，所述电荷泵根据所述时钟信号驱动所述输出晶体管将输出电压升压；当所述输出电压高于基准电压时，所述电荷泵的电容根据所述时钟信号与输出晶体管栅极进行电荷分配，以将所述输出电压降压。

在一些实施方式中，所述模拟比较电路具有输出电压采样信号输入端和基准电压输入端，所述比较器的输出端分别通过与非门、反相器和触发器后输出数字信号。

在一些实施方式中，还包括选择器电路，所述数字信号通过所述选择器电路连接于所述模拟比较电路的输出电压采样输入端。

在一些实施方式中，所述电荷泵为双PMOS电荷泵，所述电容由MOS管构成。

所述驱动栅极泵和驱动电路还包括多个并联的用作电容的MOS管和选择性连接所述用作电容的MOS管的开关。

在一些实施方式中，数字滤波电路可以采用D触发器，所述模拟比较电路的输出输入至D触发器，所述D触发器接收来自所述时钟产生单元的时钟信号，仅在该时钟信号的边沿对所述模拟比较电路的输出进行采样，以输出控制信号。所述模拟比较电路和所述数字滤波电路集成于单个数字比较器中。

根据本发明的另一方面，提供了一种电源电路的稳压方法，所述电源电路包括电压输出晶体管和电荷泵电路，所述方法包括：将电源电路的电压输出的采样与基准电压比较，根据所述比较的结果，通过时钟信号控制所述电压输出晶体管栅极与电荷泵的电容的电荷分配，以调节所述电源电路的电压输出。

在一些实施方式中，所述电荷泵和电容之间的电荷分配包括：当所述采样的电压高于基准电压时，所述电压输出晶体管栅极的电荷在所述时钟信号控制下向所述电荷泵中的电容释放以降低输出电压，和当所述采样电压低于基准电压时，所述电容在所述时钟信号控制下向所述电压输出晶体管栅极释放电荷，以升高输出电压。

在一些实施方式中，还包括，通过时钟控制信号控制对所述采样的电压信号与基准电压的比较结果输出进行有效采样，以仅在所述时钟控制信号的边沿输出控制信号。

根据上述方面，为了便于集成并保证精度，本发明采用工作在数字信号域的数字滤波器取代完全工作在模拟信号域的模拟滤波器，其处理的对象是模拟信号经由采样器件转换而得到的数字信号。数字滤波器得到的信号通过控制电路控制调节电路，当内部电压低于目标电压（基准电压），用一级或更多级的电荷泵提高NMOS栅极驱动；当内部电压高于目标电压（基准电压），将NMOS栅极电荷输送至电容，降低NMOS栅极驱动电压。

为了消除片内噪声的影响，本发明没有采用通常的放大器控制的NMOS或者PMOS驱动管结构，而是采用了数字控制逻辑控制的NMOS驱动，因为任何低电流放大器都很难抵抗来自电源的剧烈波动。当电压高过基准电压则降低NMOS驱动栅极电压，反之则将NMOS驱动管的栅极电压泵高。当负载加大时，NMOS的栅源电压（VGS）自动加大，可以快速地反应而不依赖放大器带宽。

根据一些实施方式，可以在比较器的采样电压输入端加上选择器电路，所述控制单元输出的数字信号通过所述选择器电路连接于所述比较器的输出电压采样输入端。使得控制电路可以减少启动次数。例如，当VDD的电压在2.1v～2.3v之间，即分压点的电压在基准电压附近时，电荷泵没有动作；当VDD的电压低于2.1v，即分压点的电压低于基准电压时，栅电荷泵将驱动管栅极电压提高；当VDD的电压高于2.3v，输出电压的晶体管的栅极电容将与一个电容进行电荷再分配以降低输出电压的晶体管的栅极电压。

环路滤波电路是保证系统稳定性的。对于高速交流峰值电流（ACpeakcurrent）的要求，栅源电压加大会有自反馈的效应。其有益效果是，比依赖环路放大器的LDO结构响应速度更快，而且不用大的补偿电容，抗电源噪声效果更好。

时钟产生单元为电压输出电路的电荷泵提供相位不交叠的时钟。在一些实施方式中，电路采用反馈链路来产生时钟。

本实施方式中的输出单元可以将NMOS驱动管的栅极电压从缺省的VDD1.2v～1.8v泵到2.2v+Vtn，并经过控制单元中的数字滤波电路和模拟比较电路进行控制。

在一些实施方式中，电路中电荷泵采用双PMOS结构（也可以根据需要输出电压的大小选择更多级的电荷泵），通过用作电容的晶体管的选择使电压升高/电荷分配的步调上下一致，即，使偏高的电压回归目标值的时间与偏低的电压回归目标值的时间基本一致。由此，还可使电路的工作状态较为平衡。

根据本发明，当输出电压VDD过高时，输出电压的晶体管的栅极电荷会与电荷泵中的电容分享，并拉低驱动管栅极电位实现调节。

附图说明

图1为根据本发明一实施方式的稳压电路的原理框图；

图2为图1所示的稳压电路中使用的控制单元原理图；

图3为图1所示的稳压电路中使用的时钟产生电路原理图；

图4为图1所示的稳压电路中使用的输出单元电路原理图；

图5为本发明实施方式的控制单元的关键信号仿真波形；

图6为本发明的实施方式的时钟产生电路仿真波形；

图7为本发明的实施方式的稳压电路工作的关键信号的仿真波形。

具体实施方式

下面结合附图对本发明的具体实施方式作详细的说明。

图1～6示意性地显示了根据本发明的一种实施方式的稳压电路及其工作时的仿真波形图。

如图1所示，根据本发明的一种实施方式的稳压电路包括控制单元10，其含有数字滤波器和比较器，时钟产生单元20，以及输出单元30，其含有驱动栅极的电荷泵和用于输出调节后电压的驱动晶体管电路。输出单元30由线130输出提供给外部电路工作的工作电压VDD，对该工作电压VDD采样的信号通过线100输入至控制单元10的比较器进行处理，如下文所述。

该实施方式的稳压电路的基本工作原理为：从线130输出的工作电压采样得到的电压（通过图2中线100输入至控制单元10的比较器），与输入比较器的基准电压（图2中线201所示）比较。当采样电压高于基准电压时输出数字信号120有效，而当采样电压低于基准电压时输出数字信号110有效。在输出数字信号110和120的控制下，通过时钟产生电路20产生相应的控制时钟信号111、112、121和122（数字信号），四个控制时钟信号控制输出单元30的驱动晶体管电路产生并通过线130输出工作电压VDD提供给外部电路使用。

图2所示为图1所示的稳压电路中使用的控制单元10的电路原理图。如图所示，该控制单元10包括数字比较器COM21。INV22、INV25、INV26、INV210～INV214、INV218是反相器，NAND23、NAND24、NAND215、NAND219是二输入与非门，NAND216、NAND217是三输入与非门，DFF27、DFF28、DFF29、DFF220～DFF227是D触发器。

如图2所示，M228、M229是NMOS器件，构成控制单元10中的选择电路。在图示的实施例中，NMOS器件M228、M229的栅极分别输入反相的信号（通过反相器INV210反相），由此可以进行选择采样信号经线路100输入比较器。虽然图中示出采样信号输入线100连接的M228,M229的各自源极、漏极分别相连，从而未起到选择作用。但是本领域技术人员可以理解，可以将采样信号输入线100设为两条，分别经由NMOS器件M228、M229输入至数字比较器COM21。NMOS器件M228、M229分别接不同的电源电压采样点（如图所示，NMOS器件M228、M229的栅极分别与反相器INV210的输入端和输出端连接，从而得到相位相反的信号），在合适的控制逻辑控制下可以达到在一定的电源电压范围内电路无动作。这样可以使得电路启动不会很频繁。

例如，使NMOS器件M228、M229对应不同的翻转电压。例如，设置控制逻辑为NMOS器件M228对应翻转电压大于NMOS器件M229对应的翻转电压。当电源电压较低时，NMOS器件M228采样有效，当NMOS器件M228采样电压等于基准电压（即电源电压等于NMOS器件M228对应的翻转电压）时，NMOS器件M229采样有效。但由于NMOS器件M228对应翻转电压大于NMOS器件M229对应的翻转电压，直到电源电压下降到NMOS器件M229对应的翻转电压，电路才判断电源电压偏高，其中存在一段电路不工作的阶段，反之亦然。

稳压电路输出的工作电压VDD的采样信号经线100与经线201输入的基准电压通过数字比较器COM21进行比较，判断工作电压是偏高还是偏低。当电源电压偏高时，数字比较器COM21的202线输出低电平、203线输出高电平；当电源电压偏低时，数字比较器COM21的202线输出高电平、203线输出低电平。

图中304、305、306是时钟信号线，来自时钟产生电路20。本发明中数字比较器COM21内部包括模拟比较部分和数字滤波两个部分。模拟比较部分比较采样电压与基准电压的大小。数字比较器COM21的模拟比较部分的输出进入由信号线305、306作为时钟的D触发器进行采样（即COM21内的数字滤波部分），产生202、203线上的信号。具体地说，该部分设计成仅在305、306线时钟的边沿处才能够对模拟比较部分的输出进行有效采样来输出控制信号，而其它时间模拟比较部分的输出是无效的。从而避免模拟部分的输出随干扰引起的瞬态脉冲而频繁波动，稳压电路工作更加稳定。

数字比较器COM21产生的信号经线202与D触发器DFF29产生的信号经线205通过与非门NAND23、反相器INV25和D触发器DFF27输出有效的数字信号至线110。线110与线202上信号的波形基本一致（参见图5）。数字比较器COM21产生的在线203上的信号与D触发器DFF29产生的在线206上的信号通过与非门NAND24、反相器INV26和D触发器DFF28输出有效的数字信号至线120。仅在线203上信号为高时，线120上才输出时钟信号。线205、206上为线204上的信号通过D触发器DFF29产生的异相信号，相当于对线204上信号的采样，线205、206的信号波形与线204上信号的波形相似，只是线205、206之间的相位相反。由此可以形成受线304上时钟控制的采样比较。线204上的信号为通过其他组合逻辑产生，以便仅当线203上信号为高时才有时钟信号输出。其中主要信号线202、203、204、304、110、120波形示于图5。

图3所示为图1所示的稳压电路中使用的时钟产生电路20的原理图。其中INV31、INV34～INV39、INV310～INV319、INV327、INV328、INV329是反相器，NOR32、NOR33、NOR323、NOR326是二输入或非门，NAND320、NAND321、NAND322、NAND324、NAND325是二输入与非门。M330～M333、M336、M337是PMOS晶体管，其中M330、M331作为电容使用。M334、M335、M338、M339是NMOS晶体管。310表示时钟输入，通过由NOR32、NOR33、INV34～INV39、INV310～INV319、M330、M331组成的触发器结构得到交错反相时钟信号。线110、120输出数字滤波器10的输出信号，线111、112、121、122输出电压调节电路的数字控制信号。线310为时钟输入信号，线303、304输出异相时钟，线305、306输出异相时钟。反相器INV312～316与INV313～319之间也可根据需要连接输出线，类似地输出异相的时钟。

当采样电压高于基准电压，仅控制信号线121、122有信号输出。当采样电压低于基准电压时，各控制信号线111、112、121、122同时有信号输出。其中线110、120、111、121的波形如图6所示，线112与111一致，线122与121输出信号反相。

当线110为高时，线111、112将输出同相时钟。在或非门NOR326、反相器INV327作用下，只要线110和120有高电平信号，线302就输出高电平，线301与302信号反相。线305、306在线301、302的控制下输出信号至线121、122。线121仅在线302有效时输出时钟信号。

图4所示为图1所示的稳压电路中使用的输出单元30的原理图，其中R41、R42表示电阻，M43、M45、M46、M47、M48是PMOS器件，M44、M413、M414、M415是NMOS晶体管，M49、M410、M411、M412、M424是电容用法的PMOS晶体管，K416～K423是可选开关。可选开关主要功能是根据电路的需求进行选择是否需要连接。图中可选开关有连线通过的为连接，如K417，无连线的为断开，如K416。该部分为稳压电路提供电容，可根据电路的实际需要选择连接电容。线111、112、121、122输出时钟产生电路20给出的控制信号。图中401表示外部电源输入，线130传输电路中使用的电源电压输出，402表示对于外部电路某些应用的另外的电源输出。

下面说明采样电压与基准电压不一致时上述稳压电路的处理方式。

（一）当采样电压高于基准电压时，NMOS晶体管M413、M414、M415的栅极驱动电荷会与电容用PMOS管M46的电荷进行再分配，如下所述，使栅极驱动电荷降低以达到降低电路中电压的效果。其中仅有线121、122信号作用，线111、112始终为高。作为电容应用的PMOS管M46一端405始终接地。

当线121为低、122为高，PMOS管M48开启、MOS管M47关闭。这样，PMOS管M46的电荷会通过M48泄放到电路中，使得MOS管M46上电荷有所减少；当线121为高、122为低，MOS管M48关闭、MOS管M47开启，由于MOS管M46的电荷泄放无法维持最初的线410电压，MOS管M413的栅电荷会与MOS管M46的电荷再分配，从而降低M413的栅驱动电压，降低130线输出的工作电压VDD。

（二）当采样电压低于基准电压时，由MOS管M43、M44、M46、M48组成的双PMOS电荷泵工作以提高线410上的MOS管M413、M414、M415的栅极驱动电压。PMOS管M46作为电容应用。

具体地说，当线100上的采样电压低于基准电压时，线111、112、122输出同相时钟，与线121输出的时钟异相。当线111、112、122输出为高，线121输出为低时，PMOS管M43、M47关闭，NMOS管M44、M48开启，电容（M46）充电；当线111、112、122输出为低，121输出为高时，PMOS管M43、M47开启，NMOS管M44、M48关闭，电容（M46）电荷无处泄放，两端电压差保持不变。线405上的电压由0变为VDD，线404上的电压被泵高，通过MOS管M47传输到驱动管M413、M414、M415的栅极线410，从而加大驱动，提高130线上的工作电压VDD。

如图7所示，根据上述说明的稳压电路的实施方式，结合仿真波形对本发明上述实施方式的稳压电路的工作原理做进一步说明。

当线100上的采样电压低于线201上的基准电压时（参见区域A），控制电路10中的线110输出高电平、线120输出低电平，线111、线112、线121输出电荷泵时钟。其中线111与线112同相，线111与线121异相，通过时钟控制晶体管M43、M48构成的双PMOS电荷泵将线404（图4所示）电压泵高。线404通过时钟输出线122(图4所示)控制的晶体管M47（作为开关管）驱动晶体管M413及M414。由于晶体管M413及M414的栅极电压变高，直接提高电路工作电压VDD（即线130的电压）。其中线401通常接入系统电源。

当线100上的采样电压高于线201上的基准电压时（参见图7中的区域B），控制单元10的线110输出低电平，线120输出时钟。线111、线112输出高电平，无时钟输出。此时，作为电容使用的MOS管M46在没有放电通路时会保持住电荷。

线122与线121输出异相时钟。当线121为低、线122为高时，晶体管M48开启、M47关闭，电容用法的晶体管M46的电荷通过线130向外部电路泄放，同时晶体管M46上的电荷降低；当线121为高、线122为低，晶体管M48关闭、M47开启，由于用作电容的晶体管M46上电荷的减少，MOS管M413、M414、M415的栅电容电荷向用作电容的PMOS管M46上再分配，从而直接降低线404上的电压，从而降低线410（即NMOS晶体管的栅驱动）电压，并由此降低输出的工作电压。

通过不断执行上述过程达到输出工作电压的稳定。

以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (10)

1.稳压电路，包括：

控制单元，包括数字滤波电路和模拟比较电路，所述稳压电路的输出电压采样通过所述模拟比较电路与基准电压比较，所述控制单元根据所述比较的结果输出控制信号；

时钟产生单元，根据所述控制信号输出相应的时钟信号；和

输出单元，包括输出工作电压的输出晶体管和驱动所述输出晶体管栅极的电荷泵，

其中，当所述输出电压低于基准电压时，所述电荷泵根据所述时钟信号对输出晶体管的栅极升压；当所述输出电压高于基准电压时，所述电荷泵的电容根据所述时钟信号与输出晶体管栅极进行电荷分配，以将所述输出电压降压。

2.根据权利要求1所述的稳压电路，其中所述模拟比较电路具有输出电压采样信号输入端和基准电压输入端，所述模拟比较电路的输出端分别通过与非门、反相器和触发器后输出数字信号。

3.根据权利要求2所述的稳压电路，还包括选择器电路，所述数字信号通过所述选择器电路连接于所述比较器的输出电压采样输入端。

4.根据权利要求3所述的稳压电路，其中所述电荷泵为双PMOS电荷泵，所述电容由MOS管构成。

5.根据权利要求4所述的稳压电路，其中所述输出单元还包括多个并联的用作电容的MOS管和选择性连接所述用作电容的MOS管的开关。

6.根据权利要求1-5任一项所述的稳压电路，其中所述数字滤波电路包括D触发器，所述模拟比较电路的输出输入至D触发器，所述D触发器接收来自所述时钟产生单元的时钟信号，仅在该时钟信号的边沿对所述模拟比较电路的输出进行采样，以输出控制信号；和/或

所述模拟比较电路和所述数字滤波电路集成于单个数字比较器中。

7.电源稳压电路的稳压方法，所述电源稳压电路包括电压输出晶体管和电荷泵电路，所述方法包括：

将电源稳压电路的电压输出的采样与基准电压比较，

根据所述比较的结果，通过时钟信号控制所述电压输出晶体管栅极与电荷泵的电容的电荷分配，以调节所述电源电路的电压输出。

8.根据权利要求7所述的方法，其中所述电荷分配方式为：

当所述采样的电压高于基准电压时，所述电压输出晶体管栅极的电荷在所述时钟信号控制下向所述电荷泵中的电容释放以降低输出电压，和

当所述采样电压低于基准电压时，所述电容在所述时钟信号控制下向所述电压输出晶体管栅极释放电荷，以升高输出电压。

9.根据权利要求8所述的方法，还包括，通过时钟控制信号控制对所述采样的电压信号与基准电压的比较结果输出进行有效采样，以仅在所述时钟控制信号的边沿输出控制信号。

10.根据权利要求8或9所述的方法，其中所述电源电路输出电压的升高和降低的时间基本相同。