KR20060053977A - 반도체 집적회로 및 승압방법 - Google Patents

반도체 집적회로 및 승압방법 Download PDF

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KR20060053977A
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semiconductor integrated
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마사쿠니 카와고에
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

외부부착 다이오드를 이용하지 않고, 래치업을 회피하는 것을 목적으로 한다. 제 1전위에 의거하여 제 2전위를 생성하는 제 1전위발생 회로와, 소정시간 경과까지는 제 1전위에 의거하여 제 3전위의 생성을 시작하고, 소정시간 경과 후는 제 2전위에 의거하여 제 3전위를 생성하는 제 2전위발생 회로에 의해 구성된다.
전위, 기생 다이오드, 반도체 집적회로, 승압회로

Description

반도체 집적회로 및 승압방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND BOOSTING METHOD}
도 1은 본 발명의 실시예 1의 반도체 집적회로의 구성을 나타내는 블럭도,
도 2는 본 발명의 실시예 1의 반도체 집적회로의 동작을 나타내는 타이밍 차트,
도 3은 본 발명의 실시예 2의 반도체 집적회로의 구성을 나타내는 블럭도,
도 4는 VDD레벨 모니터 회로의 블럭도,
도 5는 본 발명의 실시예 2의 반도체 집적회로의 동작을 나타내는 타이밍 차트,
도 6은 자기발생 승압전위를 이용하는 반도체 집적회로의 블럭도,
도 7은 기생 다이오드가 형성되는 것을 나타내는 회로도이다.
※도면의 주요부분에 대한 부호의 설명※
110, 610: 제어회로 120, 620: VDD승압회로
130, 630: VEE승압회로 140, 310: 조정회로
150: 승압회로 141: CP카운터 회로
311: VDD레벨 모니터 회로 710, 720: 기생 다이오드
본 발명은, 반도체 집적회로 및 승압방법에 관하며, 특히, 액정 패널을 구동하기 위해 자기발생 승압전위를 이용하는 반도체 집적회로에 관한 것이다.
도 6을 이용하여, 배경기술에 대하여 설명한다. 도 6은, 자기발생 승압전위를 이용하는 반도체 집적회로의 블럭도이다.
도 6에 나타나 있는 바와 같이 반도체 집적회로는, 제어회로(610)와, VDD승압회로(620)와, VEE승압회로(630)로 구성되어 있다. VDD승압회로(620)는, 제어회로(610)에 있어서 생성된 제어신호에 따라, 외부전위VDC1를 이용하여, VDD를 생성한다. 한편, VEE승압회로(630)는, VDD승압회로(620)에 있어서 생성된 VDD만을 이용하여, VEE를 생성한다.
［특허문헌 1］일본 특허공개 2003-91268호 공보
그러나, VEE승압회로(630)는, VDD승압회로(620)에 있어서 생성된 VDD만을 이용하여 VEE를 생성하고 있기 때문에, VDD의 전하를 소비한다. 그 때문에 VDD의 레벨이 저하하고, 도 7에 나타나 있는 바와 같이 기생 바이폴러가 형성되어, 래치업을 일으킨다는 문제가 있었다. 구체적으로 설명하면 VDD의 레벨이 저하하면, 기생 바이폴러(710)가 "ON" 하고, 베이스 전류, 콜렉터 전류가 흘러, 이 콜렉터 전류에 의해 기판의 전위가 상승하여, 기생 다이오드(720)가 "ON"이 된다. 이 결과, 기생 다이오드(710), (720)로 구성되는 사이리스터가 "ON" 하고, 유지 전류가 흘러서 래치업이 된다.
또한 이 문제점을 해결하기 위해, VDD승압회로(630)의 출력측에, 외부장착으로 다이오드를 배치하는 방법이 있다. 그러나, 외부부착으로 다이오드를 배치함으로써, 그 다이오드 자체의 비용이나, 그 다이오드를 배치하기 위한 공정이 증가하는 등, 반도체 집적회로의 비용이 증가한다는 문제가 있다.
본 발명의 일 형태의 반도체 집적회로는, 제 1전위에 의거하여 제 2전위를 생성하는 제 1전위발생 회로와, 소정시간 경과까지는 제 1전위에 의거하여 제 3전위의 생성을 시작하고, 소정시간 경과 후는 제 2전위에 의거하여 제 3전위를 생성하는 제 2전위발생 회로로 구성된다.
본 발명의 일 형태의 승압방법은, 제 1전위에 의거하여 제 2전위를 생성하고, 소정시간 경과까지는 제 1전위에 의거하여 제 3전위의 생성을 시작하며, 소정시간 경과 후는 제 2전위에 의거하여 제 3전위를 생성한다.
이하, 도면을 이용하여, 본 발명의 반도체 집적회로를 설명한다.
실시예 1
처음에, 도 1을 이용하여, 본 발명의 실시예 1의 반도체 집적회로의 구성에 관하여 설명한다. 도 1은, 본 발명의 실시예 1의 반도체 집적회로의 구성을 나타내는 블럭도이다. 본 발명의 실시예 1의 반도체 집적회로는, 제어회로(110)와, 외부전위(제 1전위)VDC1에 의거하여 VDD(제 2전위)를 생성하는 VDD승압회로(120)(제 1전위발생 회로)와, 소정시간 경과까지는 외부전위VDC1에 의거하여 VEE(제 3전위)의 생성을 시작하고, 소정시간 경과 후는 VDD에 의거하여 VEE를 생성하는 VEE승압회로(130)(제 2전위발생 회로)로 구성된다.
제어회로(110)는, NAND회로(111)와, 인버터(112)(114)(116-1)(116-2)(116-3)(117)(119-1)(119-2)(119-3)와, 타이밍 조정회로(113)와, 레벨 시프터 회로(115)(118)로 구성된다. NAND회로(111)는, 자기승압용 외부신호CP와 파워다운 신호STBY의 논리연산을 행한다. 인버터(112)는, NAND회로(111)의 출력을 반전하여 출력한다. 타이밍 조정회로(113)는, 인버터(112)의 출력을 받아, 외부신호CP의 천이시에 승압회로에서의 관통 경로를 없애도록 동작한다. 인버터(114)는, 타이밍 조정회로(113)의 제 1출력 신호(113a)를 반전해서 출력한다. 레벨 시프터 회로(115)는, 제 1출력 신호(113a)의 레벨을 시프트하여 출력한다. 인버터(116-1)(116-2)(116-3)는, 직렬로 접속되고, 레벨 시프터 회로(115)의 출력을 반전하여 출력한다. 인버터(117)는, 타이밍 조정회로(113)의 제 2출력 신호(113b)를 반전하여 출력한다. 레벨 시프터 회로(118)는, 제 2출력 신호(113b)의 레벨을 시프트하여 출력한다. 인버터(119-1)(119-2)(119-3)는, 레벨 시프터 회로(118)의 출력을 반전하여 출력한다.
VDD승압회로(120)는, P채널MOSFET(이하, PMOS)(121)(122)(123)와, N채널 MOSFET(이하, NMOS)(124)와, PMOS(121∼123)와 NMOS(124) 사이에 배치되는 정전용량소자(콘덴서)C1와, 출력 노드(125)로 구성된다. 여기에서, PMOS 및 NMOS는, 게이트 전극(제어 전극)과, 소스 전극(제 1전극)과, 드레인 전극(제 2전극)으로 구성된다. PMOS(121)는, 인버터(114)의 출력이 인가되는 게이트 전극과, VCC(전원전위, 예를 들면 3V)가 인가되는 소스 전극과, 콘덴서C1의 일단과 접속되는 드레인 전극을 갖는다. NMOS(124)는, 인버터(117)의 출력이 인가되는 게이트 전극과, VSS(접지전위)가 인가되는 소스 전극과, PMOS(121)의 드레인 전극과 접속되는 드레인 전극을 갖는다. PMOS(122)는, 인버터(119-3)의 출력이 인가되는 게이트 전극과, VDC1(외부전원, 예를 들면 12V)이 인가되는 소스 전극과, 콘덴서C1의 타단과 접속되는 드레인 전극을 갖는다. PMOS(123)는, 인버터(116-2)의 출력이 인가되는 게이트 전극과, 출력 노드(125)와 접속되는 드레인 전극과, PMOS(122)의 드레인 전극과 접속되는 소스 전극을 갖는다.
VEE승압회로(130)는, 조정회로(140)와, 승압회로(150)로 구성된다. 조정회로(140)는, CP카운터 회로(141)와, NAND회로(142)와, 인버터(143)와, 레벨 시프터 회로(144)와, 인버터(145)에 의해 구성된다. CP카운터 회로(141)는, 인버터(112)의 출력과 파워다운 신호STBY를 입력하여, 외부신호CP의 천이 회수를 카운트한다. NAND회로(142)는, 파워다운 신호STBY와 CP카운터 회로(141)의 출력과의 논리연산을 행한다. 인버터(143)는, NAND회로(142)의 출력을 반전하여 출력한다. 레벨 시프터 회로(144)는, 인버터(143)의 출력의 레벨을 시프트해서 출력한다. 인버터(145)는, 레벨 시프터 회로(144)의 출력을 반전해서 출력한다. 승압회로(150)는, 인버 터(151)와, NAND회로(152)와, NOR회로(153)와, PMOS(154)와, NMOS(155∼158)와, 정전용량소자(콘덴서)C2와, 출력 노드(159)에 의해 구성된다. 인버터(151)는, 인버터(116-2)의 출력을 반전하여 출력한다. NAND회로(152)는, 인버터(145)의 출력과 인버터(151)의 출력과의 논리연산을 행한다. PMOS(154)는, NAND회로(152)의 출력이 인가되는 게이트 전극과, VDD가 인가되는 소스 전극과, 콘덴서C2의 일단과 접속되는 드레인 전극을 갖는다. 여기에서, PMOS(154)의 소스 전극은, VDD승압회로(120)의 출력 노드(125)와 접속되고 있다. NMOS(155)는, 인버터(119-2)의 출력이 인가되는 게이트 전극과, VSS가 인가되는 소스 전극과, PMOS(154)의 드레인 전극과 접속되는 드레인 전극을 갖는다. NMOS(156)는, 인버터(116-3)의 출력이 인가되는 게이트 전극과, VSS가 인가되는 소스 전극과, 콘덴서C2의 타단과 접속되는 드레인 전극을 갖는다. NMOS(157)는, 인버터(119-2)의 출력이 인가되는 게이트 전극과, NMOS(156)의 드레인 전극과 접속되는 소스 전극과, 출력 노드(159)와 접속되는 드레인 전극을 갖는다. NOR회로(153)는, 인버터(116-2)의 출력과 인버터(145)의 출력과의 논리연산을 행한다. NMOS(158)는, NOR회로(153)의 출력이 인가되는 게이트 전극과, VDC1(외부전원)이 인가되는 소스 전극과, 콘덴서C-2의 일단과 접속되는 드레인 전극을 갖는다.
다음에 도 2를 이용하여, 본 발명의 실시예 1의 반도체 집적회로의 동작에 대하여 설명한다. 도 2는, 본 발명의 실시예 1의 반도체 집적회로의 동작을 나타내는 타이밍 차트이다.
처음에, VDD의 승압동작에 대하여 설명한다. 파워다운 신호STBY가, "L"에서 "H"로 천이하고, 외부신호CP의 입력이 이네이블 된다. 여기에서, 파워다운 신호STBY가 "L"레벨일 때는, 파워다운할 때 이다. 그 후에 외부신호CP가 "L"에서 "H"로 천이하면, 제 2출력 신호(113b)가 "L"에서 "H"가 되고, NMOS(124)는 "OFF"가 된다. 제 2출력 신호(113b)의 천이로부터 약간 늦게, 제 1출력 신호(113a)가 "L"에서 "H"이 되고, PMOS(121)는 "ON"이 된다. 따라서, 라인(120a)의 전압 레벨은, VSS로부터 VCC로 천이한다. 여기에서, 콘덴서C1를 통해, 라인(120b)의 전압 레벨은, VDC1레벨(초기 레벨)에서, "VDC1+VCC-α"레벨로 천이하고자 하지만(α> 0), 거의 동시에 제 2출력 신호(113b)의 천이를 받아 PMOS(122)가 "OFF"로, 제 1출력 신호(113a)의 천이를 받아서 PMOS(123)가 "ON"이 된다. 따라서, 출력 노드(125)의 전압 레벨은, 라인(120b)의 전압 레벨과 같은 레벨이 된다. 다음에 외부신호CP가, "H"에서 "L"로 천이하면, 제 1출력 신호(113a)가 "H"에서 "L"이 되고, PMOS(121)는 "OFF"가 된다.
제 1출력 신호(113a)의 천이로부터 약간 늦게, 제 2출력 신호(113b)가 "H"에서 "L"이 되고, NMOS(124)는 "ON"이 된다. 따라서, 라인(120a)의 전압 레벨은, 콘덴서C1 를 통해, VDC1보다 낮은 레벨로 천이하지만, 거의 동시에 PMOS(122)가 "ON"으로, PMOS(123)가 "OFF"가 된다. 따라서, 라인(120a)의 전압 레벨은, VDC1레벨이 된다. 이후의 천이를 반복함으로써, 본 발명의 실시예 1의 반도체 집적회로는, 출력 노드(125)의 전압 레벨을 VDC1+VCC레벨까지 승압할 수 있다.
다음에 VEE의 승압(강압) 동작에 대하여 설명한다. 파워다운 신호STBY가, "L"에서 "H"로 천이하는 것으로 외부신호CP 및 CP카운터 회로(141)가 이네이블 되 고, 외부신호CP의 카운트를 시작한다. 도 2에 나타나 있는 바와 같이 신호(130c)는 "L"이므로, 콘덴서C2를 챠지하기 위한 공급원은 VDC1이 인가된 소스 전극을 갖는 NMOS(158)이다. 외부신호CP가 "L"에서 "H"로 천이하면, 트랜지스터C2는 NMOS(158)를 통해 VDC1이 챠지 된다. 따라서, 라인(130a)의 전위 레벨은, "VSS"로부터 "VDC1-Vt"레벨이 된다. 이것을 받아, 콘덴서C2를 통해, 라인(130b)이 "VSS"레벨에서 "VDC1-Vtβ"레벨로 천이하고자 하지만, 거의 동시에 제 1출력 신호(113a)의 천이를 받아서 NMOS(156)가 "ON", 제 2출력 신호(113b)의 천이를 받아서 NMOS(157)가 "OFF"하여 라인(130b)의 전압 레벨은 "VSS"레벨이 된다. 다음에 외부신호CP가, "H"에서 "L"로 천이하면, 제 1출력 신호(113a)가 "H"에서 "L"이 되고, NMOS(156)는 "OFF"가 된다. 제 1출력 신호(113a)의 천이로부터 약간 늦게, 제 2출력 신호(113b)이 "H"에서 "L"이 되고, NMOS(157)는 "ON"이 된다. 따라서, 라인(130a)의 전압 레벨은, "VDC1-Vt"레벨에서 "VSS"레벨로 천이한다. 이를 받아, 콘덴서C2를 통해, 라인(130b)의 전압 레벨이 "VSS"레벨에서 "VSS-VDC1+Vt+β"레벨로 천이하고자 하지만(-VDC1+Vt보다 높은 레벨), 거의 동시에 NMOS(156)가 "OFF", NMOS(157)가 "ON" 하여, 라인(130b)과 출력 노드(159)의 전압 레벨은 같은 레벨이 된다. 이후의 천이를 반복함으로써, 본 발명의 실시예 1의 반도체 집적회로는, VEE를 승압(강압)해 가지만, 중간에, 외부신호CP가 설정값의 천이 회수를 넘는 것을 받아, CP카운터 회로(141)보다, 신호(130C)의 레벨이 "L"에서 "H"로 천이한다. 이 변화를 받아, 콘덴서C2를 챠지하는 공급원이 VDC1가 소스 전극에 인가되는 NMOS(158)로부터, VDD가 소스 전극에 인가되고 있는 PMOS(154)로 바뀐다. 따라서, 라인(130a)에 공급되는 전위 레벨은, "VDC11"에서 "VDD"로 바뀐다. 이상의 동작을 반복함으로써, VDD는 "VDC1+VCC"레벨로, VEE는 "-VDD"레벨까지 승압(강압)할 수 있다.
본 발명의 실시예 1의 반도체 집적회로에 의하면, VEE의 승압의 기동시에 있어서는, VDD를 전원으로서 사용하지 않고, VDC1(외부전원)을 전원으로서 사용한다. 그리고, VDD 및 VEE의 레벨이 어느 정도까지 승압된 후에, 챠지용의 전원을 VDC1에서 VDD로 변환한다. 따라서, VEE의 승압(강압) 때문에 VDD레벨이 다소 강하해도 기생 바이폴러는 ON되지 않아, 래치업을 회피할 수 있다. 또한 외부부착 다이오드를 이용하지 않기 때문에, 비용상승을 억제할 수 있다.
또, 실시예 1에 있어서, CP카운터 회로(141)의 천이 회수는, VDD/VEE레벨이 다소 내려가도 래치업이 되지 않는 VDD/VEE레벨을 확보할 수 있는 회수를 설정하는 것은 물론이다.
실시예 2
처음에, 도 3을 이용하여, 본 발명의 실시예 2의 반도체 집적회로의 구성에 대하여 설명한다.
도 3은, 본 발명의 실시예 2의 반도체 집적회로의 구성을 나타내는 블럭도이다. 여기에서, 실시예 1과 같은 구성에 대해서는 동일번호를 부여하고, 중복된 설명을 생략한다.
본 발명의 실시예 2의 반도체 집적회로는 제어회로(110)와, 외부전위(제 1전위)VDC1에 의거하여 VDD(제 2전위)를 생성하는 VDD승압회로(120)(제 1전위발생 회 로)와, VDD가 소정의 레벨에 이를 때 까지는 외부전위VDC1에 의거하여 VEE(제 3전위)의 생성을 시작하고, 소정의 레벨에 달성한 후는 VDD에 의거하여 VEE를 생성하는 VEE승압회로(300)(제 2전위발생 회로)에 의해 구성된다.
VEE승압회로(300)는, 조정회로(310)와, 승압회로(150)에 의해 구성된다. 조정회로(310)는, VDD레벨 모니터 회로(311)와, 레벨 시프터 회로(312)와, 인버터(313)로 구성된다. VDD레벨 모니터 회로(311)는, VDD승압회로(120)의 출력 노드(125) 레벨을 모니터하는 회로이다. 레벨 시프터 회로(312)는, VDD레벨 모니터 회로(311)의 출력의 레벨을 시프트한다. 인버터(313)는, 레벨 시프터 회로(312)의 중력(衆力)을 반전하여 출력한다.
이하, 도 4를 이용하여, VDD레벨 모니터 회로(311)의 구체적인 구성에 대하여 설명한다.
도 4는, VDD레벨 모니터 회로(311)의 블럭도이다. VDD레벨 모니터 회로(311)는, 레벨 시프터 회로(401)(402)와, PMOS(403)와, NMOS(404)와, 저항소자(405)(406)와, 인버터(407∼409)와, NOR회로(410)로 구성된다. 레벨 시프터 회로(401)는, 파워다운 신호STBY의 레벨을 시프트한다. PMOS(403)는, 레벨 시프터 회로(401)의 출력이 인가되는 게이트 전극과, VDD가 인가되는 소스 전극과, 저항소자(405)의 일단과 접속되는 드레인 전극을 갖는다. 저항소자(405)의 타단은, 인버터(408)의 입력측에 접속된다. 인버터(408)는, 입력측에서 입력된 신호를 반전하여 출력한다. 인버터(409)는, 인버터(408)의 출력을 반전해서 출력한다. 레벨 시프터 회로(402)는, 파워다운 신호STBY의 레벨을 시프트한다. NOR회로(410)는, 인버 터(408)의 출력과 레벨 시프터 회로(402)의 출력과의 논리연산을 행한다. 인버터(407)는, NOR회로(410)의 출력을 반전하여 출력한다. NMOS(404)는, 인버터(407)의 출력이 인가되는 게이트 전극과, VSS가 인가되는 소스 전극과, 저항소자(406)의 타단과 접속되는 드레인 전극을 갖는다. 저항소자(406)는, 저항소자(405)의 타단에 접속되는 일단과, NMOS(404)의 드레인 전극에 접속되는 타단을 갖는다.
다음에 도 5를 이용하여, 본 발명의 실시예 2의 반도체 집적회로의 동작에 대하여 설명한다. 도 5는, 본 발명의 실시예 2의 반도체 집적회로의 동작을 나타내는 타이밍 차트이다. VDD의 승압동작에 대해서는, 실시예 1과 같은 동작이기 때문에, 그 설명은 생략한다.
다음에 VEE의 승압(강압)동작에 대하여 설명한다. 여기에서, 실시예 1과 같은 동작에 대해서는 그 설명을 생략한다. 본 발명의 실시예 2의 반도체 집적회로는, VEE를 승압(강압)해 가지만, VDD 레벨 모니터 회로(311)에 있어서 출력 노드(125)가 소정의 전위 레벨에 이르고 있는 지를 모니터하고 있다. 그리고, 출력 노드(125)가 소정의 레벨에 달하면, 신호(130c)가, "L"에서 "H"로 천이한다. 이 변화를 받아서 콘덴서C2를 챠지하는 공급원이 VDC1이 소스 전극에 인가되어 있는 NMOS(158)로부터, VDD가 소스 전극에 인가되는 PMOS(154)로 바뀐다. 따라서, 라인(130a)에 공급되는 전위 레벨은 "VDC11"에서 "VDD"로 바뀐다. 이상의 동작을 반복함으로써, VDD는 "VDC1+VCC" 레벨로 , VEE는 "-VDD"레벨까지 승압(강압)할 수 있다.
본 발명의 실시예 2의 반도체 집적회로에 의하면, 실시예 1의 반도체 집적회 로와 마찬가지로, VEE의 승압의 기동시에 있어서는, VDD를 전원으로서 사용하지 않고, VDC1(외부전원)을 전원으로서 사용한다. 그리고, VDD 및 VEE의 레벨이 어느 정도까지 승압된 후에, 챠지용의 전원을 VDC1에서 VDD로 변환한다. 따라서, VEE의 승압(강압) 때문에 VDD레벨이 다소 강하해도 기생 바이폴러는 ON되지 않아, 래치업을 회피할 수 있다. 또한 외부부착 다이오드를 이용하지 않기 때문에, 비용상승을 억제할 수 있다.
본 발명의 반도체 집적회로에 의하면, 외부부착 다이오드를 이용하지 않고, 래치업을 회피할 수 있는 효과를 갖는다.

Claims (8)

  1. 제 1전위에 의거하여 제 2전위를 생성하는 제 1전위발생 회로와,
    소정시간 경과까지는 상기 제 1전위에 의거하여 제 3전위의 생성을 시작하고, 상기 소정시간 경과 후는 상기 제 2전위에 의거하여 상기 제 3전위를 생성하는 제 2전위발생 회로에 의해 구성되는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1항에 있어서,
    상기 제 2전위발생 회로는, 외부신호의 천이를 카운트하는 카운터를 갖고, 상기 카운터가 소정 값을 넘으면, 상기 제 2전위에 의거하여 상기 제 3전위를 생성하는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1항에 있어서,
    상기 제 2전위발생 회로는, 상기 제 2전위의 천이를 모니터하는 레벨 모니터 회로를 갖고, 상기 제 2전위가 소정값을 초과하면, 상기 제 2전위에 의거하여 상기 제 3전위를 생성하는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 1전위발생 회로는,
    일단 및 타단을 갖는 정전용량소자와,
    상기 정전용량소자의 상기 일단과 접속되어, 서로 병렬로 접속된 제 1 및 제 2 트랜지스터와,
    상기 정전용량소자의 상기 타단과 접속되어, 서로 병렬로 접속된 제 3 및 제 4 트랜지스터로 구성되고,
    상기 제 1 및 제 3트랜지스터가 도통 상태인 경우는, 상기 제 2 및 제 4트랜지스터는 비도통 상태인 것을 특징으로 하는 반도체 집적회로.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 2전위발생 회로는,
    일단 및 타단을 갖는 정전용량소자와,
    상기 정전용량소자의 상기 일단과 접속되어, 서로 병렬로 접속된 제 1 및 제 2 트랜지스터와,
    상기 정전용량소자의 상기 타단과 접속되어, 서로 병렬로 접속된 제 3 및 제 4 트랜지스터와,
    상기 제 1전위가 인가되는 제 1전극과, 상기 정전용량소자의 상기 일단과 접속되는 제 2전극을 갖는 제 5트랜지스터로 구성되고,
    상기 제 1 및 제 3트랜지스터가 도통 상태인 경우에는 상기 제 2 및 제 4트랜지스터는 비도통 상태가 되고, 상기 제 1트랜지스터가 비도통상태인 경우에는 상기 제 5 트랜지스터가 도통 상태가 되는 것을 특징으로 하는 반도체 집적회로.
  6. 제 1전위에 의거하여 제 2전위를 생성하고,
    소정시간 경과까지는 상기 제 1전위에 의거하여 제 3전위의 생성을 시작하고,
    상기 소정시간 경과 후는 상기 제 2전위에 의거하여 상기 제 3전위를 생성하는 것을 특징으로 하는 승압방법.
  7. 제 6항에 있어서,
    외부신호의 천이를 카운트하고, 상기 카운트한 결과가 소정값을 넘으면, 상기 제 2전위에 의거하여 상기 제 3전위를 생성하는 것을 특징으로 하는 승압방법.
  8. 제 6항에 있어서,
    상기 제 2전위의 천이를 모니터하고, 상기 제 2전위가 소정값을 넘으면, 상기 제 2전위에 의거하여 상기 제 3전위를 생성하는 것을 특징으로 하는 승압방법.
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