TWI517347B - 防止跨越電壓域之靜電放電失效 - Google Patents
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Description
本揭示內容係關於靜電放電且更具體言之係關於減輕靜電放電效應以防止裝置失效。
靜電放電(ESD)事件係涉及積體電路(IC)之壽命及耐用性之嚴重問題。ESD事件由歸因於靜電且亦透過在導電物體暴露於電場時發生之靜電感應之熟悉電荷累積及放電引起。電場導致導電物體上之電荷分佈變得不均勻，藉此集中相同電荷，其等隨後經放電以導致ESD事件。
IC包含半導體材料，諸如矽及絕緣材料(諸如以特定方式圖案化或沈積以實現給定功能之二氧化矽)。若此等材料之任一者遭受損害(諸如歸因於ESD事件)，則IC之功能性可能不復存在。因此，ESD保護裝置通常實施在IC之電力域/接地域(本文中「電力域」)內用於處置此等ESD事件。
但是，隨著IC設計之進展，許多系統單晶片(SoC)及其他IC實施方案通常涉及在單獨電力域中操作的多個子系統及介面。舉例而言，具有3.3V軌的電力域可服務處理核心而具有5V軌之另一電力域可服務通用串列匯流排(USB)介面。為了從介面接收資料，耦合處理核心及介面，藉此產生一電力域邊界。雖然現有ESD裝置可減輕單獨、單
個電力域內之ESD事件，但是一些ESD事件從一電力域被賦予至另一電力域且隨後在電力域邊界處導致IC失效。
實施例係關於一種在一第一電力域中用於減輕自另一電力域賦予之ESD事件以減少積體電路失效之ESD裝置。ESD裝置包含第一電力域中之標準單元組件，其等經組態以減輕由其他電力域中之組件賦予之ESD事件。一第一標準單元組件耦合至第一電力域中之第一電壓軌。第一標準單元組件包含一浮動裝置，該浮動裝置具有經由一第一輸入端子耦合至一第二電力域中之一組件之輸出之一閘極。第一標準單元之一第二輸入端子耦合至浮動裝置且一第二標準單元耦合至第二輸入端子以回應於該組件輸出處之電壓變化而實現該浮動裝置之汲極電壓或源極電壓之變化。第二標準單元亦耦合至第一電壓軌。
實施例亦涉及一種在一第一電力域中之ESD裝置，其包含一浮動裝置，該浮動裝置具有耦合至一介面輸出之一信號輸入端子，其中介面係在第二電力域中。ESD裝置之信號輸入端子從介面接收操作電壓外部之ESD事件引發之電壓變化。當ESD裝置在信號輸入端子處接收ESD引發之電壓變化時，浮動裝置之輸入端子之電壓電位可相對於浮動裝置之一源極或汲極端子增大。浮動裝置之汲極及源極端子經浮動使得其等電壓隨信號輸入端子處之電壓變化而自由增大或減小，藉此將從輸入端子至汲極或源極端子之電壓電位調節至一安全位準以防止ESD失效。
實施例亦涉及防止由於一ESD事件之一積體電路失效。在一第一電力域內之一介面之一第一電壓軌處接收由一ESD事件導致之一第一電壓變化。第一電力域內之組件係由第一電壓軌供電。在具有由一第二電壓軌供電之組件之一第二電力域中，在第二電力域內之一浮動裝置之一閘極端子處接收由ESD事件導致之一第二電壓變化。回應於浮
動裝置之閘極端子處之第二電壓變化，在浮動裝置之一第二端子處引發一第三電壓變化以減小閘極端子與第二端子之間之一電壓電位。
100‧‧‧系統單晶片(SoC)
101‧‧‧介面
101A‧‧‧介面
101B‧‧‧介面
101C‧‧‧介面
105‧‧‧處理核心
110‧‧‧靜電放電(ESD)事件
110A‧‧‧靜電放電(ESD)事件
110B‧‧‧靜電放電(ESD)事件
203‧‧‧介面電路/輸入電路
205‧‧‧靜電放電(ESD)裝置/靜電放電(ESD)電路
207‧‧‧輸入塊
210‧‧‧介面輸入端子/輸入
215‧‧‧負電源/接地線Vss
216‧‧‧介面電源線Vss1
220‧‧‧主電源線/電力線Vdd
221‧‧‧介面電源線Vdd1
225A‧‧‧電力域
225B‧‧‧電力域
230‧‧‧介面輸出端子/介面輸出
233‧‧‧電力域邊界
235‧‧‧核心輸入端子
237‧‧‧輸入信號端子/輸入端子
240‧‧‧接地(GND)
301A‧‧‧輸出/線
301B‧‧‧輸入
301C‧‧‧信號線
301D‧‧‧輸出/輸出端子
307A‧‧‧反相器
307B‧‧‧反相器
307C‧‧‧輸入電路
315‧‧‧靜電放電(ESD)鉗位電路/局部靜電放電(ESD)結構
339A‧‧‧輸入二極體
339B‧‧‧輸入二極體
340A‧‧‧反平行二極體
340B‧‧‧反平行二極體
404‧‧‧反AND(NAND)閘/3-NAND
405A‧‧‧輸入端子
405B‧‧‧輸入端子
405C‧‧‧輸入端子
410‧‧‧接高電路/標準單元組件
415‧‧‧輸出端子/接高電路輸出
430‧‧‧浮動裝置
435‧‧‧天線二極體
500‧‧‧靜電放電(ESD)事件
505‧‧‧電壓電位
510‧‧‧線
520‧‧‧線
600‧‧‧靜電放電(ESD)事件
605‧‧‧電壓電位
610‧‧‧線
620‧‧‧線
C319‧‧‧電容器
D316‧‧‧阻斷二極體
Drainb‧‧‧端子
Gateb‧‧‧端子
Ip‧‧‧電流
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Iy‧‧‧電流
Iz1‧‧‧電流
Iz2‧‧‧電流
M317‧‧‧電晶體
M323‧‧‧電晶體
M324‧‧‧電晶體
M411‧‧‧p型金屬氧化物半導體(pMOS)場效電晶體
M412‧‧‧n型金屬氧化物半導體(nMOS)場效電晶體
N0‧‧‧節點
N1‧‧‧節點
N10‧‧‧節點
N11‧‧‧節點
N2‧‧‧節點
N5‧‧‧節點
N6‧‧‧節點
N7‧‧‧節點
N8‧‧‧節點
N9‧‧‧節點
nMOS A‧‧‧互補n型金屬氧化物半導體(nMOS)場效電晶體/n型金屬氧化物半導體(nMOS)裝置
nMOS B‧‧‧互補n型金屬氧化物半導體(nMOS)場效電晶體/n型金屬氧化物半導體(nMOS)裝置
nMOS C‧‧‧互補n型金屬氧化物半導體(nMOS)場效電晶體/n型金屬氧化物半導體(nMOS)裝置
pMOS A‧‧‧p型金屬氧化物半導體(pMOS)場效電晶體/p型金屬氧化物半導體(pMOS)裝置
pMOS S‧‧‧p型金屬氧化物半導體(pMOS)場效電晶體/p型金屬氧化物半導體(pMOS)裝置
pMOS C‧‧‧p型金屬氧化物半導體(pMOS)場效電晶體/p型金屬氧化物半導體(pMOS)裝置
R318‧‧‧電阻器
Soureb‧‧‧端子
藉由結合附圖考量下文詳細描述可易於理解實施例之教示。
圖1係繪示根據一實施例之系統單晶片之方塊圖。
圖2係繪示根據一實施例之用於減輕跨越電力域邊界之ESD事件之ESD裝置之實例之方塊圖。
圖3係繪示根據一實施例之電力域邊界處之例示性ESD事件之電路圖。
圖4A係繪示根據一實施例之作為電力域邊界處之ESD裝置之標準單元組件之例示性組態之電路圖。
圖4B係繪示根據一實施例之在互補金屬氧化物半導體(CMOS)架構中之電力域處之ESD裝置之例示性組態之電路圖。
圖5A係繪示根據一實施例之在浮動裝置處攔截之例示性ESD事件之電路圖。
圖5B係繪示根據一實施例之歸因於浮動裝置處攔截之ESD事件之電壓上升之圖。
圖6A係繪示根據一實施例之在浮動裝置處攔截之例示性ESD事件之電路圖。
圖6B係繪示根據一實施例之歸因於浮動裝置處攔截之ESD事件之電壓上升之圖。
圖7係繪示根據一實施例之使用浮動裝置防止由於ESD事件之系統單晶片上之裝置失效之方法之流程圖。
該等圖及下文描述係關於僅藉由圖解之較佳實施例。從下文論述中應注意，本文揭示之結構及方法之替代實施例易於被視作可在不
脫離實施例之原理的情況下採用之可行替代例。
現將詳細參考若干實施例，其等之實例繪示於附圖中。應注意，在可行的情況下，類似或相同參考數字可在該等圖中使用且可指示類似或相同功能性。該等圖僅為圖解之目的而描繪實施例。
實施例係關於一種在一電力域內之靜電放電(ESD)裝置，其用於減輕自另一電力域賦予之ESD事件以減少積體電路(IC)失效。ESD裝置之實施例進一步經組態以實現具有標準單元之實施方案。在一實施例中，一第一電力域包含最初接收ESD事件之一介面。一第二電力域包含ESD裝置及一受保護IC(例如，處理核心)。ESD裝置包含一浮動裝置，該浮動裝置具有耦合至介面輸出之一信號輸入端子。ESD裝置之信號輸入端子從介面接收操作電壓內之資料信號及操作電壓外部之ESD事件引發之電壓變化兩者。當ESD裝置在信號輸入端子處接收ESD引發之電壓變化時，浮動裝置之輸入端子之電壓電位可相對於浮動裝置之源極或汲極端子增大。輸入端子與源極或汲極之間之電位太大且浮動裝置可能遭受永久性損害或完全失效。藉由浮動汲極端子及源極端子，其等之電壓隨信號輸入端子處之電壓變化而自由上升或下降(即，浮動)，藉此將從輸入端子至汲極端子及源極端子之電壓電位調節至安全位準並防止ESD失效。藉由針對ESD裝置之構造利用現有標準單元，現有電子設計自動化(EDA)工具可用於實施ESD裝置之SoC之設計及/或驗證。
如本文所提及，標準單元組件包含可在積體電路(IC)設計階段期間使用可自標準單元庫獲得之資訊例示之一群組電晶體及/或互連結構。在一些實施例中，標準單元組件內之電晶體及/或互連件之群組可經組態以為邏輯功能(例如，AND、NAND、OR、XOR、NOT等)或儲存功能(例如，正反器或鎖存器)提供輸入(例如，電力、接地及/或信號)及基於輸入之輸出。
如本文中所提及，「浮動裝置」係具有閘極端子之電晶體結構，其具有浮動源極、汲極及/或井端子。
圖1係繪示根據一實施例之系統單晶片(SoC)100之方塊圖。如所示，SoC 100包含一處理核心105及耦合至核心105之若干介面101A至101C(下文中統稱作「介面101」)。在其他實施例中，除核心105及介面101外，SoC 100亦可包含額外組件，諸如記憶體或系統控制器(未展示)。
處理核心105從介面101或圖1中未繪示之其他組件接收信號。介面101之各者可表示通用串列匯流排(USB)、火線、周邊組件互連(PCI)、小型電腦系統介面(SCSI)或用於與核心105交換信號之其他適當輸入/輸出(I/O)介面。在介面101與核心105之間交換之資料可係雙向或單向的(例如，介面不接收資料)。
圖1亦繪示介面101B處之ESD事件110。導致ESD事件110之一常見實例包含人或周邊設備使電荷累積放電至介面中。在另一實例中，ESD事件110可起因於介面使電荷放電至人或周邊設備中。在此等例項中，ESD事件110可導致對SoC 100組件(諸如耦合至介面101B之核心105)之嚴重損害。
為了在跨域ESD事件110期間防止對不同電力域中的SoC 100組件之損害，在介面101與受保護組件之間實施一ESD裝置。圖2繪示用於減輕跨越電力域邊界223之ESD事件之效應之ESD裝置205之例示性放置。雖然圖2將ESD裝置205繪示為介面輸出端子230與核心輸入端子235之間之一獨立塊，但是SoC 100組件本身可替代性地包含一輸入塊207內之ESD裝置。
圖2繪示電力域225A及225B之電力域邊界233。電力域225A除了包含其他組件外亦可包含一介面101，該介面101具有耦合至介面電源線Vdd1 221及Vss1 216(分別為正及負/接地電源)之電路203、介面輸
入端子210及介面輸出子230。Vdd1 221及Vss1 216供電給介面電路203及/或連接的周邊設備。輸入端子210接收傳入資料，介面電路203經由介面輸出230輸出該傳入資料以在核心105處進行處理。
介面電路203亦可耦合至與多個SoC 100組件共用之一負電源/接地線Vss 215。在所繪示之實施例中，舉例而言，多個電力域225中之組件透過Vss 215耦合至一共同接地240。
電力域225B除包含其他組件外亦可包含一ESD裝置205及核心105。ESD裝置205具有耦合至介面輸出230用於從介面101接收資料信號之一輸入信號端子237。ESD裝置205進一步耦合至主電源線Vdd 220及Vss 215(即，分別為正及負/接地電源)以及核心輸入端子235。ESD裝置205將在其輸入237處接收自介面電路203之信號傳遞至核心輸入端子235。
圖2亦展示兩個例示性ESD事件110A及110B，其等分別繪示相對於Vss 215在Vdd1 221處量測之電位差及相對於Vdd 220在Vdd1 221處量測之電位差。其他實施例考量其他端子處之ESD事件110及相對於其他端子或源之量測。舉例而言，ESD事件110可起因於使電容器放電至Vdd1 221及相對於Vdd 220或Vss 215在Vdd1 221處量測之電位。但是，關於ESD裝置205功能性之各排列之論述係重複的且為簡明起見而省略。
ESD事件110A及110B係在Vdd1 221處接收並由介面電路203傳導。ESD事件110可在耦合至電力域225B內之一IC之輸入端子(例如，235或237)之介面101之輸出端子230處導致電壓變化。在一實施例中，電壓變化係施加在電力域225內之ESD裝置205之輸入端子237處。ESD裝置205攔截歸因於ESD事件110之電壓尖峰並防止原本將發生在核心105之輸入端子235(假設無ESD輸入塊207)處之損害。除在核心105之前攔截歸因於ESD事件110之電壓尖峰外，ESD裝置205本身
減輕其輸入端子237處之ESD事件110之效應以防止原本將中斷正常操作期間之輸入信號通道之損害。以此方式，ESD裝置205防止SoC 100上之IC失效。
圖3係繪示根據一實施例之在電力域邊界233處之例示性ESD事件110之電路圖。圖3繪示SoC 100上之介面電路203及具有SoC組件(例如，核心105)之相應輸入電路307C而無ESD保護之輸入端子235之例示性實施例。介面電路203包含在節點N0處耦合至輸入端子235之一輸出端子230，該節點N0表示電力域邊界233。
介面電路203除包含其他組件外亦可包含局部ESD結構，局部ESD結構包含輸入二極體339A及339B、反平行二極體340A及340B以及ESD鉗位電路315及包含反相器307A及307B之信號組件。ESD鉗位電路315之一實施例包含電晶體M317、阻斷二極體D316、電容器C319及電阻器R318。局部ESD結構在其電力域225A內保護介面信號組件307A及307B不受ESD事件110影響但不防止反相器307B歸因於ESD事件而導致節點N0處之電壓變化，此影響電力域225B。
在一實施例中，SoC 100組件之輸入電路307C係包含電晶體M323及M324之反相器。當實施在CMOS中時，電晶體M323及M324分別實施為「低態有效」p型金屬氧化物半導體場效電晶體(pMOS)及「高態有效」n型金屬氧化物半導體場效電晶體(nMOS)。在CMOS中，低態有效電晶體在其等之閘極端子係邏輯0或「低」(例如，接地)時「接通」(即，處於導電狀態)。高態有效電晶體在其等之閘極端子係邏輯1或「高」(例如，電源Vdd或Vdd1)時「接通」。
M323及M324之閘極端子耦合在節點N2處，該節點N2形成SoC 100組件之輸入端子235。M323及M324之汲極端子經耦合以形成信號線301C，信號線301C將在輸入端子235處接收之信號之反相版本傳遞至SoC 100組件。M323及M324之源極分別耦合至電力線(Vdd 220)及
接地線(Vss 215)。因此，當電晶體M323、M324處於其等之「接通」狀態時，其等實質導電並將信號線301C有效地耦合至Vdd 220或Vss 215。將信號線301C選擇性地耦合至vdd 220及Vss 215分別針對SoC 100組件產生高「Vdd」及低「Vss」輸入信號。
反相器307A及307B可包含類似於輸入電路307C之組件(例如，M323及M324)組態之組件。反相器307耦合至電力(Vdd1 221)及接地(Vss1)以在其等之輸出處產生高「Vdd1」及低「Vss1」信號。
反相器307A從介面101輸入端子210接收輸入信號(例如，X)並沿著輸出301A傳遞輸入信號之反相版本(例如，)，在一實施例中，該輸出301A可耦合至反相器307B之輸入301B。在其他實施例中，其他邏輯可存在於輸出301A與反相器307B之輸入301B之間。在此等情況中，在輸入處接收之信號可為之導數或多個輸入信號之函數。舉例而言，假設輸出301A直接耦合至輸入301B，反相器307B繼而使信號反相並將信號X'(X質數)傳遞至介面輸出230。在一實施例中，信號X'與信號X電隔離，但在正常操作期間攜載相同資料。歸因於其等之電隔離，X'與X之間之電壓位準可歸因於ESD事件110及其他電源波動而不同。舉例而言，由於反相器307B將介面輸出230選擇性地耦合至Vdd1 221及Vss1 216以產生X'之高值及低值，故介面輸出230處之電壓在針對「高」信號之Vdd1電壓與針對「低」信號之Vss1電壓之間波動，而輸入端子210處之電壓可由其他電壓源驅動。
舉例而言，考量處於其中線301A耦合至Vss1 216且因此驅使301A上之信號「降低」至Vss1電壓之狀態之反相器307A。反相器307B在其輸入301B處接收Vss1電壓且繼而藉由將輸出端子230耦合至Vdd1 221而驅使介面輸出230「升高」至電壓Vdd1。因為輸出端子230耦合至節點N0，故反相器307B亦驅使節點N0「升高」至電力域邊界233處之Vdd1 221電壓。在典型操作期間，Vdd1 221電壓保持在輸
入電路307C所容忍之電壓位準內。在Vdd1 221處之ESD事件110之情況中，反相器307B驅使節點N0處之電壓朝向Vdd1電壓(例如，ESD電壓)。節點N0處之電壓變化導致輸入電路307C之輸入端子235處之電壓變化。節點N2繼而上升至輸入端子235之電壓。如下文參考圖3進一步詳細說明，在ESD事件110期間節點N2處高於一特定位準之電壓將使電晶體M323、M324降級。
Vdd1 221處之ESD事件110引發沿著Vdd1之ESD電壓並導致來自Vdd1 221之ESD電流Ix。輸入二極體339A防止電流Ix流動至輸入端子210。如上所述，當輸入端210上之信號X係高時，反相器307A之輸出301A耦合至Vss1(經驅使而降低)。因此，Vdd1 221實質上將電流Ix傳導至節點N1。在節點N1處，局部ESD結構315實質上將電流Ix從Vdd1 221傳導至Vss1 216。
通過局部ESD鉗位電路315之電流包含當節點N9係高時經由電晶體M317傳導之Iz1及在電容器C319充電時引發之Iz2。若節點N1處之電壓上升，則跨越電容器C319之電壓亦上升。電流Iz2源自熟知方程式I(t)=C*dV(t)/dt，其中在時間t，電流I等於C319之電容C乘以跨越電容器之電壓V(即，從節點N1至節點N9之電位差)相對於時間之導數。在電容器C319充電期間，通過電阻器R318之電流Iz2導致節點N9處之電壓增大。電阻器R318結合電容器C319一起形成在節點N9處具有輸出之一RC分壓器。電容器C319之電容值及電阻器R318之電阻根據所需時序特性(例如，根據熟知RC分析)及介面101處使用之電壓選擇，其等在此項技術中為人所熟知。
如圖3中所示，局部ESD鉗位電路315包含其閘極耦合至節點N9之高態有效nMOS電晶體M317。因此，在ESD事件110期間N9處之電壓上升導致電晶體M317開始傳導電流Iz1至節點N3且接著經由反平行二極體340A及節點N8而至接地240。通過二極體340A之電流Iz1歸因
於二極體之正向電壓而導致從節點N3至N8之電壓降。在一實施例中，在正常操作期間，電壓降係在針對p-n矽二極體之0.7V至針對肖特基(Schottky)二極體之0.2V之範圍內。在ESD事件110期間，雖然跨越二極體340A之正向電壓降可針對安培數量級之Iz1增大至2V至3V，但是輸入電路203可容忍此等電壓位準。以此方式，局部ESD鉗位電路315保護輸入電路203不受歸因於ESD事件110之電壓尖峰的影響。
但是，實務中，即使輸入電路203不受影響，Vdd1 221上之電壓仍可保持高(例如，處於ESD電壓或接近ESD電壓或足以導致氧化物損害之電壓位準)。當節點N9處之電壓上升至高於電晶體M317從其關斷狀態轉變至接通狀態所需之臨限電壓時，ESD結構315傳導由ESD事件110導致之電流Iz1。在電晶體M317在接通狀態中傳導電流的情況下，電晶體M317之汲極與源極之間之電阻導致從Vdd1 221至Vss1 216之電壓降。由於ESD結構315在ESD事件110期間經由電晶體M317傳導安培數量級之電流Iz1，亦發生歸因於軌之電阻而跨越二極體340A從接地軌Vss1 216至Vss 215及跨越Vss1、Vss軌之導電部分之正向電壓降。在較小製程的情況下，跨越Vss軌215、216之導電部分之電壓降可歸因於較小截面面積而增大。ESD事件110期間之此等正向電壓累積之組合導致高、ESD引發之Vdd 221電壓，其可量測為跨越電晶體M317、二極體340A及將電流(例如，Iz1及Iz2)傳導至接地240之Vss 216、Vss1 215軌之部分之正向電壓降之總和。若反相器307B將介面輸出230耦合至Vdd1 221同時Vdd1上之電壓保持高，則SoC 100之輸入電路307C經受由ESD事件110導致之高電壓。節點N2處之電壓變化可導致自電晶體M323、M324之閘極-汲極或閘極-源極量測(例如，從節點N2至節點N6、N10及/或N11)之電位增大。若電位差大於一界限，則來自介面輸出230之閘極崩潰電流Ip流動至電晶體M323及/或
M324中，此使其等之閘極氧化物(若未破壞)降級。反相器307B藉由傳導ESD電流Ix之一部分Iy而經由輸出子230提供閘極崩潰電流Ip。
圖4A係繪示根據一實施例之作為電力域邊界處之ESD裝置205之標準單元組件404、410、435之例示性組態之電路圖。如圖4A中所示，ESD裝置205取代圖3中所示之輸入電路307C以用於從介面輸出230接收信號。ESD裝置205包含反AND(NAND)閘404、接高電路(tie-high)410及天線二極體435。ESD裝置205之此等元件通常可在標準單元庫中獲得。
在一實施例中，NAND閘404包含三個輸入端子405A至405C(3-NAND)及一輸出端子301D。其電力端子及接地端子分別耦合至Vdd 220及Vss 215。在其他實施例中，NAND閘404包含額外輸入端子(例如，針對5-NAND之5個輸入端子)。如反相器307C，NAND 404之輸出端子301D選擇性地耦合至Vdd 220或Vss 215以針對SoC 100組件產生高及低信號。在所繪示之組態中，NAND 404之端子405A至405C經組態使得輸出端子301D將在端子405B處接收之信號之反相版本傳遞至SoC 100組件(例如，在輸入端子235處)。端子405B在節點N2處耦合至ESD裝置205輸入端子237。輸入端子237在電力域邊界處耦合至節點N0。天線二極體435耦合在節點N2與Vss 215之間且在下文中參考圖4B更詳細地說明。端子405A及405C在節點N7處耦合至接高電路410之輸出端子415。
接高電路410在被供電時在輸出415處輸出邏輯「高」電壓Vdd 220且因此使節點N7偏壓至電壓Vdd 220。但是，相對於將節點N7直接耦合至電壓Vdd 220，接高電路410透過電容耦合提供高阻抗路徑，其將在下文中參考圖4B更詳細說明。
在一實施例中，接高電路410由pMOS電晶體M411及nMOS電晶體M412組成。電晶體M411之源極耦合至Vdd 220且其汲極形成接高電
路輸出415。當pMOS係低態有效時，電晶體M411之閘極耦合至下拉節點N5。因此，在正常操作條件期間，當nMOS電晶體M412使其閘極及汲極耦合至節點N5時，將N5拉至Vss 215。但是，在ESD事件期間，歸因於來自接高電路410之大電容負載，接高電路410使節點N7保持低。具體言之，在一實施例中，在電力域內存在接收接高電路410輸出信號之許多(例如，數百或數千)組件或塊。此等組件一起在節點N7處形成大電容負載。結合弱(例如，小)上拉pMOS 411，電容負載導致N7在整個ESD事件110持續時間(例如，奈秒之數量級)內保持低。在一些實施例中，可添加其他或額外電容負載(諸如專用閘極氧化物電容器)以增大節點N7處之電容負載。
如上文參考圖3所述，反相器307B可在ESD事件110期間驅使節點N0升高且實質上使輸入端子237暴露於ESD電壓Vdd1 221。電壓太高且輸入電路307C開始降級，從而允許閘極崩潰電流Ip因電子通過電晶體之閘極絕緣物(例如，歸因於太大之閘極-源極或閘極-汲極電位差)而傳導。ESD裝置205減輕此電位差並因此防止電子及所得閘極崩潰電流Ip之流動。
圖4B係繪示根據一實施例之在互補金屬氧化物半導體(CMOS)架構中之電力域233處之ESD裝置205之例示性組態之電路圖。如所示，3-NAND 404包含並聯配置之pMOS電晶體(即，pMOS A至pMOS C)，其中其等之源極耦合至Vdd 220且汲極耦合至輸出端子301D。因此串聯配置互補nMOS電晶體(即，nMOS A至nMOS C)。具體言之，nMOS A之汲極及源極分別耦合至輸出301D及nMOS B之汲極且nMOS C之汲極及源極分別耦合至nMOS B之源極及節點N8。因此，如圖4B中所示，nMOS B係nMOS堆疊中之中間電晶體。雖然所繪示之實施例僅包含三個經堆疊之nMOS電晶體，但是額外nMOS電晶體可添加至堆疊之頂部或底部，其中額外(選用)pMOS電晶體經添加與pMOS A、
pMOS B及pMOS C並聯。
pMOS B及nMOS B之閘極端子經耦合且共同形成耦合至節點N2之輸入端子405B。以類似方式，其他MOS之閘極形成端子405A及405B，其等在節點N7處耦合至接高電路輸出415。在堆疊中包含額外nMOS(及CMOS中之對應pMOS電晶體)之實施例中，其等之閘極以類似方式耦合在節點N7處。
替代將(若干)基於電阻器-電容器之電路耦合至輸入端子237(此引入信號時序延遲且通常需要大的佔據面積)，實施單個天線二極體435。天線二極體435不影響輸入信號之時序。天線二極體435之正向降電壓係可選擇設計參數且對pMOS裝置提供充分保護，與其等nMOS對應物相比，pMOS裝置通常較不易受氧化物損害影響。
如所示，輸入端子237及天線二極體435之陰極耦合在節點N2處。天線二極體435之陽極耦合至Vss 215。當節點N2處之電壓加上天線二極體435之正向電壓大於Vss 215處之電壓時，二極體之定向防止節點N2與Vss 215之間之電流流動。對於節點N2處相對於Vss 215減去正向電壓之負電位，電流從Vss流動至節點N2且節點N2電壓等於Vss 215(減去正向電壓)。因此，對於節點N2處之負電位(例如，歸因於ESD事件)，天線二極體435大致上使節點N2電壓保持於Vss減去正向電壓降。
但是，對於節點N2處相對於Vss 215之正電壓電位(例如，歸因於ESD事件110或高輸入信號)，幾乎無電流從N2流動至Vss 215且N2處之電壓保持不變。因此，天線二極體435在(例如，歸因於ESD事件)相對於Vss 215減小高節點N2電壓時無效。此外，天線二極體435無法相對於Vdd 220調節N2處之電壓。從上文描述，雖然相對於二極體435之反平行二極體(未繪示)看似合適，但是其不足以減小節點N2電壓用於在小尺度製程(例如，65nm及以下)中保護nMOS裝置。
為了減輕節點N2處之高壓效應，將對應於一浮動裝置430之一輸入端子(例如，405B)耦合至節點N2用於接收輸入信號。在一實施例中，浮動裝置430係NAND 404 nMOS堆疊中間之nMOS。舉例而言，對應於圖4B中之3-nMOS堆疊之中間nMOS B之閘極及互補pMOS B之閘極之端子405B耦合至節點N2。對應於堆疊中之其餘nMOS及其等互補pMOS之端子在節點N7處耦合至接高電路410輸出415。
根據圖4B中之實施例，在正常操作期間，歸因於接高電路410之「高」(例如，Vdd 220)輸出415，pMOS A及C「關斷」且nMOS A及C「接通」。就耦合至接高電路輸出415之nMOS裝置(例如，nMOS A及/或nMOS B)之閘極而言，接高電路410在穩定狀態期間提供驅使閘極升高之直流(DC)偏壓。因此，如簡化反AND()真值表(表1)中所示，對於輸入端子210上之信號(例如，X)，NAND 404輸出信號之反相版本(例如，)。
但是，相對於將Vdd 220直接耦合至節點N7用於驅使閘極升高，接高電路401之輸出415起因於局部電力域內M411及M412在高源Vdd 220與低源Vss 215之間之高阻抗電容耦合。在ESD事件110期間，N7上之電容負載驅使N7降低並導致堆疊中之其餘nMOS(例如，經由405A及405C之nMOS A及nMOS C)轉變至關斷狀態，此容許裝置430浮動。就耦合至接高電路輸出415之nMOS裝置(例如，nMOS A及/或nMOS B)之閘極而言，高阻抗電容耦合在ESD事件110期間提供「低」直流(DC)偏壓且實際上容許nMOS之閘極電壓隨其汲極及/或源
極上之電壓變化而波動。換言之，當汲極及/或源極隨其等輸入電壓波動或「浮動」時，閘極電壓隨電壓變化上升或下降以減小閘極-源極或閘極-汲極電壓電位，因此防止閘極氧化物之損害。此外，電壓變化在額外耦合之裝置之間(例如，在nMOS A與nMOS C兩者之間)電容分配，此進一步減小該等裝置之氧化物應力。在一實施例中，舉例而言，具有五個堆疊之nMOS閘極之5-NAND可經組態使得中間閘極耦合至節點N2且外部閘極耦合至接高電路輸出415。
在圖4B中所示之組態中，nMOS B耦合在nMOS A與nMOS C之兩個浮動端子之間且因此nMOSB本身之汲極及源極端子係浮動的，此係因為該等汲極及源極端子未直接耦合至Vdd 220或Vss 215。此一組態之益處係雙重的。若節點N2在nMOS B之閘極處賦予電壓變化，則nMOS B之汲極及源極至nMOS堆疊中之浮動端子之耦合容許nMOS B之汲極及/或源極端子電壓隨閘極電壓之變化而上浮或下浮且保護其閘極氧化物。類似地，若浮動裝置430在nMOS A或nMOS C之端子處賦予電壓變化，則接高電路410容許其等閘極電壓上浮或下浮且保護其等閘極氧化物不受損害。
圖5A係繪示根據一實施例之在一浮動裝置430處攔截之例示性ESD事件500之電路圖。如所示，例示性ESD事件500在nMOS B之Gateb處導致相對於Vss 215之電位差。從nMOS B之Gateb端子至Sourceb端子(Vgs)量測歸因於ESD事件500之跨越氧化物之電壓電位505之差。
圖5B係繪示根據一實施例之歸因於浮動裝置430處攔截之ESD事件500之電壓上升之圖。線510表示非浮動nMOS電晶體(例如，M324)之電壓軌跡且線520表示浮動裝置430(例如，nMOS B)之電壓軌跡。軌跡510、520兩者跨越裝置之氧化物進行量測。在一實施例中，該圖繪示針對各裝置M324、nMOS B之閘極上t0至t1(例如，0ns至1ns)內
Va至Vb脈衝上升(例如，0V至7V)之Vgs電壓電位505量測。
如所示，非浮動裝置之Vgs電壓軌跡510從Va上升至Vb，其中閘極電壓從Va增大至Vb。當Vgs電壓510增大時，閘極氧化物可能降級並失效。
相比之下，浮動裝置430之Vgs電壓軌跡520隨閘極電壓從Va增大至Vb而從Va上升並穩定於Vc1。考量圖5A中繪示之浮動裝置nMOS B。穩定起因於nMOS B之sourceb電壓增大或隨gateb上之電壓增大而「上浮」至Vc1之最大Vgs電位差。將跨越氧化物之電壓降低至穩定電壓Vc1使裝置更能抵抗ESD失效。
圖6A係繪示根據一實施例之在浮動裝置430處攔截之例示性ESD事件600之電路圖。如所示，例示性ESD事件600在nMOS B之Gateb處導致相對於Vdd 220之電位差。從nMOS B之Gateb端子至Drainb端子(Vgd)量測歸因於ESD事件500之跨越氧化物之電壓電位605之差。
圖6B係繪示根據一實施例之歸因於浮動裝置430處攔截之ESD事件600之電壓上升之圖。在一實施例中，線610表示非浮動nMOS電晶體(例如，M324)之電壓軌跡且線620表示浮動裝置430(例如，nMOS B)之電壓軌跡。軌跡610、620兩者跨越裝置之氧化物進行量測。在一實施例中，該圖繪示針對各裝置M324、nMOS B之閘極上在t0至t1(例如，0ns至1ns)內Va至Vb脈衝上升(例如，0V至7V)之Vgd電壓電位605量測。
如所示，非浮動裝置之Vgd電壓軌跡610隨閘極電壓從Va增大至Vb而從Va上升至Vb。當Vgs電壓610增大時，閘極氧化物可能降級並失效。
相比之下，浮動裝置430之Vgd電壓軌跡620隨閘極電壓從Va增大至Vb而從Va上升並穩定於Vc2。考量圖6A中繪示之浮動裝置nMOS B。穩定起因於nMOS B之drainb電壓增大或隨gateb上之電壓增大而
「上浮」至Vc2之最大Vgd電位差。將跨越氧化物之電壓降低至穩定電壓Vc2使裝置更能抵抗ESD失效。
圖7係繪示根據一實施例之使用浮動裝置430防止來自ESD事件之SoC 100上之裝置失效之方法之流程圖。首先，SoC 100之介面101在介面101之一電壓軌(例如，Vdd1 221)處接收710 ESD事件。介面101在其輸出230處導致歸因於ESD事件之電壓變化。
ESD電路205在其輸入端子237處接收720由ESD事件導致之電壓變化。輸入端子237耦合至電晶體浮動裝置430之閘極端子。浮動裝置430之閘極端子接收730由ESD事件導致之電壓變化。
回應於閘極端子處之電壓變化，ESD電路205在電晶體之汲極及/或源極端子處引發740電壓變化以防止對氧化物之損害。汲極及/或源極端子處之所引發電壓相對於閘極降低其等之電壓電位(跨越氧化物)且因此減輕來自歸因於ESD事件之電壓變化之氧化物應力。
在閱讀本揭示內容時，一般技術者將透過實施例之所揭示原理瞭解額外替代結構及功能設計。因此，雖然已繪示及描述特定實施例及應用，但是應瞭解實施例不限於本文揭示之精確構造及組件，且可在不脫離如隨附申請專利範圍中所定義之精神及範疇之情況下對本文所揭示之方法及設備之配置、操作及細節進行熟習此項技術者所明白之各種修改、改變及變動。
101‧‧‧介面
105‧‧‧處理核心
110A‧‧‧靜電放電(ESD)事件
110B‧‧‧靜電放電(ESD)事件
203‧‧‧介面電路/輸入電路
205‧‧‧靜電放電(ESD)裝置/靜電放電(ESD)電路
207‧‧‧輸入塊
210‧‧‧介面輸入端子/輸入
215‧‧‧負電源/接地線Vss
216‧‧‧介面電源線Vss1
220‧‧‧主電源線/電力線Vdd
221‧‧‧介面電源線Vdd1
225A‧‧‧電力域
225B‧‧‧電力域
230‧‧‧介面輸出端子/介面輸出
233‧‧‧電力域邊界
235‧‧‧核心輸入端子
237‧‧‧輸入信號端子/輸入端子
240‧‧‧接地(GND)
Claims (25)
- 一種靜電放電(ESD)裝置，其包括：一第一標準單元組件，其耦合至一第一電力域之第一電壓軌，該第一標準單元組件包括：一第一電晶體及一第二電晶體，一浮動裝置，其串聯耦合於該第一電晶體及該第二電晶體之間，一第一輸入端子，其將該浮動裝置之一閘極端子可操作地耦合至一組件之一輸出端子，該組件耦合至一第二電力域之第二電壓軌，及一第二輸入端子，其耦合至該第一電晶體及該第二電晶體之閘極端子；及一第二標準單元組件，其耦合至該第一電力域之該等第一電壓軌且包括耦合至該第二輸入端子之該第二標準單元組件之一輸出端子以回應於耦合至該第二電壓軌之該組件之該輸出處之一電壓變化而實現該浮動裝置之汲極電壓或源極電壓之變化。
- 如請求項1之ESD裝置，其中該浮動裝置之該汲極電壓及該源極電壓之至少一者回應於耦合至該第二電壓軌之該組件之該輸出處之一電壓增大而增大。
- 如請求項1之ESD裝置，其中該浮動裝置之該汲極電壓及該源極電壓之至少一者回應於耦合至該第二電壓軌之該組件之該輸出處之一電壓減小而減小。
- 如請求項1之ESD裝置，其中該第一標準單元組件進一步包括將該浮動裝置耦合至該第二標準單元組件之該輸出端子之一第三輸入端子。
- 如請求項1之ESD裝置，其中該第一標準單元組件及該第二標準單元組件在該ESD裝置之一設計階段期間藉由從一標準單元庫擷取資訊而例示。
- 如請求項1之ESD裝置，其中耦合至該等第二電壓軌之該組件經由一第二電壓軌接收一ESD事件並導致該第一標準單元組件之該浮動裝置之該閘極端子處之一電壓變化，該浮動裝置之該汲極電壓或該源極電壓增大或減小以減小該浮動裝置之該閘極端子與一汲極端子或一源極端子之間之一電位差。
- 如請求項1之ESD裝置，其中該第一標準單元組件係具有至少三個輸入端子的一NAND邏輯。
- 如請求項1之ESD裝置，其中該第一電晶體具有耦合至該第一標準單元組件之一輸出端子之一汲極端子及耦合至該浮動裝置之一汲極端子之一源極端子，且其中該第二電晶體具有耦合至該浮動裝置之一源極端子之一汲極端子及耦合至該等第一電壓軌之一負電源之一源極端子。
- 如請求項1之ESD裝置，其中該第二標準單元組件進一步包括：一p型金屬氧化物半導體場效電晶體(pMOS)，其具有一閘極端子、耦合至該第二標準單元組件之該輸出端子之一汲極端子及耦合至該等第一電壓軌之一正電源軌之一源極端子；及一n型金屬氧化物半導體場效電晶體(nMOS)，其具有耦合至該pMOS之該閘極端子之一閘極端子、耦合至該pMOS之該閘極端子之一汲極端子及耦合至該等第一電壓軌之一負電源軌之一源極端子。
- 一種包含一靜電放電(ESD)裝置之電子裝置，該電子裝置包括：一第一標準單元組件，其耦合至該電子裝置之一第一電力域之第一電壓軌，該第一標準單元組件包括： 一第一電晶體及一第二電晶體，一浮動裝置，其串聯耦合於該第一電晶體及該第二電晶體之間，一第一輸入端子，其將該浮動裝置之一閘極端子可操作地耦合至一組件之一輸出端子，該組件耦合至該電子裝置之一第二電力域之第二電壓軌，及一第二輸入端子，其耦合至該第一電晶體及該第二電晶體之閘極端子；及一第二標準單元組件，其耦合至該電子裝置之該第一電力域之該等第一電壓軌且包括耦合至該第二輸入端子之該第二標準單元組件之一輸出端子以回應於耦合至該第二電壓軌之該組件之該輸出處之一電壓變化而實現該浮動裝置之汲極電壓或源極電壓之變化。
- 如請求項10之電子裝置，其中該浮動裝置之該汲極電壓及該源極電壓之至少一者回應於耦合至該第二電壓軌之該組件之該輸出處之一電壓增大而增大。
- 如請求項10之電子裝置，其中該浮動裝置之該汲極電壓及該源極電壓之至少一者回應於耦合至該第二電壓軌之該組件之該輸出處之一電壓減小而減小。
- 如請求項10之電子裝置，其中該第一標準單元組件進一步包括將該浮動裝置耦合至該第二標準單元組件之該輸出端子之一第三輸入端子。
- 如請求項10之電子裝置，其中該第一標準單元組件及該第二標準單元組件在該ESD裝置之一設計階段期間藉由從一標準單元庫擷取資訊而例示。
- 如請求項10之電子裝置，其中耦合至該等第二電壓軌之該組件 經由一第二電壓軌接收一ESD事件並導致該第一標準單元組件之該浮動裝置之該閘極端子處之一電壓變化，該浮動裝置之該汲極電壓或該源極電壓增大或減小以減小該浮動裝置之該閘極端子與一汲極端子或一源極端子之間之一電位差。
- 如請求項10之電子裝置，其中該第一標準單元組件係具有至少三個輸入端子的一NAND邏輯。
- 如請求項11之電子裝置，其中該第一電晶體具有耦合至該第一標準單元組件之一輸出端子之一汲極端子及耦合至該浮動裝置之一汲極端子之一源極端子，且其中該第二電晶體具有耦合至該浮動裝置之一源極端子之一汲極端子及耦合至該等第一電壓軌之一負電源之一源極端子。
- 如請求項10之電子裝置，其中該第二標準單元組件進一步包括：一p型金屬氧化物半導體場效電晶體(pMOS)，其具有一閘極端子、耦合至該第二標準單元組件之該輸出端子之一汲極端子及耦合至該等第一電壓軌之一正電源軌之一源極端子；及一n型金屬氧化物半導體場效電晶體(nMOS)，其具有耦合至該pMOS之該閘極端子之一閘極端子、耦合至該pMOS之該閘極端子之一汲極端子及耦合至該等第一電壓軌之一負電源軌之一源極端子。
- 一種防止由於一靜電放電(ESD)事件之一積體電路之失效，該方法包括：在一第一電力域內之一介面之一第一電壓軌處接收由該ESD事件導致之一第一電壓變化，該第一電力域具有由該第一電壓軌供電之至少一組件；在一第二電力域內之一浮動裝置之一閘極端子處接收由該ESD 事件導致之一第二電壓變化，該第二電力域具有由一第二電壓軌供電之一第一電晶體及一第二電晶體，該浮動裝置耦合至該第一電晶體及該第二電晶體之間；及回應於該浮動裝置之該閘極端子處之該第二電壓變化，藉由關斷該第一電晶體及該第二電晶體以在該浮動裝置子之一第二端子處引發一第三電壓變化以減小該閘極端子與該第二端子之間之一電壓電位。
- 如請求項19之方法，其中該閘極端子與該第二端子之間之該減小之電壓電位係跨越易受歸因於該ESD事件之一電壓變化影響之一電晶體之一閘極氧化物。
- 如請求項19之方法，其中該閘極端子與該第二端子之間之該減小之電壓電位係從該浮動裝置之該閘極端子至一汲極端子或源極端子。
- 如請求項19之方法，其中由該ESD事件導致之該第一電壓變化藉由該第一電力域內之該介面而自該第一電壓軌傳導。
- 如請求項19之方法，其中在該第二端子處引發之該第三電壓變化回應於該閘極端子處之該第二電壓變化之一增大而增大。
- 如請求項19之方法，其中在該第二端子處引發之該第三電壓變化回應於該閘極端子處之該第二電壓變化之一減小而減小。
- 如請求項19之方法，其中該浮動裝置包含在使用一標準單元例示之一組件中。
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