TWI677961B - 靜電放電保護電路 - Google Patents

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艾比那維 庫瑪
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維賈亞 庫瑪 維諾科達
Vijaya Kumar Vinukonda
法布利斯 布隆科
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Abstract

本文所描述之各種實施方案係針對一種用於靜電放電(ESD)保護之積體電路。該積體電路可包含一偵測級，其具有一電阻器及與一第二電容器串接之一第一電容器。該電阻器及該第一電容器經配置以界定經組態以提供一觸發信號之一觸發節點。該第一電容器及該第二電容器經配置以界定經組態以提供一參考信號之一參考節點。該積體電路可包含具有一第一電晶體之一第一ESD箝位級，該第一電晶體經組態以基於該觸發信號而將一供應電壓提供至一第一箝位電晶體。該積體電路可包含具有一第二電晶體之一第二ESD箝位級，該第二電晶體經組態以基於該參考信號而自該第一電晶體接收該供應電壓且將該供應電壓提供至一第二箝位電晶體。

Description

靜電放電保護電路
本章節意欲提供與理解本文所描述之各種技術相關之資訊。如本章節之標題所隱含，此係絕不應隱含本章節係先前技術之相關技術之一討論。一般而言，相關技術可或可不被視為先前技術。因此，應瞭解，本章節中之任何陳述應藉此來解讀且不應被解讀為先前技術之任何引進。
積體電路包含用於執行處理功能之功能電路以及用於提供功能電路與積體電路外部之組件之間之介面的介面電路(諸如輸入/輸出(I/O)電路)。
積體電路經受靜電源，因此，需要使功能電路免受靜電源。可藉由併入靜電保護電路而達成保護。
本文描述一積體電路之各種實施方案。在一實施方案中，該積體電路可包含一阻容(RC)偵測級，其具有一電阻器及與一第二電容器串接之一第一電容器。該電阻器及該第一電容器經配置以界定提供一RC觸發信號之一觸發節點。該第一電容器及該第二電容器可經配置以界定提供一參考信號之一參考節點。該積體電路可包含具有一第一電晶體之一第一靜電放電(ESD)箝位級，該第一電晶體經組態以基於來自該觸發節點之該RC觸發信號而將一供應電壓提供至一第一箝位場效電晶體(FET)。該積體電路可包含具有一第二電晶體之一第二 ESD箝位級，該第二電晶體經組態以基於來自該參考節點之該參考信號而自該第一電晶體接收該供應電壓且將該供應電壓提供至一第二箝位FET。
本文描述一ESD保護電路之各種實施方案。在一實施方案中，該ESD保護電路可包含一偵測級，其經組態以基於一RC觸發電壓而將一供應電壓提供至一頂部閘極節點且經組態以基於一參考電壓而將該供應電壓經由該頂部閘極節點提供至一底部閘極節點。該ESD保護電路可包含一箝位級，其經組態以回應於自該頂部閘極節點接收該供應電壓而提供一第一ESD箝位且經組態以回應於自該底部閘極節點接收該供應電壓而提供一第二ESD箝位。該ESD保護電路可包含插入於該底部閘極節點與該頂部閘極節點之間之一耦合電容器。該耦合電容器可經組態以自該頂部閘極節點接收至該底部閘極節點之該供應電壓。
本文描述一ESD保護電路之進一步實施方案。在一實施方案中，該ESD保護電路可包含一偵測級，其經組態以基於一RC觸發電壓而將一供應電壓提供至一頂部閘極節點且經組態以基於一參考電壓而將該供應電壓經由該頂部閘極節點提供至一底部閘極節點。該ESD保護電路可包含一箝位級，其經組態以回應於自該頂部閘極節點接收該供應電壓而提供一第一ESD箝位。該箝位級可經組態以回應於自該底部閘極節點接收該供應電壓而提供一第二ESD箝位。該ESD保護電路可包含一調節電晶體，其經組態以基於該RC觸發電壓而自頂部閘極節點接收該供應電壓且將該供應電壓增加至該參考電壓。
[發明內容]章節經提供以提出選擇以下[實施方式]章節中進一步描述之呈一簡化形式之概念。[發明內容]不意欲識別所主張之標的之關鍵特徵或基本特徵，且不意欲用於限制所主張之標的之範疇。再者，所主張之標的不受限於解決本發明之任何部分中提及之任何或所有缺點之實施方案。
100‧‧‧靜電放電(ESD)保護電路
102‧‧‧第一匯流排
104‧‧‧第二匯流排
106‧‧‧參考輸入電壓信號
110‧‧‧第一級
112‧‧‧阻容(RC)觸發電壓
120‧‧‧第二級
122‧‧‧頂部閘極
124‧‧‧底部閘極
130‧‧‧第三級
132‧‧‧中點節點
200‧‧‧靜電放電(ESD)保護電路
202‧‧‧第一匯流排
204‧‧‧第二匯流排/接地電壓(DVSS)節點
206‧‧‧參考輸入電壓信號
210‧‧‧第一級
212‧‧‧阻容(RC)觸發信號/阻容(RC)觸發電壓
214‧‧‧阻容(RC)觸發節點
216‧‧‧參考節點
220‧‧‧第二級
222‧‧‧頂部閘極線/頂部閘極信號/頂部閘極
224‧‧‧底部閘極線/底部閘極信號/底部閘極
226‧‧‧頂部閘極節點/頂部閘極/頂部閘極電壓
228‧‧‧底部閘極節點/底部閘極
230‧‧‧第三級
232‧‧‧中點節點
234‧‧‧第一靜電放電(ESD)箝位級
236‧‧‧第二靜電放電(ESD)箝位級
300‧‧‧靜電放電(ESD)保護電路
400‧‧‧靜電放電(ESD)保護電路
500‧‧‧方法
510‧‧‧步驟/區塊
520‧‧‧步驟/區塊
530‧‧‧步驟/區塊
540‧‧‧步驟/區塊
C1‧‧‧第一電容器
C2‧‧‧第二電容器
C3‧‧‧第三電容器
DVDD‧‧‧供應電壓
DVSS‧‧‧接地電壓
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M3‧‧‧第三電晶體
M4‧‧‧第四電晶體
M5‧‧‧第一箝位場效電晶體(FET)
M6‧‧‧第二箝位場效電晶體(FET)
R1‧‧‧電阻器
REFN‧‧‧參考電壓
本文參考隨附圖式來描述各種技術之實施方案。然而，應瞭解，隨附圖式僅繪示本文所描述之各種實施方案且不意謂限制本文所描述之各種技術之實施例。
圖1繪示根據本文所描述之各種實施方案之靜電放電(ESD)保護電路之一方塊圖。
圖2至圖4繪示根據本文所描述之各種實施方案之ESD保護電路之圖式。
圖5繪示根據本文所描述之各種實施方案之一ESD保護電路之一製造方法之一程序流程圖。
一般而言，混合電源供應器I/O電路在閘極氧化物裝置之可靠安全操作條件內對該等閘極氧化物裝置使用ESD保護方案。在一些情況中，各閘極氧化物厚度通常會在晶片製造期間增加一額外程序步驟及成本。有時，在一給定CMOS技術中僅提供兩個閘極氧化物厚度，諸如用於核心電路之一薄氧化物(第一氧化物)及用於I/O電路之一厚氧化物(第二氧化物)。對於此等裝置，I/O電壓選項可包含3.3V之HV選項、2.5V之MV選項及1.8V之LV選項。
另一方法可為串接用於與HV(3.3V)及MV(2.5V)電源供應器一起使用之兩個LV(1.8V)電源軌ESD保護電路。然而，此可僅用於SOI(絕緣體上矽)或三井程序，此係因為一上1.8V ESD電路(NMOS接地件/本體)應與一下1.8V ESD電路隔離。若一晶圓代工廠不支援三井或SOI，則可使用其中一上NMOS大FET將井連接至DVSS而非REFN或一下NMOS電晶體由一電阻器替換之一架構。此等架構可為無效率的，且箝位電壓可上升至一過電壓狀態，例如高達3.5V或更大。此外，在此等方法之若干者中，僅堆疊ESD箝位會使回應時間減慢且使ESD 箝位效率降級。為改良箝位效率之效能且減少製造成本或防止製造約束(例如，當IO氧化物厚度不應受迫於一SoC上之一些具有HV能力之IO時)，LV閘極氧化物裝置可用於使用適當電路技術之HV電源供應域以避免歸因於高電壓之此等低操作裝置上之應力及洩漏。
本文所描述之各種實施方案涉及且係針對用於靜電放電(ESD)保護之電路。例如，在一實施方案中，此ESD保護電路可包含一阻容(RC)偵測級，其具有經配置以基於一或多個觸發信號而將一供應電壓提供至一箝位級之電路組件。此外，該ESD保護電路可包含該箝位級，其經組態以基於來自該RC偵測級之該一或多個觸發信號而提供ESD箝位。因而，該ESD保護電路可經實施為具有多個級。
現將參考圖1至圖5來更詳細地描述本文所描述之ESD保護電路之各種實施方案。
圖1繪示根據本文所描述之各種實施方案之靜電放電(ESD)保護電路100之一方塊圖。ESD保護電路100可經實施為具有多個級。ESD保護電路100可指稱ESD電路及/或一ESD電路。
電路100可包含經組態以提供一供應電壓DVDD之一第一匯流排102。第一匯流排102可指稱用於將電力(即，供應電壓DVDD)自一輸入電壓源供應至ESD保護電路之一第一電壓軌。電路100可包含經組態以提供一接地電壓DVSS之一第二匯流排104。第二匯流排104可指稱用於將接地電壓DVSS提供至ESD保護電路之一第二電壓軌。電路100可經組態以自外部電路接收一參考輸入電壓信號106作為一參考電壓REFN。在各種實施方案中，供應電壓DVDD提供一第一電源供應電壓，且參考電壓REFN提供小於該第一電源供應電壓之一第二電源供應電壓。
ESD保護電路100可包含多個級，其等包含一第一級110、一第二級120及一第三級130。如圖2中所展示，可以一並聯方式實施此等 級。然而，替代實施方案可用於達成類似結果。
第一級110可包含一偵測級，其插入於用於連接至供應電壓DVDD之第一匯流排102與用於連接至接地電壓DVSS之第二匯流排104之間。第一級110可經組態以將一阻容(RC)觸發電壓112及參考電壓106提供至第二級120。第一級110可經組態以基於RC觸發電壓112而將供應電壓DVDD經由第二級120提供至一頂部閘極122。第一級110可經組態以基於參考電壓REFN而將供應電壓DVDD自頂部閘極122經由第二級120提供至一底部閘極124(即，bot-gate)。
第三級130可包含一箝位級，其經組態以基於自頂部閘極122接收供應電壓DVDD而提供ESD箝位。第三級130亦可經組態以基於自底部閘極124接收供應電壓DVDD而提供額外ESD箝位。第三級130可界定一中點節點132，如本文將進一步描述。
在各種實施方案中，供應電壓DVDD可經組態以提供約0V至約3.3V之一範圍內之一第一電源供應電壓，且參考電壓REFN可提供約0V至約1.8V之一範圍內之一第二電源供應電壓。如本文所描述，該等級之各者可經組態以利用一或多個電路組件，該一或多個電路組件可經組態以使用該第一電源供應電壓及該第二電源供應電壓之一或多者來操作。
在各種實施方案中，本文所描述之ESD電路使用1.8V互補金屬氧化物半導體(CMOS)裝置來提供一過電壓RC觸發電源軌ESD箝位(3.3V/2.5V/1.8V)。本文所提供之ESD電路實現其中僅可用低電壓(LV)裝置之製造技術中之一高電壓(HV)及/或中電壓(MV)電源供應之ESD保護。因而，本文所提供之ESD電路啟用HV輸入/輸出(I/O)發信。本文所提供之ESD電路提供橫跨一堆疊ESD箝位型組態中之所有電晶體端子之電壓，該等電壓可被限制為足夠低之值以確保足夠壽命及可靠性。此外，本文所提供之ESD電路提供一架構，其使用一電容 耦合以及一主動充電路徑來促進較快地接通一下限n型金屬氧化物半導體(NMOS)箝位以改善箝位效率。此外，本文所提供之ESD電路提供箝位電路架構，其能夠在不接觸堆疊之一中間節點(中點)132之情況下達成一適合電壓控制(在裝置可靠性限制內)。在一些例項中，此等技術可實現在製造中節省一些佈局區域。
圖2繪示根據本文所描述之各種實施方案之一ESD保護電路200之一圖式。如圖2中所展示，ESD保護電路200可經實施為具有多個級且可指稱ESD電路及/或一ESD電路。
在一些例項中，ESD保護電路200可指稱一堆疊ESD箝位，其具有諸如(例如)以下之至少一者之一混合電壓額定值：(例如)約3.3V之一HV額定值、(例如)約2.5V之一MV額定值及(例如)約1.8V之一LV額定值。因而，在各種實施方案中，ESD保護電路200提供用於LV(1.8V)技術之一主動混合電壓(3.3V、2.5V、1.8V)ESD箝位。
電路200可包含經組態以提供一供應電壓DVDD之一第一匯流排202。電路200可包含經組態以提供一接地電壓DVSS之一第二匯流排204。電路200可經組態以自外部電路接收一參考輸入電壓信號206作為一參考電壓REFN。參考電壓REFN提供於參考節點216處以確保較佳可靠性。
ESD保護電路200可包含具有多個級之一積體電路，該多個級包含一第一級210、一第二級220及一第三級230。如圖3中所展示，可以一並聯方式實施此等級。
第一級210可包含一RC偵測級，其具有一電阻器R1及與一第二電容器C2串接之一第一電容器C1。電阻器R1及第一電容器C1可經配置以界定提供一RC觸發信號212之一觸發節點214。第一電容器C1及第二電容器C2可經配置以界定提供參考電壓REFN之一參考節點216。
在各種實施方案中，電阻器R1、第一電容器C1及/或第三電容器 C3可經設定大小以達成本文所描述之各種操作條件。例如，電阻器R1可包括一高R電阻器。第一電容器C1可包括N井電容中之一n型金屬氧化物半導體(NMOS)。第二電容器C2可包括經互連以充當一電容器之一NMOS電晶體。
第二級220可包含一第一電晶體M1，其經組態以基於來自觸發節點214之RC觸發信號212而將供應電壓DVDD提供至一頂部閘極節點226。第二級220可包含一第二電晶體M2，其經組態以基於來自參考節點216之參考電壓REFN而自第一電晶體M1接收供應電壓DVDD且將供應電壓DVDD提供至一底部閘極節點228。
第二級可包含一第三電晶體M3。第三電晶體M3可經組態以在ESD條件下使一高阻抗路徑保持接地。然而，當應切斷電晶體M6且不存在來自DVDD及DVSS之直接電流路徑時，第三電晶體M3經組態以在非ESD條件(亦可被稱為正常操作條件)中基於來自參考節點206之參考電壓REFN而將接地電壓DVSS提供至底部閘極。
第三級230可包含一第一ESD箝位級234及一第二ESD箝位級236。第一ESD箝位級234可包含一第一箝位場效電晶體(FET)M5及一第二箝位FET M6。第一ESD箝位級234可採用第一電晶體M1以基於來自觸發節點214之RC觸發信號212而將供應電壓DVDD提供至第一箝位FET M5。第二ESD箝位級236可採用第二電晶體M2以基於來自參考節點216之參考電壓REFN而將供應電壓DVDD提供至第二箝位FET M6。在此例項中，第二電晶體M2可基於來自參考節點216之參考電壓REFN而自第一電晶體M1接收供應電壓DVDD且將供應電壓DVDD提供至第二箝位FET M6。
第一箝位FET M5可包括一n型金屬氧化物半導體(NMOS)場效電晶體(FET)(NMOS-FET)。第二箝位FET M6亦可包括一NMOS-FET。第一NMOS-FET M5及第二NMOS-FET M6可指稱大FET，即，此等電 晶體M5及M6可具有較大大小且可比一習知MOSFET使用矽上之更多空間。
第三級230可界定插入於第一箝位FET M5與第二箝位FET M6之間之一中點節點232。第三級230之箝位電路架構可經組態以在不接觸經堆疊之第一箝位FET M5及第二箝位FET M6之中點節點232之情況下實現適合電壓控制(例如，在M5、M6裝置可靠性限制內)。
在各種實施方案中，供應電壓DVDD提供一第一電源供應電壓，且參考電壓REFN可提供小於該第一電源供應電壓之一第二電源供應電壓。第一ESD箝位FET M5及第二ESD箝位FET M6之各者利用經組態以使用第一電源供應電壓DVDD及第二電源供應電壓REFN來操作之電路組件。在一些實施方案中，供應電壓DVDD可經組態以提供約0V至約3.3V之一範圍內之一第一電源供應電壓，且參考電壓REFN可經組態以提供約0V至約1.8V之一範圍內之一第二電源供應電壓。
在一些實施方案中，供應電壓包括具有約3.3V之一上限電壓之一高電壓(HV)電源供應電壓，且參考電壓REFN包括具有約1.8V之一上限電壓之一低電壓(LV)電源供應電壓。此外，在一些實施方案中，第一ESD箝位FET M5及第二ESD箝位FET M6之各者可利用經組態以使用約1.8V之一上限電壓來操作之LV電路組件。
在一些實施方案中，供應電壓包括具有約2.5V之一上限電壓之一中電壓(MV)電源供應電壓，且參考電壓REFN包括具有1.8V之一上限電壓之一低電壓(LV)電源供應。此外，在一些實施方案中，第一ESD箝位FET M5及第二ESD箝位FET M6之各者可利用經組態以使用約1.8V之一上限電壓來操作之LV電路組件。
在一些實施方案中，供應電壓包括具有約1.8V之一上限電壓之一低電壓(LV)電源供應電壓，且參考電壓REFN包括具有約1.8V之一上限電壓之一低電壓(LV)電源供應電壓。此外，在一些實施方案中， 第一ESD箝位FET M5及第二ESD箝位FET M6之各者可利用經組態以使用約1.8V之一上限電壓來操作之LV電路組件。
頂部閘極節點226可界定於第一電晶體M1與第二電晶體M2之間。在閘極啟動期間，第一電晶體M1可經組態以沿一頂部閘極線222將供應電壓DVDD經由頂部閘極節點226提供至第一箝位FET M5。第二電晶體M2可經組態以經由頂部閘極節點226而自第一電晶體M1接收供應電壓DVDD。
一底部閘極節點228可界定於第二電晶體M2與第三電晶體M3之間。第二電晶體M2可經組態以沿一底部閘極線224將供應電壓DVDD經由底部閘極節點228提供至第二箝位FET M6。
第一電晶體M1及第二電晶體M2之各者可包括一p型金屬氧化物半導體(PMOS)電晶體。第三電晶體可包括一n型金屬氧化物半導體(NMOS)電晶體。第一箝位FET M5及第二箝位FET M6之各者可包括一n型金屬氧化物半導體(NMOS)FET。
圖3繪示根據本文所描述之各種實施方案之一ESD保護電路300之一圖式。
在一實施方案中，圖3之ESD保護電路300包括圖2之ESD保護電路200及併入第三級230中之一第三電容器C3。如本文所描述，第三電容器C3可指稱一耦合電容器，其將底部閘極224耦合至頂部閘極222。如本文所進一步描述，ESD保護電路300提供用於LV(1.8V)技術之另一主動混合電壓(3.3V、2.5V、1.8V)ESD箝位。
第三電容器C3可指稱一耦合電容器，其將第二箝位FET M6與第一箝位FET M5耦合。例如，第三電容器C3可插入於第二箝位FET M6之一閘極與第一箝位FET M5之一閘極之間。第三電容器C3可連接於底部閘極線224與頂部閘極線222之間，以經組態以產生除主動電晶體M2路徑之外之一額外路徑來使DVDD自頂部閘極傳至底部閘極。增加 第三電容器C3可確保：底部閘極比其在僅M2促進自頂部閘極對底部閘極充電時接收DVDD快地接收DVDD。在一些例項中，可以使過電壓ESD箝位最佳化且促進第一箝位FET M5及第二箝位FET M6之箝位效率增加之一方式實施第三電容器C3。
第三電容器C3可包括經互連以充當一電容器之一p型金屬氧化物半導體(PMOS)電晶體。可以允許底部閘極224更快充電之一方式實施第三電容器C3。在一些實施方案中，第三電容器C3可包括第二電容器C2之電容之約一半(1/2)的一電容。在其他實施方案中，第三電容器C3可包括不超過C2之電容的一電容。
在一些實施方案中，第一級210及第二級220之一組合可指稱一偵測級。該偵測級可經組態以基於RC觸發電壓212(其可指稱一RC觸發信號)而將供應電壓DVDD提供至頂部閘極節點226。該偵測級可經組態以基於參考電壓REFN(其可指稱一參考信號)而將供應電壓DVDD自頂部閘極節點226提供至底部閘極節點228。
在一些實施方案中，第二級220及第三級230之一組合可指稱一箝位級。該箝位級可經組態以基於自頂部閘極節點226接收供應電壓DVDD而提供一第一ESD箝位(例如，經由第一箝位FET M5)。該箝位級可經組態以基於自底部閘極節點228接收供應電壓DVDD而提供一第二ESD箝位(例如，經由第二箝位FET M6)。
如圖3中所展示，第三電容器C3可經實施為底部閘極線224與頂部閘極線222之間之一耦合電容器。基於此耦合，第三電容器C3可經組態以自頂部閘極線222接收至底部閘極線224之供應電壓DVDD。
圖4繪示根據本文所描述之各種實施方案之一ESD保護電路400之一圖式。
在一實施方案中，圖4之ESD保護電路400包括圖3之ESD保護電路300及併入第二級220中之一第四電晶體M4。如本文所描述，第四 電晶體M4可指稱可用於改良可靠性之一調節電晶體。如本文所進一步描述，ESD保護電路400提供用於LV(1.8V)技術之另一主動混合電壓(3.3V、2.5V、1.8V)ESD箝位。
第四電晶體M4亦可將頂部閘極線222處之電壓近似調節至節點216處之REFN值。在正常操作條件期間，當不存在ESD電壓時，頂部閘極節點226可變為具有高達高於REFN之一|Vthp|值；例如，當REFN係1.8V且電晶體M2之|Vthp|係0.5V時，頂部閘極節點226可變為具有高達2.3V。在非ESD條件中，底部閘極線224可接近為DVSS或0伏特。此可引起電容器C3之閘極至源極電壓或閘極至汲極電壓超過一技術邊界值；在此1.8V之情況中，可引起一可靠性問題。第四電晶體M4可經組態以在非ESD條件中自節點216接收至頂部閘極節點226之REFN電壓(其在此情況中係1.8V)，因此限制電容器C3之閘極至源極電壓及閘極至汲極電壓。在一些實施方案中，電晶體M4之大小可經選擇使得在ESD條件期間，電晶體M4可不傳導比M2及C3耦合電流顯著之電流，因此可不使ESD效率降級。
第四電晶體M4可包括一n型金屬氧化物半導體(NMOS)電晶體。第四電晶體M4可經實施為一弱NMOS以使頂部閘極電壓在非ESD條件期間相同於REFN。第四電晶體M4可經製作為不干擾供應電壓DVDD之一大小。第四電晶體M4可經製作為類似於第二電晶體M2之一大小。在一些實施方案中，第四電晶體M4可經組態以確保：第三電容器C3藉由使REFN節點216近似具有DVSS(例如，近似為0V)而接收1.8V。
在一些實施方案中，第一級210及第二級220之一組合可指稱一偵測級。該偵測級可經組態以基於RC觸發電壓212(其可指稱一RC觸發信號)而將供應電壓DVDD提供至頂部閘極節點226。該偵測級可經組態以基於參考電壓REFN(其可指稱一參考信號)而將供應電壓 DVDD自頂部閘極節點226提供至底部閘極節點228。
在一些實施方案中，第二級220及第三級230之一組合可指稱一箝位級。該箝位級可經組態以基於自頂部閘極節點226接收供應電壓DVDD而提供一第一ESD箝位(例如，經由第一箝位FET M5)。該箝位級可經組態以基於自底部閘極節點228接收供應電壓DVDD而提供一第二ESD箝位(例如，經由第二箝位FET M6)。
在一些實施方案中，第三電容器C3可插入於底部閘極線224與頂部閘極線222之間。第三電容器C3(耦合電容器)可經組態以自底部閘極線224經由底部閘極節點228接收供應電壓DVDD。此外，第四電晶體M4(其可指稱一調節電晶體)可經組態以基於RC觸發電壓212而自頂部閘極節點226接收供應電壓DVDD且將供應電壓DVDD增加至參考電壓REFN。
圖5繪示根據本文所描述之各種實施方案之一ESD保護電路之一製造方法之一程序流程圖。
應瞭解，儘管方法500指示執行操作之一特定順序，但在一些實例中，可以一不同順序且在不同系統上執行操作之某些部分。在一些其他實例中，可將一或多個額外操作及/或步驟增加至方法500。類似地，可省略一些操作及/或步驟。
參考圖2來描述步驟510至步骤520。在區塊510中，方法500可製作一偵測級，該偵測級經組態以基於一RC觸發電壓(例如RC)而將一供應電壓(例如DVDD)提供至一頂部閘極節點(例如226)。該偵測級可經組態以基於一參考電壓(例如REFN)而將該供應電壓(例如DVDD)自該頂部閘極節點(例如226)提供至一底部閘極節點(例如228)。
在一些實施方案中，該偵測級可經製作以包含一第一級(例如210)，該第一級具有一電阻器(例如R1)、一第一電容器(例如C1)及一第二電容器(例如C2)。該電阻器(例如R1)及該第一電容器(例如C1)可 經配置以提供該RC觸發電壓(例如RC)。該第一電容器(例如C1)及該第二電容器(例如C2)可經配置以提供該參考電壓(例如REFN)。
在一些實施方案中，該偵測級可經製作以包含一第二級(例如220)，該第二級具有一第一電晶體(例如M1)、一第二電晶體(例如M2)及一第三電晶體(例如M3)。該第一電晶體(例如M1)可經組態以基於該RC觸發電壓(例如RC)而將該供應電壓(例如DVDD)提供至該頂部閘極節點(例如226)。該第二電晶體(例如M2)可經組態以基於該參考電壓(例如REFN)而自該頂部閘極節點(例如226)接收該供應電壓(例如DVDD)且將該供應電壓(例如DVDD)提供至該底部閘極節點(例如228)。該第三電晶體(例如M3)可經組態以基於該參考電壓(例如REFN)而自DVSS節點(例如204)接收接地電壓(例如DVSS)。
該第三電晶體(例如M3)可經組態以在ESD條件下使一高阻抗路徑保持接地，且可在非ESD條件下(當不存在ESD修正且參考電壓REFN可用，以切斷電晶體M6且使自DVDD至DVSS之電流洩漏最少)基於該參考電壓(例如REFN)而將該接地電壓(例如DVSS)自該DVSS節點(例如204)提供至底部閘極。
在區塊520中，方法500可製作一箝位級，該箝位級經組態以基於自該頂部閘極節點(例如226)接收該供應電壓(例如DVDD)而提供一第一ESD箝位(例如M5)。該箝位級可經組態以基於自該底部閘極節點(例如228)接收該供應電壓(例如DVDD)而提供一第二ESD箝位(例如M6)。
在一些實施方案中，該箝位級可經製作以包含具有一第一箝位級及一第二箝位級之一第三級(例如230)，該第一箝位級具有一第一箝位電晶體，該第二箝位級具有一第二箝位電晶體。該第一箝位電晶體可包含一第一箝位FET(例如M5)作為具有一第一箝位效應之一第一ESD箝位，且該第二箝位電晶體可包含一第二箝位FET(例如M6)作為 具有一第二箝位效應之一第二ESD箝位。
參考圖3來描述步驟530。在區塊530中，方法500可整合插入於該底部閘極節點(例如228)與該頂部閘極節點(例如226)之間之一耦合電容器(例如第三電容器C3)。
在一些實施方案中，該耦合電容器(例如C3)可經組態以自該頂部閘極(例如226)接收至該底部閘極(例如228)之該供應電壓(例如DVDD)。該第三電容器(例如C3)可插入於該第二箝位FET(例如M6)之一閘極與該第一箝位FET(例如M5)之一閘極之間。該第三電容器(例如C3)可經組態以產生除電晶體M2路徑之外之一額外路徑，使得頂部閘極線222更快地耦合至底部閘極線224，因此增加箝位效率。
參考圖4來描述步驟540。在區塊540中，方法500可整合一調節電晶體(例如第四電晶體M4)，該調節電晶體經組態以接收該參考電壓(例如REFN)且將此參考電壓增加至頂部閘極線222，使得在正常工作條件(非ESD)中，電容器C3不具有任何閘極至源極或閘極至汲極電壓過應力，因此確保無可靠性問題。
在一些實施方案中，該第四電晶體(例如M4)可經設定大小使得在ESD條件期間，比流動通過電晶體M2及電容器C3之電流量少之電流量流動通過電晶體M4，因此不使ESD效率降級。
總言之，為克服習知方法之缺陷，本文所描述之ESD保護電路能夠在不增加製程步驟或深n井層之情況下將1.8V CMOS裝置用於混合I/O電壓裝置(例如3.3V、2.5V、1.8V)以抑制或甚至防止製造成本增加。此可在確保高電壓(HV)操作條件下之閘極氧化物可靠性且減少ESD觸發期間之電壓過衝之情況下達成。
例如，如圖2至圖4中所描述，電阻器R1、第一電容器C1及/或第二電容器C2可經配置以促進界定RC偵測級(例如第一級210)之一RC時間常數。第一電容器C1及第二電容器C2可經串接以使電壓範圍符合 自一電壓參考電路產生器輸入之REFN(例如，經外部產生)。此可確保：一總高電壓(HV)可分配於兩個經堆疊或串接之電容器C1與C2之間(在其等之可靠性限制內)。替代地，可固有地產生REFN信號。此外，在一些例項中，來自RC偵測級(即，第一級210)之RC觸發節點214可用於觸發電路內以「接通」用作為電源箝位(例如，經實施為一電源箝位級)之大串接LV NMOS電晶體(例如FET M5、M6)。
例如，一ESD修正可係指表示一250V CDM條件(充電裝置模型條件)之一4A峰值電流。在ESD操作期間，若將ESD修正自電源應用至接地(例如，自DVDD至DVSS)，則第一電容器C1及第二電容器C2可充當至DVSS之一短路以促進防止至RC觸發節點214之一即時電壓上升。當DVDD歸因於ESD修正而上升時，第一電晶體M1「接通」且允許頂部閘極節點226追蹤DVDD。此亦可允許「接通」第二電晶體M2。在此例項中，在ESD下，REFN節點216可表現為類似於RC觸發節點214(例如，其可由C1+C2電容分壓器界定)，且REFN節點216可在歸因於C1及C2之電容耦合而緩慢上升之前最初保持短接至DVSS。因此，頂部閘極節點226可透過第二電晶體(M2)而開始對底部閘極節點228充電。在一些例項中，一旦頂部閘極節點226及底部閘極節點228兩者具有充足電壓位準，則可「接通」大FET箝位M5及M6以傳導ESD電流且將電源供應電壓DVDD限制為小於或等於曝露受害裝置之ESD失效限制電壓。可由所實施之ESD網路判定箝位電壓。
在一些實施方案中，就此堆疊方法而言，底部閘極節點228可自頂部閘極節點226延遲，此係因為第二電晶體M2可僅在頂部閘極節點226與REFN之間之電壓差足夠高於Vth(|VGS|>|Vthp|)時「接通」，其中Vth係指一臨限電壓，VGS係指閘極至源極電壓，且Vthp係指一PMOS臨限電壓。此可導致箝位觸發程序減慢，因此可使箝位效率降級。例如，僅當底部閘極節點228達到某一電壓(例如約1V)時，ESD電壓可 開始透過大NMOS箝位M5及M6而放電。此時，箝位電壓可已高達約4V，其中此高ESD電壓量可減少網路上之一總ESD電壓預算。
為避免發生此問題，可引入第三電容器C3(如圖3至圖4中所展示)以將頂部閘極信號222耦合至底部閘極信號224。在一初始時期期間，第三電容器C3可藉由自頂部閘極線222至底部閘極線224之電容器耦合以及由第二電晶體M2界定之主動路徑而促進底部閘極節點228充電。此外，在一些例項中，增加第三電容器C3可藉由更快地對底部閘極節點228充電而更早地觸發下箝位M6。在此例項中，例如，歸因於CDM修正而發展之一上限電壓可低於曝露受害裝置之ESD失效邊界電壓。
在一些情形中，併入第三電容器C3會產生可靠性問題，此係因為其之閘極至源極電壓可在穩態直流(DC)條件中達到高於1.8V之一電壓。例如，頂部閘極電壓226可落於通過第二電晶體M2之REFN(=1.8V)與REFN+|Vthp|之間之某處。此外，當在穩態條件中時，底部閘極228可為接地的，且因此第三電容器C3之閘極氧化物可在DC應力下，此可引起第三電容器C3之閘極氧化物隨時間流逝而分解，因此可影響可靠性。因此，為克服此問題，可將第四電晶體M4增加至箝位架構(如圖4中所展示)，此可促進在正常通電狀態中將頂部閘極節點226處之電壓調節為相同於REFN(=1.8V)(且非介於REFN與REFN+|Vthp|之間)。第四電晶體M4可稍經設定大小使得在ESD條件期間，一可忽略之電流量流動通過第四電晶體M4(例如，藉此充當高電阻路徑)以藉此減少或抑制ESD條件期間之任何負面影響。
本文所提供之討論係針對某些特定實施方案。應瞭解，本文所提供之討論經提供以使一般技術者能夠製造及使用在本文中由申請專利範圍之標的界定之任何標的。
可預期，申請專利範圍之標的不受限於本文所提供之實施方案 及說明圖，而是包含該等實施方案之修改形式(其包含實施方案之部分及根據申請專利範圍之不同實施方案之元件之組合)。應瞭解，在任何此類實施方案之發展中，如同任何工程或設計項目，應作出諸多特定實施決定以達成一發展者之特定目標，諸如符合系統相關及商業相關之約束，其可隨實施方案而變動。再者，應瞭解，此一發展努力會較複雜且耗時，但將成為受益於本發明之一般技術者從事設計、製作及製造之一例行工作。
已詳細參考各種實施方案，隨附圖式中繪示該等實施方案之實例。在[實施方式]中，闡述諸多特定細節來提供對本文所提供之揭示內容之一完全理解。然而，可在無此等特定細節之情況下實踐本文所提供之揭示內容。在一些其他例項中，未詳細描述熟知方法、程序、組件、電路及網路以不會不必要地使實施例之細節不清楚。
亦應瞭解，儘管術語「第一」、「第二」等等可在本文中用於描述各種元件，但此等元件不應受限於該等術語。該等術語僅用於區分元件。例如，可將一第一元件稱為一第二元件，且類似地，可將一第二元件稱為一第一元件。該第一元件及該第二元件係兩個各自元件，但其等不應被視為相同元件。
用於本文所提供之揭示內容之描述中之術語用於描述特定實施方案且不意欲限制本文所提供之揭示內容。如本文所提供之揭示內容之描述及隨附申請專利範圍中所使用，除非上下文另有明確指示，否則單數形式「一」及「該」意欲亦包含複數形式。如本文所使用，術語「及/或」涉及且涵蓋相關聯列項之一或多者之任何及所有可能組合。用於本說明書中之術語「包含」及/或「包括」特指存在所陳述之特徵、整體、步驟、操作、元件及/或組件，但不排除存在或增加一或多個其他特徵、整體、步驟、操作、元件、組件及/或其等之群組。
如本文所使用，術語「若」可經解譯以意謂「當...時」或「一旦...」或「回應於判定...」或「回應於偵測到...」，其取決於上下文。類似地，片語「若判定...」或「若偵測到[一所陳述之條件或事件]」可經解譯以意謂「一旦判定...」或「回應於判定...」或「一旦偵測到[該所陳述之條件或事件]」或「回應於偵測到[該所陳述之條件或事件]」，此取決於上下文。術語「向上」及「向下」、「上」及「下」、「向上地」及「向下地」、「上方」及「下方」、及指示一給定點或元件上方或下方之相關位置之其他類似術語可與本文所描述之各種技術之一些實施方案一起使用。
儘管上文係針對本文所描述之各種技術之實施方案，但可根據可由以下申請專利範圍判定之本文之揭示內容而設計其他及進一步實施方案。
儘管已用專針對結構特徵及/或方法動作之語言描述標的，但應瞭解，隨附申請專利範圍中所界定之標的無需受限於上文所描述之特定特徵或動作。確切而言，揭示上文所描述之特定特徵及動作作為實施申請專利範圍之實例性形式。

Claims (18)

  1. 一種積體電路，其包括：一阻容(RC)偵測級，其具有一電阻器及與一第二電容器串接之一第一電容器，該電阻器及該第一電容器經配置以界定提供一RC觸發信號之一觸發節點，該第一電容器及該第二電容器經配置以界定提供一參考信號之一參考節點；一第一靜電放電(ESD)箝位級，其具有一第一電晶體，該第一電晶體經組態以基於來自該觸發節點之該RC觸發信號而將一供應電壓提供至一第一箝位場效電晶體(FET)；一第二ESD箝位級，其具有一第二電晶體，該第二電晶體經組態以基於來自該參考節點之該參考信號而自該第一電晶體接收該供應電壓且將該供應電壓提供至一第二箝位FET；及一頂部閘極節點，其界定於該第一電晶體與該第二電晶體之間，其中該第一電晶體經組態以將該供應電壓經由該頂部閘極節點提供至該第一箝位FET，且其中該第二電晶體經組態以自該第一電晶體經由該頂部閘極節點接收該供應電壓。
  2. 如請求項1之積體電路，其中：該第一電晶體及該第二電晶體之各者包括一p型金屬氧化物半導體(PMOS)電晶體。
  3. 如請求項1之積體電路，其中：該第一箝位FET及該第二箝位FET之各者包括一n型金屬氧化物半導體(NMOS)FET。
  4. 一種積體電路，其包括：一阻容(RC)偵測級，其具有一電阻器及與一第二電容器串接之一第一電容器，該電阻器及該第一電容器經配置以界定提供一RC觸發信號之一觸發節點，該第一電容器及該第二電容器經配置以界定提供一參考信號之一參考節點；一第一靜電放電(ESD)箝位級，其具有一第一電晶體，該第一電晶體經組態以基於來自該觸發節點之該RC觸發信號而將一供應電壓提供至一第一箝位場效電晶體(FET)；及一第二ESD箝位級，其具有一第二電晶體，該第二電晶體經組態以基於來自該參考節點之該參考信號而自該第一電晶體接收該供應電壓且將該供應電壓提供至一第二箝位FET，其中：該第二ESD箝位級包括一第三電晶體，在非ESD條件下，該第三電晶體經組態以基於來自該參考節點之該參考信號而將一接地電壓提供至一底部閘極節點；且在ESD條件下，該第三電晶體保持處於一高阻抗狀態中。
  5. 如請求項4之積體電路，其進一步包括：一底部閘極節點，其界定於該第二電晶體與該第三電晶體之間，其中該第二電晶體經組態以將該供應電壓經由該底部閘極節點提供至該第二箝位FET。
  6. 如請求項4之積體電路，其中：該第三電晶體包括一n型金屬氧化物半導體(NMOS)電晶體。
  7. 如請求項4之積體電路，其進一步包括：一第四電晶體，其經組態以基於來自該觸發節點之該RC觸發信號而自該第一電晶體接收該供應電壓且將該供應電壓增加至該參考信號。
  8. 如請求項7之積體電路，其中：該第四電晶體包括一n型金屬氧化物半導體(NMOS)電晶體。
  9. 一種積體電路，其包括：一阻容(RC)偵測級，其具有一電阻器及與一第二電容器串接之一第一電容器，該電阻器及該第一電容器經配置以界定提供一RC觸發信號之一觸發節點，該第一電容器及該第二電容器經配置以界定提供一參考信號之一參考節點；一第一靜電放電(ESD)箝位級，其具有一第一電晶體，該第一電晶體經組態以基於來自該觸發節點之該RC觸發信號而將一供應電壓提供至一第一箝位場效電晶體(FET)；一第二ESD箝位級，其具有一第二電晶體，該第二電晶體經組態以基於來自該參考節點之該參考信號而自該第一電晶體接收該供應電壓且將該供應電壓提供至一第二箝位FET；及一第三電容器，其插入於該第二箝位FET之一閘極與該第一箝位FET之一閘極之間，其中該第三電容器經組態以藉由電容耦合以及來自該第一ESD箝位級中之一第二電晶體之一信號而自一頂部閘極節點處之該第一箝位FET接收至一底部閘極節點處之該第二箝位FET之該供應電壓。
  10. 如請求項9之積體電路，其中：該第三電容器包括經互連以充當一電容器之一p型金屬氧化物半導體(PMOS)電晶體。
  11. 一種積體電路，其包括：一阻容(RC)偵測級，其具有一電阻器及與一第二電容器串接之一第一電容器，該電阻器及該第一電容器經配置以界定提供一RC觸發信號之一觸發節點，該第一電容器及該第二電容器經配置以界定提供一參考信號之一參考節點；一第一靜電放電(ESD)箝位級，其具有一第一電晶體，該第一電晶體經組態以基於來自該觸發節點之該RC觸發信號而將一供應電壓提供至一第一箝位場效電晶體(FET)；及一第二ESD箝位級，其具有一第二電晶體，該第二電晶體經組態以基於來自該參考節點之該參考信號而自該第一電晶體接收該供應電壓且將該供應電壓提供至一第二箝位FET，其中：該供應電壓提供一第一電源供應電壓，該參考信號提供小於該第一電源供應電壓之一第二電源供應電壓，該第一ESD箝位級及該第二ESD箝位級之各者利用經組態以使用該第一電源供應電壓及該第二電源供應電壓來操作之電路組件，且該等組件之閘極至源極電壓或閘極至汲極電壓均不超過該第二電源供應電壓。
  12. 一種積體電路，其包括：一阻容(RC)偵測級，其具有一電阻器及與一第二電容器串接之一第一電容器，該電阻器及該第一電容器經配置以界定提供一RC觸發信號之一觸發節點，該第一電容器及該第二電容器經配置以界定提供一參考信號之一參考節點；一第一靜電放電(ESD)箝位級，其具有一第一電晶體，該第一電晶體經組態以基於來自該觸發節點之該RC觸發信號而將一供應電壓提供至一第一箝位場效電晶體(FET)；及一第二ESD箝位級，其具有一第二電晶體，該第二電晶體經組態以基於來自該參考節點之該參考信號而自該第一電晶體接收該供應電壓且將該供應電壓提供至一第二箝位FET，其中：該供應電壓包括具有3.3V之一上限電壓之一高電壓(HV)電源供應，該參考信號包括具有1.8V之一上限電壓之一低電壓(LV)電源供應，且該第一ESD箝位級及該第二ESD箝位級之各者利用經組態以使用1.8V之一上限電壓來操作之LV電路組件。
  13. 一種積體電路，其包括：一阻容(RC)偵測級，其具有一電阻器及與一第二電容器串接之一第一電容器，該電阻器及該第一電容器經配置以界定提供一RC觸發信號之一觸發節點，該第一電容器及該第二電容器經配置以界定提供一參考信號之一參考節點；一第一靜電放電(ESD)箝位級，其具有一第一電晶體，該第一電晶體經組態以基於來自該觸發節點之該RC觸發信號而將一供應電壓提供至一第一箝位場效電晶體(FET)；及一第二ESD箝位級，其具有一第二電晶體，該第二電晶體經組態以基於來自該參考節點之該參考信號而自該第一電晶體接收該供應電壓且將該供應電壓提供至一第二箝位FET，其中：該供應電壓包括具有2.5V之一上限電壓之一中電壓(MV)電源供應，該參考信號包括具有1.8V之一上限電壓之一低電壓(LV)電源供應，且該第一ESD箝位級及該第二ESD箝位級之各者利用經組態以使用1.8V之一上限電壓來操作之LV電路組件。
  14. 一種靜電放電(ESD)保護電路，其包括：一偵測級，其經組態以基於一阻容(RC)觸發電壓而將一供應電壓提供至一頂部閘極節點且經組態以基於一參考電壓而將該供應電壓經由該頂部閘極節點提供至一底部閘極節點；一箝位級，其經組態以回應於自該頂部閘極節點接收該供應電壓而提供一第一ESD箝位且經組態以回應於自該底部閘極節點接收該供應電壓而提供一第二ESD箝位；一耦合電容器，其插入於該底部閘極節點與該頂部閘極節點之間，該耦合電容器經組態以自該頂部閘極節點接收至該底部閘極節點之該供應電壓；及一調節電晶體，其經組態以基於該RC觸發電壓而自該頂部閘極節點接收該供應電壓且將該供應電壓增加至該參考電壓。
  15. 一種靜電放電(ESD)保護電路，其包括：一偵測級，其經組態以基於一阻容(RC)觸發電壓而將一供應電壓提供至一頂部閘極節點且經組態以基於一參考電壓而將該供應電壓經由該頂部閘極節點提供至一底部閘極節點；一箝位級，其經組態以回應於自該頂部閘極節點接收該供應電壓而提供一第一ESD箝位且經組態以回應於自該底部閘極節點接收該供應電壓而提供一第二ESD箝位；及一耦合電容器，其插入於該底部閘極節點與該頂部閘極節點之間，該耦合電容器經組態以自該頂部閘極節點接收至該底部閘極節點之該供應電壓，其中：該偵測級包含一第一級，該第一級包含一電阻器、一第一電容器及一第二電容器，該電阻器及該第一電容器經配置以提供該RC觸發電壓，該第一電容器及該第二電容器經配置以提供該參考電壓，該偵測級包含一第二級，該第二級包括：一第一電晶體，其經組態以基於該RC觸發電壓而將該供應電壓提供至該頂部閘極節點；一第二電晶體，其經組態以基於該參考電壓而自該頂部閘極節點接收該供應電壓且將該供應電壓提供至該底部閘極節點；及一第三電晶體，其經組態以基於該參考電壓而自該底部閘極節點接收該供應電壓，且該箝位級包括一第一箝位電晶體作為該第一ESD箝位及一第二箝位電晶體作為該第二ESD箝位。
  16. 一種靜電放電(ESD)保護電路，其包括：一偵測級，其經組態以基於一阻容(RC)觸發電壓而將一供應電壓提供至一頂部閘極節點且經組態以基於一參考電壓而將該供應電壓經由該頂部閘極節點提供至一底部閘極節點；一箝位級，其經組態以回應於自該頂部閘極節點接收該供應電壓而提供一第一ESD箝位且經組態以回應於自該底部閘極節點接收該供應電壓而提供一第二ESD箝位；及一調節電晶體，其經組態以基於該RC觸發電壓而自該頂部閘極節點接收該供應電壓且將該供應電壓增加至該參考電壓。
  17. 如請求項16之ESD保護電路，其進一步包括：一第二電晶體，其經組態以基於該參考電壓而自該頂部閘極節點接收該供應電壓且將該供應電壓提供至該底部閘極節點；及一耦合電容器，其插入於該底部閘極節點與該頂部閘極節點之間，該耦合電容器經組態以與一主動第二電晶體路徑一起自該頂部閘極節點接收至該底部閘極節點之該供應電壓，該主動第二電晶體路徑基於該參考電壓而將供應電壓增加至底部閘極節點。
  18. 如請求項16之ESD保護電路，其中：該偵測級包含一第一級，該第一級包含一電阻器、一第一電容器及一第二電容器，該電阻器及該第一電容器經配置以提供該RC觸發電壓，該第一電容器及該第二電容器經配置以提供該參考電壓，該偵測級包含一第二級，該第二級具有：一第一電晶體，其經組態以基於該RC觸發電壓而將該供應電壓提供至該頂部閘極節點；一第二電晶體，其經組態以基於該參考電壓而自該頂部閘極節點接收該供應電壓且將該供應電壓提供至該底部閘極節點；及一第三電晶體，其經組態以基於該參考電壓而自該底部閘極節點接收該供應電壓，且該箝位級包括一第一箝位電晶體作為該第一ESD箝位及一第二箝位電晶體作為該第二ESD箝位。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11916376B2 (en) 2021-04-29 2024-02-27 Mediatek Inc. Overdrive electrostatic discharge clamp

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607613B (zh) * 2017-02-24 2017-12-01 瑞昱半導體股份有限公司 靜電放電防護電路
CN108631284B (zh) * 2017-03-21 2020-08-25 瑞昱半导体股份有限公司 静电放电防护电路
CN107863339B (zh) * 2017-10-25 2020-01-21 中国科学院微电子研究所 一种esd钳位电路及集成电路
US11916026B2 (en) 2018-08-16 2024-02-27 Qualcomm Incorporated High voltage supply clamp
US10784257B2 (en) * 2018-08-31 2020-09-22 Nxp B.V. Integrating silicon-BJT to a silicon-germanium-HBT manufacturing process
US11531363B2 (en) * 2020-01-06 2022-12-20 Arm Limited Voltage tracking circuitry for output pad voltage
US11056880B1 (en) * 2020-03-31 2021-07-06 Western Digital Technologies, Inc. Snapback electrostatic discharge protection for electronic circuits
KR20210143061A (ko) 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 출력 구동 회로
US11799482B2 (en) 2020-06-29 2023-10-24 SK Hynix Inc. Interface circuit and semiconductor output circuit device
KR20220001190A (ko) 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 출력 구동 회로
TWI726768B (zh) * 2020-07-14 2021-05-01 世界先進積體電路股份有限公司 保護電路
TWI749667B (zh) * 2020-07-27 2021-12-11 瑞昱半導體股份有限公司 積體電路及其訊號傳輸方法
CN114069580A (zh) * 2020-08-04 2022-02-18 世界先进积体电路股份有限公司 保护电路
US11967363B2 (en) * 2020-11-25 2024-04-23 Ap Memory Technology Corporation Display controller having a surge protection unit and display system thereof
US11527884B2 (en) 2021-03-08 2022-12-13 Vanguard International Semiconductor Corporation Protection circuit
US11799287B2 (en) * 2021-11-09 2023-10-24 Qualcomm Incorporated Area efficient level translating trigger circuit for electrostatic discharge events
CN114582282B (zh) * 2022-03-30 2023-07-25 武汉华星光电半导体显示技术有限公司 Esd保护电路及显示装置
TWI835496B (zh) * 2022-12-28 2024-03-11 瑞昱半導體股份有限公司 靜電放電保護電路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8724269B2 (en) * 2011-01-19 2014-05-13 Global Unichip Corporation ESD protection circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221551B2 (en) * 2004-06-11 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cascaded gate-driven ESD clamp

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8724269B2 (en) * 2011-01-19 2014-05-13 Global Unichip Corporation ESD protection circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11916376B2 (en) 2021-04-29 2024-02-27 Mediatek Inc. Overdrive electrostatic discharge clamp
TWI836388B (zh) * 2021-04-29 2024-03-21 聯發科技股份有限公司 靜電放電鉗位器

Also Published As

Publication number Publication date
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