CN107863339B - 一种esd钳位电路及集成电路 - Google Patents

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Abstract

本发明公开了一种ESD钳位电路及集成电路，该钳位电路包括：电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管；其中，第二N型晶体管的源极与第三N型晶体管的漏极连接，第二N型晶体管的漏极与电源之间连接有电容，第二N型晶体管的栅极与第二N型晶体管的漏极连接；第三N型晶体管的源极接地，第三N型晶体管的栅极与第三N型晶体管的漏极连接。本发明提供的电路，用以解决现有技术中用于静电保护的钳位电路存在的占用版图面积过大的技术问题。实现了减小版图面积的技术效果。

Description

一种ESD钳位电路及集成电路
技术领域
本发明涉及半导体领域，尤其涉及一种ESD钳位电路及集成电路。
背景技术
随着集成电路工艺的进步，金属氧化物半导体场效应晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电放电 (Electron Static Discharge,ESD)防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。
随着绝缘衬底上的硅(Silicon-On-Insulator，SOI)技术的快速进展，SOI 集成电路的ESD保护已成为一个主要的可靠性设计问题。如图1所示的钳位电路Power Clamp101被经常用在SOI集成电路VDD和VSS之间进行ESD保护，一般的检测电路RC触发的Power clamp，基于RC时间常数的控制电路被设计用来控制NMOS器件的导通，该NMOS器件的漏极(drain)连接到VDD，其源极(source)连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS器件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗通路，ESD放电电流即由该NMOS器件泄放掉。利用此ESD箝制电路，可以有效地防护VDD对VSS的ESD放电。
一般的RC触发的Power clamp，为了能有效的泄放ESD电流，RC时间常数需要设计为0.5us-1us,如此大的RC时间常数需要比较大的电容和电阻，一般电容为10pF,电阻为100K。故在集成电路版图设计时，电阻和电容需要比较大版图面积。同时，比较大的电容会有噪声误触发的问题。
也就是说，现有技术中用于静电保护的钳位电路存在占用版图面积过大的技术问题。
发明内容
本发明通过提供一种ESD钳位电路及集成电路，解决了现有技术中用于静电保护的钳位电路存在的占用版图面积过大的技术问题。
一方面，为解决上述技术问题，本发明的实施例提供了如下技术方案：
一种ESD钳位电路，包括：
电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一 N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N 型晶体管和第六N型晶体管；
其中，所述第一P型晶体管的源极接电源，所述第一P型晶体管的漏极与所述第二P型晶体管的栅极连接，所述第一P型晶体管的栅极接地；所述第二 P型晶体管的源极接电源，所述第二P型晶体管的漏极与所述第一N型晶体管的栅极连接；所述第三P型晶体管的源极接电源，所述第三P型晶体管的漏极与第六N型晶体管的漏极连接，所述第三P型晶体管的栅极与第六N型晶体管的栅极连接；所述第一N型晶体管的源极接地，所述第一N型晶体管的漏极接电源；所述第二N型晶体管的源极与所述第三N型晶体管的漏极连接，所述第二N型晶体管的漏极与电源之间连接有所述电容，所述第二N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第三N型晶体管的源极接地，所述第三N型晶体管的栅极与所述第三N型晶体管的漏极连接；所述第四N型晶体管是源极接地，所述第四N型晶体管的漏极与所述第一P型晶体管的漏极连接，所述第四N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第五N型晶体管的源极接地，所述第五N型晶体管的漏极与所述第二P型晶体管的漏极连接，所述第五N型晶体管的栅极与所述第二P型晶体管的栅极连接；所述第六N型晶体管的源极接地，所述第六N型晶体管的漏极与所述第三P型晶体管的漏极连接；所述电阻连接在地与所述第二P型晶体管的漏极之间。
可选的，所述第一P型晶体管的衬底与所述第一P型晶体管的源极连接；所述第二P型晶体管的衬底与所述第二P型晶体管的源极连接；所述第三P型晶体管的衬底与所述第三P型晶体管的源极连接；所述第一N型晶体管的衬底与所述第三P型晶体管的漏极连接；所述第二N型晶体管的衬底接地；所述第三N型晶体管的衬底接地；所述第四N型晶体管的衬底与所述第四N型晶体管的源极连接；所述第五N型晶体管的衬底与所述第五N型晶体管的源极连接；所述第六N型晶体管的衬底与所述第六N型晶体管的源极连接。
可选的，所述电容的电容值小于等于13fF。
可选的，所述第二N型晶体管的宽长比为5：2，所述第三N型晶体管的宽长比为5：2。
可选的，所述晶体管为金属氧化物半导体场效应晶体管。
另一方面，提供一种集成电路，包括：
功能电路和与所述功能电路连接的钳位电路；
所述钳位电路包括：电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管、第四 N型晶体管、第五N型晶体管和第六N型晶体管；
其中，所述第一P型晶体管的源极接电源，所述第一P型晶体管的漏极与所述第二P型晶体管的栅极连接，所述第一P型晶体管的栅极接地；所述第二 P型晶体管的源极接电源，所述第二P型晶体管的漏极与所述第一N型晶体管的栅极连接；所述第三P型晶体管的源极接电源，所述第三P型晶体管的漏极与第六N型晶体管的漏极连接，所述第三P型晶体管的栅极与第六N型晶体管的栅极连接；所述第一N型晶体管的源极接地，所述第一N型晶体管的漏极接电源；所述第二N型晶体管的源极与所述第三N型晶体管的漏极连接，所述第二N型晶体管的漏极与电源之间连接有所述电容，所述第二N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第三N型晶体管的源极接地，所述第三N型晶体管的栅极与所述第三N型晶体管的漏极连接；所述第四N型晶体管是源极接地，所述第四N型晶体管的漏极与所述第一P型晶体管的漏极连接，所述第四N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第五N型晶体管的源极接地，所述第五N型晶体管的漏极与所述第二P型晶体管的漏极连接，所述第五N型晶体管的栅极与所述第二P型晶体管的栅极连接；所述第六N型晶体管的源极接地，所述第六N型晶体管的漏极与所述第三P型晶体管的漏极连接；所述电阻连接在地与所述第二P型晶体管的漏极之间。
可选的，所述第一P型晶体管的衬底与所述第一P型晶体管的源极连接；所述第二P型晶体管的衬底与所述第二P型晶体管的源极连接；所述第三P型晶体管的衬底与所述第三P型晶体管的源极连接；所述第一N型晶体管的衬底与所述第三P型晶体管的漏极连接；所述第二N型晶体管的衬底接地；所述第三N型晶体管的衬底接地；所述第四N型晶体管的衬底与所述第四N型晶体管的源极连接；所述第五N型晶体管的衬底与所述第五N型晶体管的源极连接；所述第六N型晶体管的衬底与所述第六N型晶体管的源极连接。
可选的，所述电容的电容值小于等于13fF。
可选的，所述第二N型晶体管的宽长比为5：2，所述第三N型晶体管的宽长比为5：2。
可选的，所述晶体管为金属氧化物半导体场效应晶体管。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供的钳位电路及集成电路，采用两个工作在饱和区的 NMOS(第二N型晶体管和第三N型晶体管)增大NMOS的导通电阻，使得等效电阻大大增大，可以同时大大减小电容C。此电路中电容C仅需要13fF 以下,通过此技术可以大大减小所述钳位电路的版图面积。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中钳位电路的电路图；
图2为本申请实施例中钳位电路的电路图；
图3为本申请实施例中钳位电路在上电Power On脉冲下模拟图；
图4为本申请实施例钳位电路在人体放电模型HBM 2000V脉冲下模拟图；
图5为本申请实施例中集成电路的电路图。
具体实施方式
本申请实施例通过提供一种ESD钳位电路及集成电路，解决了现有技术中用于静电保护的钳位电路存在的占用版图面积过大的技术问题。实现了大大减小所述钳位电路的版图面积的技术效果。
为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：
本申请提供一种ESD钳位电路，包括：
电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一 N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N 型晶体管和第六N型晶体管；
其中，所述第一P型晶体管的源极接电源，所述第一P型晶体管的漏极与所述第二P型晶体管的栅极连接，所述第一P型晶体管的栅极接地；所述第二 P型晶体管的源极接电源，所述第二P型晶体管的漏极与所述第一N型晶体管的栅极连接；所述第三P型晶体管的源极接电源，所述第三P型晶体管的漏极与第六N型晶体管的漏极连接，所述第三P型晶体管的栅极与第六N型晶体管的栅极连接；所述第一N型晶体管的源极接地，所述第一N型晶体管的漏极接电源；所述第二N型晶体管的源极与所述第三N型晶体管的漏极连接，所述第二N型晶体管的漏极与电源之间连接有所述电容，所述第二N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第三N型晶体管的源极接地，所述第三N型晶体管的栅极与所述第三N型晶体管的漏极连接；所述第四N型晶体管是源极接地，所述第四N型晶体管的漏极与所述第一P型晶体管的漏极连接，所述第四N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第五N型晶体管的源极接地，所述第五N型晶体管的漏极与所述第二P型晶体管的漏极连接，所述第五N型晶体管的栅极与所述第二P型晶体管的栅极连接；所述第六N型晶体管的源极接地，所述第六N型晶体管的漏极与所述第三P型晶体管的漏极连接；所述电阻2连接在地与所述第二P型晶体管的漏极之间。
本申请实施例提供的钳位电路及集成电路，采用两个工作在饱和区的 NMOS(第二N型晶体管和第三N型晶体管)增大NMOS的导通电阻，使得等效电阻大大增大，可以同时大大减小电容C。此电路中电容C仅需要13fF 以下,两个工作在饱和区的NMOS宽长比仅为5/2,面积比较小。通过此技术可以大大减小所述钳位电路的版图面积。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
实施例一
在本实施例中，提供了一种ESD钳位电路，如图2所示包括：
电容1、电阻2、第一P型晶体管11、第二P型晶体管12、第三P型晶体管13、第一N型晶体管21、第二N型晶体管22、第三N型晶体管23、第四N型晶体管24、第五N型晶体管25和第六N型晶体管26；
其中，所述第一P型晶体管11的源极接电源VDD，所述第一P型晶体管 11的漏极与所述第二P型晶体管12的栅极连接，所述第一P型晶体管11的栅极接地GND；所述第二P型晶体管12的源极接电源，所述第二P型晶体管12 的漏极与所述第一N型晶体管21的栅极连接；所述第三P型晶体管13的源极接电源，所述第三P型晶体管13的漏极与第六N型晶体管26的漏极连接，所述第三P型晶体管13的栅极与第六N型晶体管26的栅极连接；所述第一N 型晶体管21的源极接地，所述第一N型晶体管21的漏极接电源；所述第二N 型晶体管22的源极与所述第三N型晶体管23的漏极连接，所述第二N型晶体管22的漏极与电源之间连接有所述电容1，所述第二N型晶体管22的栅极与所述第二N型晶体管22的漏极连接；所述第三N型晶体管23的源极接地，所述第三N型晶体管23的栅极与所述第三N型晶体管23的漏极连接；所述第四N型晶体管24是源极接地，所述第四N型晶体管24的漏极与所述第一P 型晶体管11的漏极连接，所述第四N型晶体管24的栅极与所述第二N型晶体管22的漏极连接；所述第五N型晶体管25的源极接地，所述第五N型晶体管25的漏极与所述第二P型晶体管12的漏极连接，所述第五N型晶体管 25的栅极与所述第二P型晶体管12的栅极连接；所述第六N型晶体管26的源极接地，所述第六N型晶体管26的漏极与所述第三P型晶体管13的漏极连接；所述电阻2连接在地与所述第二P型晶体管12的漏极之间。
在本申请实施例中，所述钳位电路Power clamp，对SOI集成电路进行ESD 保护。所述晶体管为金属氧化物半导体场效应晶体管，即MOS晶体管。
需要说明的是，在集成电路中往往是大参数的电容和电阻占据的版图面积最大，MOS晶体管往往占据的版图面积很小，故采用本申请提供的电路，虽然增加了MOS晶体管数量，但是却减少了电容的电容值和电阻的电阻值，能极大的减少版图面积，节约了成本。
具体来讲，采用两个工作在饱和区的NMOS(第二N型晶体管22和第三N型晶体管23)增大NMOS的导通电阻，使得等效电阻大大增大，可以同时大大减小电容1的电容值。所述电容1的电容值是小于等于13fF，相较现有技术中钳位电路电容的10pF电容值大大减少，能大大减少版图面积。
进一步，所述第二N型晶体管的宽长比为5：2，所述第三N型晶体管的宽长比为5：2。
进一步，所述电阻2的电阻值能减少到200欧以下，相较现有技术中钳位电路电容的100k欧电阻值大大减少，能进一步大大减少版图面积。
在本申请实施例中，如图2所示，所述第一P型晶体管11的衬底与所述第一P型晶体管11的源极连接；所述第二P型晶体管12的衬底与所述第二P 型晶体管12的源极连接；所述第三P型晶体管13的衬底与所述第三P型晶体管13的源极连接；所述第一N型晶体管21的衬底与所述第三P型晶体管13 的漏极连接；所述第二N型晶体管22的衬底接地；所述第三N型晶体管23 的衬底接地；所述第四N型晶体管24的衬底与所述第四N型晶体管24的源极连接；所述第五N型晶体管25的衬底与所述第五N型晶体管25的源极连接；所述第六N型晶体管26的衬底与所述第六N型晶体管26的源极连接。
下面对本实施例的所述钳位电路的性能进行验证：
如图3所示，为所述钳位电路在上电Power On脉冲下的仿真结果，可见，在0.1msrise time的Power On脉冲下，BigFET的栅电压gate voltage只有 175mv的脉冲电压，远远小于BigFET的开启电压，该Power clamp不会产生漏电，即该钳位电路在Power on脉冲下，不会误开启，没有漏电。
如图4所示，为所述钳位电路在HBM2000V脉冲下的仿真结果，可见，在HBM脉冲下，BigFET的栅电压大于BigFET的开启电压，保证BigFET开启泄放ESD电流，即该钳位电路在ESD HBM脉冲下，能够起到泄放电路的目的。
综上，本实施例提供的钳位电路没有减弱ESD保护能力，且在保持ESD 保护能力的前提下减小了所述钳位电路中电容1的电容值，从而大大减小版图面积。
基于同一发明构思，本申请还提供了一种包括实施例一中钳位电路的集成电路，详见实施例二。
实施例二
本实施例提供一种集成电路，如图5所示，包括：
功能电路501和与所述功能电路501连接的钳位电路502；
所述钳位电路502包括：电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管；
其中，所述第一P型晶体管的源极接电源，所述第一P型晶体管的漏极与所述第二P型晶体管的栅极连接，所述第一P型晶体管的栅极接地；所述第二 P型晶体管的源极接电源，所述第二P型晶体管的漏极与所述第一N型晶体管的栅极连接；所述第三P型晶体管的源极接电源，所述第三P型晶体管的漏极与第六N型晶体管的漏极连接，所述第三P型晶体管的栅极与第六N型晶体管的栅极连接；所述第一N型晶体管的源极接地，所述第一N型晶体管的漏极接电源；所述第二N型晶体管的源极与所述第三N型晶体管的漏极连接，所述第二N型晶体管的漏极与电源之间连接有所述电容，所述第二N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第三N型晶体管的源极接地，所述第三N型晶体管的栅极与所述第三N型晶体管的漏极连接；所述第四N型晶体管是源极接地，所述第四N型晶体管的漏极与所述第一P型晶体管的漏极连接，所述第四N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第五N型晶体管的源极接地，所述第五N型晶体管的漏极与所述第二P型晶体管的漏极连接，所述第五N型晶体管的栅极与所述第二P型晶体管的栅极连接；所述第六N型晶体管的源极接地，所述第六N型晶体管的漏极与所述第三P型晶体管的漏极连接；所述电阻连接在地与所述第二P型晶体管的漏极之间。
在本申请实施例中，所述第一P型晶体管的衬底与所述第一P型晶体管的源极连接；所述第二P型晶体管的衬底与所述第二P型晶体管的源极连接；所述第三P型晶体管的衬底与所述第三P型晶体管的源极连接；所述第一N型晶体管的衬底与所述第三P型晶体管的漏极连接；所述第二N型晶体管的衬底接地；所述第三N型晶体管的衬底接地；所述第四N型晶体管的衬底与所述第四N型晶体管的源极连接；所述第五N型晶体管的衬底与所述第五N型晶体管的源极连接；所述第六N型晶体管的衬底与所述第六N型晶体管的源极连接。
在本申请实施例中，所述电容的电容值小于等于13fF。
在本申请实施例中，所述第二N型晶体管的宽长比为5：2，所述第三N 型晶体管的宽长比为5：2。
在本申请实施例中，所述晶体管为金属氧化物半导体场效应晶体管。
由于本实施例所介绍的集成电路中的钳位电路已在实施例一中进行详细介绍，故而在此不再累述。只要包括本实施例一提供的钳位电路的集成电路，都属于本申请所欲保护的范围。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的钳位电路及集成电路，采用两个工作在饱和区的 NMOS(第二N型晶体管和第三N型晶体管)增大NMOS的导通电阻，使得等效电阻大大增大，可以同时大大减小电容C。此电路中电容C仅需要13fF 以下,两个工作在饱和区的NMOS宽长比仅为5/2,面积比较小。通过此技术可以大大减小所述钳位电路的版图面积。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种ESD钳位电路，其特征在于，包括：
电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管；
其中，所述第一P型晶体管的源极接电源，所述第一P型晶体管的漏极与所述第二P型晶体管的栅极连接，所述第一P型晶体管的栅极接地；所述第二P型晶体管的源极接电源，所述第二P型晶体管的漏极与所述第一N型晶体管的栅极连接；所述第三P型晶体管的源极接电源，所述第三P型晶体管的漏极与第六N型晶体管的漏极连接，所述第三P型晶体管的栅极与第六N型晶体管的栅极连接；所述第一N型晶体管的源极接地，所述第一N型晶体管的漏极接电源；所述第二N型晶体管的源极与所述第三N型晶体管的漏极连接，所述第二N型晶体管的漏极与电源之间连接有所述电容，所述第二N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第三N型晶体管的源极接地，所述第三N型晶体管的栅极与所述第三N型晶体管的漏极连接；所述第四N型晶体管是源极接地，所述第四N型晶体管的漏极与所述第一P型晶体管的漏极连接，所述第四N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第五N型晶体管的源极接地，所述第五N型晶体管的漏极与所述第二P型晶体管的漏极连接，所述第五N型晶体管的栅极与所述第二P型晶体管的栅极连接；所述第六N型晶体管的源极接地，所述第六N型晶体管的漏极与所述第三P型晶体管的漏极连接；所述电阻连接在地与所述第二P型晶体管的漏极之间。
2.如权利要求1所述的电路，其特征在于：
所述第一P型晶体管的衬底与所述第一P型晶体管的源极连接；所述第二P型晶体管的衬底与所述第二P型晶体管的源极连接；所述第三P型晶体管的衬底与所述第三P型晶体管的源极连接；所述第一N型晶体管的衬底与所述第三P型晶体管的漏极连接；所述第二N型晶体管的衬底接地；所述第三N型晶体管的衬底接地；所述第四N型晶体管的衬底与所述第四N型晶体管的源极连接；所述第五N型晶体管的衬底与所述第五N型晶体管的源极连接；所述第六N型晶体管的衬底与所述第六N型晶体管的源极连接。
3.如权利要求1所述的电路，其特征在于，所述电容的电容值小于等于13fF。
4.如权利要求1所述的电路，其特征在于，所述第二N型晶体管的宽长比为5：2，所述第三N型晶体管的宽长比为5：2。
5.如权利要求1-4任一所述的电路，其特征在于，所述晶体管为金属氧化物半导体场效应晶体管。
6.一种集成电路，其特征在于，包括：
功能电路和与所述功能电路连接的钳位电路；
所述钳位电路包括：电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管；
其中，所述第一P型晶体管的源极接电源，所述第一P型晶体管的漏极与所述第二P型晶体管的栅极连接，所述第一P型晶体管的栅极接地；所述第二P型晶体管的源极接电源，所述第二P型晶体管的漏极与所述第一N型晶体管的栅极连接；所述第三P型晶体管的源极接电源，所述第三P型晶体管的漏极与第六N型晶体管的漏极连接，所述第三P型晶体管的栅极与第六N型晶体管的栅极连接；所述第一N型晶体管的源极接地，所述第一N型晶体管的漏极接电源；所述第二N型晶体管的源极与所述第三N型晶体管的漏极连接，所述第二N型晶体管的漏极与电源之间连接有所述电容，所述第二N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第三N型晶体管的源极接地，所述第三N型晶体管的栅极与所述第三N型晶体管的漏极连接；所述第四N型晶体管是源极接地，所述第四N型晶体管的漏极与所述第一P型晶体管的漏极连接，所述第四N型晶体管的栅极与所述第二N型晶体管的漏极连接；所述第五N型晶体管的源极接地，所述第五N型晶体管的漏极与所述第二P型晶体管的漏极连接，所述第五N型晶体管的栅极与所述第二P型晶体管的栅极连接；所述第六N型晶体管的源极接地，所述第六N型晶体管的漏极与所述第三P型晶体管的漏极连接；所述电阻连接在地与所述第二P型晶体管的漏极之间。
7.如权利要求6所述的电路，其特征在于：
所述第一P型晶体管的衬底与所述第一P型晶体管的源极连接；所述第二P型晶体管的衬底与所述第二P型晶体管的源极连接；所述第三P型晶体管的衬底与所述第三P型晶体管的源极连接；所述第一N型晶体管的衬底与所述第三P型晶体管的漏极连接；所述第二N型晶体管的衬底接地；所述第三N型晶体管的衬底接地；所述第四N型晶体管的衬底与所述第四N型晶体管的源极连接；所述第五N型晶体管的衬底与所述第五N型晶体管的源极连接；所述第六N型晶体管的衬底与所述第六N型晶体管的源极连接。
8.如权利要求6所述的电路，其特征在于，所述电容的电容值小于等于13fF。
9.如权利要求6所述的电路，其特征在于，所述第二N型晶体管的宽长比为5：2，所述第三N型晶体管的宽长比为5：2。
10.如权利要求6-9任一所述的电路，其特征在于，所述晶体管为金属氧化物半导体场效应晶体管。
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