JP2017152462A - 静電気保護回路、半導体集積回路装置、及び、電子機器 - Google Patents

静電気保護回路、半導体集積回路装置、及び、電子機器 Download PDF

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Abstract

【課題】ホールド電圧を高く設定することが可能な静電気保護回路において、直列に接続された複数の回路ブロックに抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐ。
【解決手段】この静電気保護回路は、第１のノードと第２のノードとの間に直列に接続された複数の回路ブロックを備え、複数の回路ブロックの内の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたアノード、及び、当該回路ブロックの他端に接続されたカソードを有するサイリスターを含み、通常動作時において第１のノードの電位が第２のノードの電位よりも高いときに、複数の回路ブロックの内の他の回路ブロックの両端間の電圧が、サイリスターのアノードとカソードとの間の電圧よりも小さい。
【選択図】図３

Description

本発明は、半導体集積回路装置の内部回路をＥＳＤ（Electro-Static Discharge：静電気の放電）から保護する静電気保護回路に関する。さらに、本発明は、そのような静電気保護回路を内蔵した半導体集積回路装置、及び、そのような半導体集積回路装置を用いた電子機器等に関する。
半導体集積回路装置において、人体や搬送機器等に帯電した静電気が内部回路に印加されることによる内部回路の破壊を防止するために、静電気保護回路を設けることが行われている。例えば、静電気保護回路は、高電位側の電源電位が供給される第１の端子と低電位側の電源電位が供給される第２の端子との間に接続される。
静電気の放電等によって第１の端子に正の電荷が印加されると、正の電荷が静電気保護回路を介して第２の端子に放出されるので、内部回路に過大な電圧が印加されることがなく、内部回路の破壊を防止することができる。一方、通常動作時において誤動作しないためには、静電気保護回路のトリガー電圧及びホールド電圧を電源電圧よりも高く設定することが望ましい。
関連する技術として、特許文献１の図１及び図２には、第１電源端子と第２電源端子との間に縦積み接続された第１クランプ回路及び第２クランプ回路を備えるＥＳＤ保護回路が開示されている。第１クランプ回路は、第１高電位側ノードにドレインが接続され、第１低電位側ノードにソース及びゲートが接続された第１保護トランジスターを有する。
第２クランプ回路は、第２高電位側ノードに一端が接続された抵抗素子と、第２低電位側ノードと抵抗素子の他端との間に設けられた容量素子と、抵抗素子と容量素子との接続点の電位に応じた論理値の制御信号を出力するインバーターと、第２高電位側ノードにドレインが接続され、第２低電位側ノードにソースが接続され、ゲート及びバックゲートに制御信号が供給される第２保護トランジスターとを有する。
ここで、第２クランプ回路の応答時間を決定する抵抗素子及び容量素子等は、ＲＣタイマーとも呼ばれている。ＲＣタイマーを有する２つのクランプ回路を縦積みにすることによってもホールド電圧を高く設定することができるが、ＲＣタイマーの働きによってトリガー電圧が電源電圧よりも低くなり、通常動作時に放電電流が流れてしまうおそれがある。特許文献１の図１及び図２に示されているＥＳＤ保護回路によれば、第１電源端子と第２電源端子との間に２つのクランプ回路を縦積みにしてホールド電圧を高く設定すると共に、通常動作時における放電電流の増大を抑制することが可能になる。
ただし、電源投入直後において、第１保護トランジスターのソース・ドレイン間電圧と第２保護トランジスターのソース・ドレイン間電圧とが異なる値を示す場合には、精度良く被保護回路の破壊を防止することができないおそれがある。さらに、第２保護トランジスターのソース・ドレイン間に、第１保護トランジスターのソース・ドレイン間に加わる電圧よりも高い電圧が加わるので、長時間の通常動作により、第２保護トランジスターが破壊又は劣化し易くなる。
そこで、特許文献１の図９に示されているように、第１クランプ回路及び第２クランプ回路に、同一の抵抗値を有する第１抵抗素子及び第２抵抗素子をそれぞれ並列に接続することも提案されている。第１抵抗素子に流れる電流は第１クランプ回路に流れるリーク電流よりも十分に大きく、第２抵抗素子に流れる電流は第２クランプ回路に流れるリーク電流よりも十分に大きい。それにより、第１保護トランジスターのソース・ドレイン間電圧と第２保護トランジスターのソース・ドレイン間電圧とが均等になり、被保護回路の破壊を精度良く防止することができると共に、第２保護トランジスターの破壊又は劣化を防ぐことができる。
特開２０１４−１２０５４７号公報（段落０００５−０００６、００８２−００８６、図１、図２、図９）
特許文献１の図９に示されているように、ＥＳＤ保護回路において、第１クランプ回路及び第２クランプ回路に第１抵抗素子及び第２抵抗素子をそれぞれ並列に接続する場合には、回路面積（チップサイズ）の増大を招いてしまう。また、電源端子間に印加される電圧が急峻に立ち上がると直ちに放電動作を開始する構成とした場合には、ＥＳＤイミュニティ試験によって発生したサージ電流の全てが、半導体集積回路装置に内蔵された静電気保護回路に流れ込む可能性がある。
そこで、上記の点に鑑み、本発明の第１の目的は、ホールド電圧を高く設定することが可能な静電気保護回路において、直列に接続された複数の回路ブロックに抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことである。
また、本発明の第２の目的は、半導体集積回路装置の内部回路をＥＳＤから有効に保護しつつ、ＥＳＤイミュニティ試験によって発生したサージ電流の全てが静電気保護回路に流れ込むことを防止することである。さらに、本発明の第３の目的は、そのような静電気保護回路を内蔵した半導体集積回路装置、及び、そのような半導体集積回路装置を用いた電子機器等を提供することである。
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１のノードと第２のノードとの間に直列に接続された複数の回路ブロックを備え、複数の回路ブロックの内の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたアノード、及び、当該回路ブロックの他端に接続されたカソードを有するサイリスターを含み、通常動作時において第１のノードの電位が第２のノードの電位よりも高いときに、複数の回路ブロックの内の他の回路ブロックの両端間の電圧が、サイリスターのアノードとカソードとの間の電圧よりも小さい。
本発明の第１の観点によれば、複数の回路ブロックが直列に接続されるので、ホールド電圧を高く設定することが可能になる。また、少なくとも１つの回路ブロックが、リーク電流が小さいサイリスターを含み、通常動作時において他の回路ブロックの両端間の電圧がサイリスターのアノードとカソードとの間の電圧よりも小さくなるように、他の回路ブロックにおいて印加電圧に対する電流が比較的大きいデバイス又は接続が用いられるので、通常動作時において複数の回路ブロックに印加される電圧の比率が、回路ブロックに流れる電流によって決定される。
それにより、複数の回路ブロックに抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。その結果、特許文献１の図９に示されている従来技術と比較して、分圧のための抵抗素子が不要になるので、回路面積（チップサイズ）を小さくすることができる。また、サイリスターのリーク電流が小さいことから、通常動作時において他の回路ブロックに過電圧がかかり難く、他の回路ブロックを構成するデバイスの選択肢を広げることができる。
ここで、複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたコレクター、及び、当該回路ブロックの他端に接続されたエミッターを有するバイポーラトランジスターと、バイポーラトランジスターのベースとエミッターとの間に接続された抵抗素子と、バイポーラトランジスターのコレクターとベースとの間に接続され、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が降伏電圧に達すると、抵抗素子又はバイポーラトランジスターのベースに電流を流すツェナーダイオードとを含むようにしても良い。
このように、ツェナーダイオード及び抵抗素子によってバイポーラトランジスターのベースに流れる電流を制御する構成とすることにより、当該回路ブロックにおけるトリガー電圧とホールド電圧との関係を調整することができる。
あるいは、複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたドレイン、及び、当該回路ブロックの他端に接続されたソースを有し、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が所定の電圧に達すると放電電流を流すＭＯＳトランジスターを含むようにしても良い。
例えば、ゲートがソースに接続されてブレークダウン電圧が低いＭＯＳトランジスターを用いる場合には、当該回路ブロックのトリガー電圧及びホールド電圧が相対的に低い特性となる。従って、そのようなＭＯＳトランジスターを用いることにより、電源電圧の仕様に合わせて静電気保護回路のホールド電圧を木目細かく設定することができる。
あるいは、複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたコレクター、及び、当該回路ブロックの他端に接続されたエミッターを有し、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が所定の電圧に達すると放電電流を流すバイポーラトランジスターを含むようにしても良い。
例えば、ベースが抵抗素子を介してエミッターに接続されてブレークダウン電圧が低いバイポーラトランジスターを用いる場合には、当該回路ブロックのトリガー電圧及びホールド電圧が相対的に低い特性となる。従って、そのようなバイポーラトランジスターを用いることにより、電源電圧の仕様に合わせて静電気保護回路のホールド電圧を木目細かく設定することができる。
その場合に、ＭＯＳトランジスターのドレイン又はソース、又は、バイポーラトランジスターのコレクターにおいて、コンタクトが接触する部分を含む所定の領域がシリサイド化され、その他の領域がシリサイド化されていないことが望ましい。それにより、静電気保護回路の破壊電流を大きくすることができ、静電気耐量が向上する。
以上において、静電気保護回路が、サイリスターのＰゲートに接続された一端、又は、サイリスターのＮゲートに接続された他端を有し、第１のノードの電位が第２のノードの電位よりも高くなって両端間の電圧が降伏電圧に達すると、サイリスターを含む回路ブロックに電流を流すダイオード又はトランジスターをさらに備えるようにしても良い。そのように接続されたダイオード又はトランジスターによって、静電気保護回路のトリガー電圧を設定することができる。
あるいは、静電気保護回路が、（ｉ）ダイオード又はトランジスターを含み、第１のノードと第２のノードとの間に印加される過電圧を検出して検出信号を生成する過電圧検出回路と、（ii）過電圧検出回路によって生成される検出信号を少なくとも遅延させてサイリスターのゲートに供給する遅延回路とをさらに備えるようにしても良い。それにより、半導体集積回路装置の内部回路をＥＳＤから有効に保護しつつ、ＥＳＤイミュニティ試験によって発生したサージ電流の全てが静電気保護回路に流れ込むことを防止することができる。その結果、静電気保護回路の小型化が可能になる。
本発明の第２の観点に係る半導体集積回路装置は、上記いずれかの静電気保護回路を備える。本発明の第２の観点によれば、ホールド電圧を高く設定できると共に小型化が可能な静電気保護回路を内蔵して、チップサイズの増大が抑制された高耐圧の半導体集積回路装置を提供することができる。
本発明の第３の観点に係る電子機器は、上記の半導体集積回路装置を備える。本発明の第３の観点によれば、チップサイズの増大が抑制された高耐圧の半導体集積回路装置を用いて、低コストで信頼性の高い電子機器を提供することができる。
ここで、電子機器が、半導体集積回路装置と共に回路基板に実装され、第１の端子に接続されたカソードと、第２の端子に接続されたアノードとを有するツェナーダイオードをさらに備えるようにしても良い。回路基板にツェナーダイオードを設けることにより、ＥＳＤイミュニティ試験によって発生するサージ電流はツェナーダイオードに流れる。従って、半導体集積回路装置に内蔵された静電気保護回路に流れる電流が減少するので、静電気保護回路のさらなる小型化が可能になる。
本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。 本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。 本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。 図３に示すサイリスターのレイアウト例を示す図。 図３に示すサイリスター及びダイオードを用いた静電気保護回路を示す回路図。 図５に示す静電気保護回路のＩ−Ｖ特性の例を示す図。 図３に示す静電気保護回路のＩ−Ｖ特性の例を示す図。 図３に示す静電気保護回路の通常動作における等価回路を示す回路図。 図８に示す等価回路のＩ−Ｖ特性の例を示す図。 本発明の第２の実施形態において用いられる回路ブロックを示す回路図。 ＮチャネルＭＯＳトランジスターの第１のレイアウト例を示す図。 ＮチャネルＭＯＳトランジスターの第２のレイアウト例を示す図。 ＮＰＮバイポーラトランジスターのレイアウト例を示す図。 本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図。 第３の実施形態の変形例において用いられる回路ブロックを示す図。 ＮチャネルＭＯＳトランジスターの第１のレイアウト例を示す図。 ＮチャネルＭＯＳトランジスターの第２のレイアウト例を示す図。 本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図。 第４の実施形態の変形例において用いられる回路ブロックを示す回路図。 本発明の第５の実施形態において用いられる回路ブロックを示す回路図。 図２０に示すサイリスターのレイアウト例を示す図。 本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第７の実施形態に係る静電気保護回路の構成例を示す回路図。 図２３に示すサイリスターの第１のレイアウト例を示す図。 図２３に示すサイリスターの第２のレイアウト例を示す平面図。 図２３に示すサイリスターの第３のレイアウト例を示す平面図。 本発明の第８の実施形態に係る静電気保護回路の構成例を示す回路図。 図２７に示すサイリスターのレイアウト例を示す図。 本発明の第９の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第１０の実施形態に係る静電気保護回路の構成例を示す回路図。 ＥＳＤイミュニティ試験の規格における放電電流波形を示す図。 ＥＳＤイミュニティ試験のレベルを説明するための図。 本発明の第１１の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第１の実施形態に係る電子機器の構成例を示す回路図。 本発明の第２の実施形態に係る電子機器の構成例を示すブロック図。
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１及び図２は、本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子Ｐ１及びＰ２と、信号端子Ｐ３と、ダイオード１及び２と、電源配線３及び４と、本発明のいずれかの実施形態に係る静電気保護回路１０と、内部回路２０とを含んでいる。電源配線３及び４の各々は、抵抗成分を有している。また、内部回路２０は、ＰチャネルＭＯＳトランジスターＱＰ２０と、ＮチャネルＭＯＳトランジスターＱＮ２０とを含んでいる。
図１及び図２においては、信号端子Ｐ３が内部回路２０の出力側（トランジスターＱＰ２０及びＱＮ２０のドレイン）に接続されているが、信号端子Ｐ３は、内部回路２０の入力側（トランジスターＱＰ２０及びＱＮ２０のゲート）に接続されても良い。いずれにしても、静電気保護回路１０の動作仕様は、内部回路２０のトランジスターのゲート破壊電圧によって主に決定される。
例えば、静電気保護回路１０は、高電位側の電源電位ＶＤＤが供給される電源端子Ｐ１と低電位側の電源電位ＶＳＳが供給される電源端子Ｐ２との間に接続されても良い。また、静電気保護回路１０は、電源端子Ｐ１と信号端子Ｐ３との間に接続されても良いし、信号端子Ｐ３と電源端子Ｐ２との間に接続されても良い。以下の実施形態においては、一例として、図１及び図２に示すように、静電気保護回路１０が、電源端子Ｐ１にノードＮ１を介して接続されると共に、電源端子Ｐ２にノードＮ２を介して接続される場合について説明する。
静電気の放電等によって電源端子Ｐ２に正の電荷が印加されると、正の電荷がダイオード２を介して信号端子Ｐ３に放出され、又は、ダイオード２及び１を介して電源端子Ｐ１に放出されるので、内部回路２０に過大な電圧が印加されることがなく、内部回路２０の破壊を防止することができる。従って、問題となるのは、ダイオード１及び２の内の少なくとも一方に逆電圧が印加される場合である。
図１には、静電気の放電等によって信号端子Ｐ３に正の電荷が印加される一方、電源端子Ｐ２が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、ダイオード１、電源配線３、静電気保護回路１０、及び、電源配線４の経路で流れる。
放電動作において、逆電圧が印加されるダイオード２と並列に接続されたトランジスターＱＮ２０のドレイン・ソース間電圧が、トランジスターＱＮ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（１）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ ・・・（１）
ここで、ＶＦはダイオード１の順方向電圧であり、ＶＷは電源配線３の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
また、図２には、静電気の放電等によって信号端子Ｐ３に負の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、電源配線３、静電気保護回路１０、電源配線４、及び、ダイオード２の経路で流れる。
放電動作において、逆電圧が印加されるダイオード１と並列に接続されたトランジスターＱＰ２０のソース・ドレイン間電圧が、トランジスターＱＰ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（２）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ ・・・（２）
ここで、ＶＦはダイオード２の順方向電圧であり、ＶＷは電源配線４の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
式（１）及び式（２）から分かるように、図１に示す場合と図２に示す場合とにおいて、内部回路２０を保護するための条件は、同じ式で表すことができる。即ち、放電経路上のデバイスに発生する電圧の総和が、内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧよりも小さいことが、内部回路２０を保護するための条件となる。そのような静電気保護回路１０を設けることにより、各種の半導体集積回路装置において、静電気の放電等による内部回路２０の破壊を防止することができる。
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図である。図３に示すように、第１の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された複数の回路ブロック（例えば、放電回路又はクランプ回路）を含んでいる。複数の回路ブロックを直列に接続することにより、ホールド電圧を高く設定することが可能になる。
複数の回路ブロックの内の少なくとも１つの回路ブロックは、サイリスターを含んでいる。また、通常動作時においてノードＮ１の電位がノードＮ２の電位よりも高いときに、複数の回路ブロックの内でサイリスターを含まない他の回路ブロックの両端間の電圧が、サイリスターのアノードとカソードとの間の電圧よりも小さくなっている。
図３には、一例として、ノードＮ１とノードＮ２との間に直列に接続された３つの回路ブロック１１〜１３が示されている。ここで、回路ブロック１３が、サイリスターを含んでおり、回路ブロック１１及び回路ブロック１２は、サイリスターを含まない他の回路ブロックに該当する。図３に示すのは一例であり、回路ブロックの数や接続順序は任意である。例えば、ノードＮ１側から、回路ブロック１１、回路ブロック１３、回路ブロック１２の順序で、それらの回路ブロックを接続しても良い。
回路ブロック１１は、ＮＰＮバイポーラトランジスターＱＣ１１と、抵抗素子Ｒ１１と、ツェナーダイオードＺＤ１１とを含んでいる。トランジスターＱＣ１１は、回路ブロック１１の一端（ノードＮ１）に接続されたコレクターと、回路ブロック１１の他端（ノードＮ３）に接続されたエミッターとを有している。
抵抗素子Ｒ１１は、トランジスターＱＣ１１のベースとエミッターとの間に接続されている。ツェナーダイオードＺＤ１１は、トランジスターＱＣ１１のコレクターとベースとの間に接続されており、トランジスターＱＣ１１のコレクターに接続されたカソードと、トランジスターＱＣ１１のベースに接続されたアノードとを有している。
ツェナーダイオードＺＤ１１は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１１の両端間の電圧が降伏電圧（回路ブロック１１のトリガー電圧）に達すると、抵抗素子Ｒ１１又はトランジスターＱＣ１１のベースに電流を流す。即ち、抵抗素子Ｒ１１に電流が流れると共に、トランジスターＱＣ１１のベース・エミッター間電圧が閾値電圧以上になると、トランジスターＱＣ１１のベースにも電流が流れる。トランジスターＱＣ１１のベースに電流が流れると、トランジスターＱＣ１１がオン状態となって、ノードＮ１からノードＮ３に電流を流すので、ノードＮ１とノードＮ３との間の電圧がクランプされる。本願においては、回路ブロック１１のような構成を、ツェナートリガー・バイポーラトランジスターという。
同様に、回路ブロック１２は、ＮＰＮバイポーラトランジスターＱＣ１２と、抵抗素子Ｒ１２と、ツェナーダイオードＺＤ１２とを含んでいる。トランジスターＱＣ１２は、回路ブロック１２の一端（ノードＮ３）に接続されたコレクターと、回路ブロック１２の他端（ノードＮ４）に接続されたエミッターとを有している。
抵抗素子Ｒ１２は、トランジスターＱＣ１２のベースとエミッターとの間に接続されている。ツェナーダイオードＺＤ１２は、トランジスターＱＣ１２のコレクターとベースとの間に接続されており、トランジスターＱＣ１２のコレクターに接続されたカソードと、トランジスターＱＣ１２のベースに接続されたアノードとを有している。
ツェナーダイオードＺＤ１２は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１２の両端間の電圧が降伏電圧（回路ブロック１２のトリガー電圧）に達すると、抵抗素子Ｒ１２又はトランジスターＱＣ１２のベースに電流を流す。即ち、抵抗素子Ｒ１２に電流が流れると共に、トランジスターＱＣ１２のベース・エミッター間電圧が閾値電圧以上になると、トランジスターＱＣ１２のベースにも電流が流れる。トランジスターＱＣ１２のベースに電流が流れると、トランジスターＱＣ１２がオン状態となって、ノードＮ３からノードＮ４に電流を流すので、ノードＮ３とノードＮ４との間の電圧がクランプされる。
このように、ツェナーダイオードＺＤ１１又はＺＤ１２、及び、抵抗素子Ｒ１１又はＲ１２によってバイポーラトランジスターＱＣ１１又はＱＣ１２のベースに流れる電流を制御する構成とすることにより、回路ブロック１１又は１２におけるトリガー電圧とホールド電圧との関係を調整することができる。
回路ブロック１３は、サイリスターＴＨ１３と、抵抗素子Ｒ１３ａ及びＲ１３ｂとを含んでいる。サイリスターＴＨ１３は、ＰＮＰバイポーラトランジスターＱＡ１３と、ＮＰＮバイポーラトランジスターＱＣ１３とで構成される。ここで、トランジスターＱＡ１３のエミッターがサイリスターＴＨ１３のアノードに相当し、トランジスターＱＣ１３のエミッターがサイリスターＴＨ１３のカソードに相当する。また、トランジスターＱＡ１３のベースがサイリスターＴＨ１３のＮゲートに相当し、トランジスターＱＣ１３のベースがサイリスターＴＨ１３のＰゲートに相当する。
トランジスターＱＡ１３のエミッターは、回路ブロック１３の一端（ノードＮ４）に接続されており、コレクターは、抵抗素子Ｒ１３ｂを介して回路ブロック１３の他端（ノードＮ２）に接続されており、ベースは、抵抗素子Ｒ１３ａを介して回路ブロック１３の一端（ノードＮ４）に接続されている。また、トランジスターＱＣ１３のコレクターは、トランジスターＱＡ１３のベースに接続されており、エミッターは、回路ブロック１３の他端（ノードＮ２）に接続されており、ベースは、トランジスターＱＡ１３のコレクターに接続されている。
さらに、ノードＮ１とトランジスターＱＣ１３のベース（サイリスターＴＨ１３のＰゲート）との間に、ダイオードＤ１３が接続されている。ダイオードＤ１３は、ノードＮ１に接続されたカソードと、トランジスターＱＣ１３のベースに接続されたアノードとを有している。ダイオードＤ１３は、ノードＮ１の電位がノードＮ２の電位よりも高くなってカソードとアノードとの間の電圧が降伏電圧に達すると、回路ブロック１３に電流を流す。即ち、抵抗素子Ｒ１３ｂに電流が流れると共に、トランジスターＱＣ１３のベース・エミッター間電圧が閾値電圧以上になると、トランジスターＱＣ１３のベースにも電流が流れる。そのように接続されたダイオードＤ１３によって、静電気保護回路のトリガー電圧を設定することができる。なお、ダイオードＤ１３として、ツェナーダイオードを用いても良い。
トランジスターＱＣ１３のベースに電流が流れると、トランジスターＱＣ１３がオン状態となって、ノードＮ４からノードＮ２に電流を流す。また、抵抗素子Ｒ１３ａの両端間に電位差が生じて、トランジスターＱＡ１３のエミッター・ベース間電圧が閾値電圧以上になると、トランジスターＱＡ１３がオン状態になる。以上の動作により、ノードＮ４とノードＮ２との間の電圧がクランプされる。
トランジスターＱＣ１１及びＱＣ１２は、ラテラルバイポーラトランジスターでも良く、Ｐ型半導体基板（例えば、シリコン基板）内に設けられたＰウェルに形成され、Ｐ型半導体基板及びノードＮ２に低電位側の電源電位ＶＳＳが供給されるものとする。その場合に、トランジスターＱＣ１１及びＱＣ１２のエミッターをノードＮ２から電気的に分離するためには、トリプルウェル構造が用いられる。トリプルウェル構造とは、例えば、Ｐ型半導体基板内にＮ型の埋め込み拡散層を形成し、さらにその上にＰウェルを形成して構成される３層構造のことである。
Ｐウェル内に、ＮＰＮバイポーラトランジスターのコレクターとなるＮ型の不純物拡散領域と、ＮＰＮバイポーラトランジスターのエミッターとなるＮ型の不純物拡散領域と、Ｐウェルに電位を与えるためのＰ型の不純物拡散領域とが形成される。また、ツェナーダイオードもＰウェル内に形成される。Ｐウェルの抵抗成分によって、ＮＰＮバイポーラトランジスターのベースとエミッターとの間に接続される抵抗素子が構成される。
図４は、図３に示すサイリスターのレイアウト例を示す図である。図４（Ａ）は、平面図であり、図４（Ｂ）は、図４（Ａ）に示すＢ−Ｂにおける断面図である。図４に示すように、Ｐ型半導体基板（例えば、シリコン基板）１００内に、Ｎウェル１１０及びＰウェル１２０が形成されている。
Ｎウェル１１０内には、Ｎ＋不純物拡散領域１３１及びＰ＋不純物拡散領域１３２が形成されている。Ｎウェル１１０及びＮ＋不純物拡散領域１３１は、トランジスターＱＡ１３のベース、即ち、図３に示すサイリスターＴＨ１３のＮゲートに該当すると共に、トランジスターＱＣ１３のコレクターに該当する。また、Ｐ＋不純物拡散領域１３２は、トランジスターＱＡ１３のエミッター、即ち、図３に示すサイリスターＴＨ１３のアノードに該当する。
Ｐウェル１２０内には、Ｎ＋不純物拡散領域１３３及びＰ＋不純物拡散領域１３４が形成されている。Ｐウェル１２０及びＰ＋不純物拡散領域１３４は、トランジスターＱＣ１３のベース、即ち、図３に示すサイリスターＴＨ１３のＰゲートに該当すると共に、トランジスターＱＡ１３のコレクターに該当する。Ｎ＋不純物拡散領域１３３は、トランジスターＱＣ１３のエミッター、即ち、図３に示すサイリスターＴＨ１３のカソードに該当する。
不純物拡散領域１３１〜１３４には、それぞれのコンタクト１４１〜１４４が電気的に接続されている。不純物拡散領域１３１〜１３４において、コンタクト１４１〜１４４が接触する部分を含む領域１３１ａ〜１３４ａがシリサイド化されていても良い。
図３に示すサイリスターＴＨ１３を構成するトランジスターＱＣ１３及びＱＡ１３のベース間のＰＮ接合部は、Ｐウェル１２０とＮウェル１１０であり、それらの不純物濃度は低い。従って、サイリスターＴＨ１３の耐圧は、半導体集積回路装置の内部回路２０（図１又は図２）において使用されているデバイス（被保護回路）の耐圧よりも十分高く、また、サイリスターＴＨ１３のリーク電流は、被保護回路のリーク電流よりも十分小さい。
図５は、図３に示すサイリスター及びダイオードを用いた静電気保護回路の構成例を示す回路図である。図５に示すように、ノードＮ１とノードＮ２との間に回路ブロック１３が接続されている。また、ダイオードＤ１３のカソードは、ノードＮ１に接続されている。従って、回路ブロック１３のトリガー電圧は、ダイオードＤ１３の降伏電圧で設定される。
図６は、図５に示す静電気保護回路のＩ−Ｖ特性の例を示す図である。図６において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１３の両端間の電圧がトリガー電圧に達すると、ダイオードＤ１３がオン状態となって、ノードＮ１からノードＮ２に電流を流す。それにより、ノードＮ１とノードＮ２との間の電圧がクランプされる。図６において、回路ブロック１３のトリガー電圧は、動作最大電圧以上に設定されている。
図７は、図３に示す静電気保護回路のＩ−Ｖ特性の例を示す図である。図７において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。図７に示すように、図３に示す静電気保護回路の両端間電圧は、回路ブロック１３の両端間電圧Ｖ１３に、回路ブロック１１の両端間電圧Ｖ１１及び回路ブロック１２の両端間電圧Ｖ１２を足し合わせたものとなる。図７において、静電気保護回路のトリガー電圧及びホールド電圧は、動作最大電圧以上に設定されている。静電気保護回路のトリガー電圧は、ダイオードＤ１３の降伏電圧によって設定されるので、回路面積の大きいＲＣタイマーを設ける必要はない。
また、回路ブロック１１及び１２のツェナーダイオードＺＤ１１及びＺＤ１２のＰＮ接合部においては、Ｐ型の不純物拡散領域及びＮ型の不純物拡散領域の両方の不純物濃度が高いので、サイリスターＴＨ１３よりもリーク電流が大きい。従って、回路ブロック１１及び１２のツェナートリガー・バイポーラトランジスターのリーク電流は、例えば、サイリスターＴＨ１３のリーク電流の５倍以上であり、さらに好ましくは、サイリスターＴＨ１３のリーク電流の１０倍以上である。
以下においては、一例として、回路ブロック１１〜１３に同じ電圧が印加された場合に、回路ブロック１１及び１２の各々のリーク電流が、回路ブロック１３のリーク電流よりも１０倍大きい場合について説明する。なお、説明を簡単にするために、リーク電流は電源電圧に対して線形であるものと仮定する。
図８は、図３に示す静電気保護回路の通常動作における等価回路を示す回路図である。図８において、抵抗Ｒ１は、直列接続された回路ブロック１１及び１２のツェナートリガー・バイポーラトランジスターを表しており、抵抗値Ｒを有する。また、抵抗Ｒ２は、回路ブロック１３のサイリスターＴＨ１３等を表しており、抵抗値１０Ｒを有する。
図９は、図８に示す等価回路のＩ−Ｖ特性の例を示す図である。図９において、横軸は、抵抗Ｒ２の両端に印加される電圧（Ｖ）を表しており、縦軸は、抵抗Ｒ１又はＲ２に流れるリーク電流（任意単位）を表している。また、実線は抵抗Ｒ２の特性を示しており、破線は抵抗Ｒ１の特性を示している。直列接続された抵抗Ｒ１及びＲ２に印加される電圧の合計は、一定値（動作最大電圧）である。
図９において、抵抗Ｒ１の両端間に１６Ｖの電圧が印加されたときに流れるリーク電流は１０であり、抵抗Ｒ２の両端間に１６Ｖの電圧が印加されたときに流れるリーク電流は１である。抵抗Ｒ１及びＲ２は直列に接続されているので、抵抗Ｒ１に流れる電流と抵抗Ｒ２に流れる電流とが等しいという条件から、○印で示されている点が動作点となる。
ここで、抵抗Ｒ１、即ち、直列接続された回路ブロック１１及び１２のツェナートリガー・バイポーラトランジスターに印加される電圧は、動作最大電圧の１０分の１以下の電圧となるので、各々のツェナートリガー・バイポーラトランジスターのコレクター・エミッター間に印加される電圧は、それぞれの動作最大電圧よりも十分低い電圧となる。従って、ツェナートリガー・バイポーラトランジスターに電圧リミッターを設けなくても、通常動作において、ツェナートリガー・バイポーラトランジスターに過電圧がかかることはなく、ツェナートリガー・バイポーラトランジスターは、特性の劣化や破壊には至らない。
また、ツェナートリガー・バイポーラトランジスターは、サイリスターＴＨ１３と比較してリーク電流が大きい。従って、通常動作時において回路ブロック１１〜１３に印加される電圧の比率が、回路ブロック１１〜１３に流れるリーク電流によって決定される。それにより、回路ブロック１１〜１３に抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。
第１の実施形態においては、回路ブロック１１及び１２においてツェナートリガー・バイポーラトランジスターを用いる場合について説明したが、ツェナートリガー・バイポーラトランジスター以外にも、様々なデバイスを用いることができる。また、回路ブロック１１及び１２において、異なるデバイスを用いても良い。
＜第２の実施形態＞
図１０は、本発明の第２の実施形態において用いられる回路ブロックの構成例を示す回路図である。第２の実施形態においては、図３に示す第１の実施形態に係る静電気保護回路において、回路ブロック１１又は１２の替りに、図１０（Ａ）〜図１０（Ｄ）に示す回路ブロック１４ａ〜１４ｄのいずれかが設けられている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
図１０（Ａ）に示すように、回路ブロック１４ａは、ゲートがソースに接続されたＮチャネルＭＯＳトランジスターＱＮ１４を含んでいる。トランジスターＱＮ１４は、回路ブロック１４ａの一端（ノードＮＡ）に接続されたドレインと、回路ブロック１４ａの他端（ノードＮＢ）に接続されたソース及びゲートとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１４ａの両端間の電圧がブレークダウン電圧に達すると放電電流を流す。トランジスターＱＮ１４のソース及びバックゲート（Ｐウェル）をノードＮ２から電気的に分離する場合に、トランジスターＱＮ１４を形成するためには、トリプルウェル構造が用いられる。
図１０（Ｂ）に示すように、回路ブロック１４ｂは、ゲートがソースに接続されたＰチャネルＭＯＳトランジスターＱＰ１４を含んでいる。トランジスターＱＰ１４は、回路ブロック１４ｂの一端（ノードＮＡ）に接続されたソース及びゲートと、回路ブロック１４ｂの他端（ノードＮＢ）に接続されたドレインとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１４ｂの両端間の電圧がブレークダウン電圧に達すると放電電流を流す。ＰチャネルＭＯＳトランジスターを用いる場合には、Ｐ型半導体基板内に設けられたＮウェルにＰチャネルＭＯＳトランジスターを形成すれば良いので、トリプルウェル構造を用いる必要はなく、ツインウェル構造を用いてＰチャネルＭＯＳトランジスターを形成することができる。
図１０（Ｃ）に示すように、回路ブロック１４ｃは、ＮＰＮバイポーラトランジスターＱＣ１４と、抵抗素子Ｒ１４とを含んでいる。トランジスターＱＣ１４は、回路ブロック１４ｃの一端（ノードＮＡ）に接続されたコレクターと、回路ブロック１４ｃの他端（ノードＮＢ）に接続されたエミッターとを有している。また、抵抗素子Ｒ１４は、トランジスターＱＣ１４のベースとエミッターとの間に接続されている。トランジスターＱＣ１４は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１４ｃの両端間の電圧がブレークダウン電圧に達すると放電電流を流す。
図１０（Ｄ）に示すように、回路ブロック１４ｄは、ＰＮＰバイポーラトランジスターＱＡ１４と、抵抗素子Ｒ１４とを含んでいる。トランジスターＱＡ１４は、回路ブロック１４ｄの一端（ノードＮＡ）に接続されたエミッターと、回路ブロック１４ｄの他端（ノードＮＢ）に接続されたコレクターとを有している。また、抵抗素子Ｒ１４は、トランジスターＱＡ１４のベースとエミッターとの間に接続されている。トランジスターＱＡ１４は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１４ｄの両端間の電圧がブレークダウン電圧に達すると放電電流を流す。
図１１は、図１０（Ａ）に示すＮチャネルＭＯＳトランジスターの第１のレイアウト例を示す図である。図１１（Ａ）は、平面図であり、図１１（Ｂ）は、図１１（Ａ）に示すＢ−Ｂにおける断面図である。
図１１に示すように、Ｐウェル３０内に、ＮチャネルＭＯＳトランジスターのドレインとなるＮ＋不純物拡散領域３２と、ソースとなるＮ＋不純物拡散領域３３及び３４と、Ｐウェル３０に電位を与えるためのＰ＋不純物拡散領域３５とが形成されている。また、Ｐウェル３０上には、ゲート絶縁膜（図示せず）を介して、ポリシリコン等のゲート電極３６及び３７が形成されている。図１１には、２つのゲート電極３６及び３７が示されているが、３つ以上のゲート電極を設けるようにしても良い。
不純物拡散領域３２〜３５には、それぞれのコンタクト４２〜４５が電気的に接続されている。ＮチャネルＭＯＳトランジスターのドレイン及びソースとなるＮ＋不純物拡散領域３２〜３４において、コンタクト４２〜４４が接触する部分を含む所定の領域３２ａ〜３４ａがシリサイド化され、その他の領域３８がシリサイド化されていない。また、Ｐ＋不純物拡散領域３５において、コンタクト４５が接触する部分を含む領域３５ａがシリサイド化されている。
トランジスター等の放電素子の不純物拡散領域上にシリサイド層が存在する場合には、非常に低い印加電圧でその放電素子が破壊されることが分かっている。剥離解析結果において、破壊されたＭＯＳトランジスターのゲート電極近傍にノッチ状の電流の流れた痕跡があったことから、そこに局所的な電流集中が発生したことが破壊原因であると考えられる。局所的な電流集中が発生し易い理由として、サリサイド技術による不純物拡散領域の低抵抗化が挙げられる。
例えば、ＮチャネルＭＯＳトランジスターに逆方向電圧が印加される場合に、パッド（端子）から注入された電荷は、ドレイン上のコンタクトからＮ＋不純物拡散領域に注入され、Ｎ＋不純物拡散領域とＰウェル（チャネル領域）とのジャンクションでアバランシェ降伏（電子なだれ）を引き起こす。そして、チャネル領域内に流れ出した電荷により、チャネル電位とソース電位（基準電位）との間に、ダイオードの順方向電流が流れるのに必要な電位差が生じ、ドレイン−チャネル−ソースで形成される寄生バイポーラトランジスターが作動して、印加電圧をクランプした状態で放電が行われる。
放電素子としてのＮチャネルＭＯＳトランジスターの不純物拡散領域上にシリサイド層が存在しない場合には、不純物拡散領域の比抵抗が大きいので、ドレイン上のコンタクトからゲート電極に向けて、一点に集中することなく均一な放電が行われて、放電素子が破壊され難くなる。そこで、本実施形態においては、図１１に示すように、ＮチャネルＭＯＳトランジスターのドレイン及びソースとなるＮ＋不純物拡散領域３２〜３４において、シリサイド化されていない領域３８が設けられている。それにより、静電気保護回路の破壊電流を大きくすることができ、静電気耐量が向上する。
図１２は、図１０（Ａ）に示すＮチャネルＭＯＳトランジスターの第２のレイアウト例を示す図である。図１２（Ａ）は、平面図であり、図１２（Ｂ）は、図１２（Ａ）に示すＢ−Ｂにおける断面図である。第２のレイアウト例においては、図１１に示す第１のレイアウト例におけるドレインとソースの位置が逆になっている。
図１２に示すように、Ｐウェル３０内に、ＮチャネルＭＯＳトランジスターのドレインとなるＮ＋不純物拡散領域３１及び３２と、ソースとなるＮ＋不純物拡散領域３３と、Ｐウェル３０に電位を与えるためのＰ＋不純物拡散領域３５とが形成されている。また、Ｐウェル３０上には、ゲート絶縁膜（図示せず）を介して、ポリシリコン等のゲート電極３６及び３７が形成されている。
不純物拡散領域３１〜３３及び３５には、それぞれのコンタクト４１〜４３及び４５が電気的に接続されている。ＮチャネルＭＯＳトランジスターのドレイン及びソースとなるＮ＋不純物拡散領域３１〜３３において、コンタクト４１〜４３が接触する部分を含む所定の領域３１ａ〜３３ａがシリサイド化され、その他の領域３８がシリサイド化されていない。第２のレイアウト例におけるように、ドレインを外側に配置すると、Ｐウェルとドレインとの間に形成されるダイオードも放電経路となり、ＮチャネルＭＯＳトランジスターのオン抵抗が下がる方向に作用する。
図１３は、図１０（Ｃ）に示すＮＰＮバイポーラトランジスターのレイアウト例を示す図である。図１３（Ａ）は、平面図であり、図１３（Ｂ）は、図１３（Ａ）に示すＢ−Ｂにおける断面図である。
図１３に示すように、ＮＰＮバイポーラトランジスターのベースとなるＰウェル５０内に、コレクターとなるＮ＋不純物拡散領域５１と、エミッターとなるＮ＋不純物拡散領域５２及び５３と、Ｐウェル５０に電位を与えるためのＰ＋不純物拡散領域５４とが形成されている。また、Ｐウェル５０の抵抗成分によって、ＮＰＮバイポーラトランジスターのベースとエミッターとの間に接続される抵抗素子が構成される。
不純物拡散領域５１〜５４には、それぞれのコンタクト６１〜６４が電気的に接続されている。ＮＰＮバイポーラトランジスターのコレクターとなるＮ＋不純物拡散領域５１において、コンタクト６１が接触する部分を含む所定の領域５１ａがシリサイド化され、その他の領域５５がシリサイド化されていない。
また、ＮＰＮバイポーラトランジスターのエミッターとなるＮ＋不純物拡散領域５２及び５３において、コンタクト６２及び６３が接触する部分を含む領域５２ａ及び５３ａがシリサイド化され、Ｐ＋不純物拡散領域５４において、コンタクト６４が接触する部分を含む領域５４ａがシリサイド化されている。
放電素子としてのＮＰＮバイポーラトランジスターの不純物拡散領域上にシリサイド層が存在しない場合には、不純物拡散領域の抵抗値が大きいので、コレクター上のコンタクトからエミッターに向けて、一点に集中することなく均一な放電が行われることにより、放電素子が破壊され難くなる。
そこで、本実施形態においては、図１３に示すように、ＮＰＮバイポーラトランジスターのコレクターとなるＮ＋不純物拡散領域５１において、シリサイド化されていない領域５５が設けられている。それにより、静電気保護回路の破壊電流を大きくすることができ、静電気耐量が向上する。
第２の実施形態においても、図３に示す回路ブロック１３のサイリスターＴＨ１３よりはリーク電流が大きいトランジスターが用いられる。従って、通常動作時においてノードＮ１の電位がノードＮ２の電位よりも高いときに、図１０に示す回路ブロック１４ａ〜１４ｄの各々の両端間電圧が、サイリスターＴＨ１３のアノードとカソードとの間の電圧よりも小さくなっている。
＜第３の実施形態＞
図１４は、本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図である。第３の実施形態においては、図３に示す第１の実施形態に係る静電気保護回路において、回路ブロック１１及び１２の替りに、回路ブロック１５及び１６が設けられている。その他の点に関しては、第３の実施形態は、第１の実施形態と同様でも良い。
図１４に示すように、第３の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１５、１６、及び、１３を含んでいる。図１４に示すのは一例であり、回路ブロックの数や接続順序は任意である。
回路ブロック１５は、ゲートがドレインに接続されたＮチャネルＭＯＳトランジスターＱＮ１５を含んでいる。トランジスターＱＮ１５は、回路ブロック１５の一端（ノードＮ１）に接続されたドレイン及びゲートと、回路ブロック１５の他端（ノードＮ３）に接続されたソースとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１５の両端間の電圧が閾値電圧に達すると放電電流を流す。
同様に、回路ブロック１６は、ゲートがドレインに接続されたＮチャネルＭＯＳトランジスターＱＮ１６を含んでいる。トランジスターＱＮ１６は、回路ブロック１６の一端（ノードＮ３）に接続されたドレイン及びゲートと、回路ブロック１６の他端（ノードＮ４）に接続されたソースとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１４の両端間の電圧が閾値電圧に達すると放電電流を流す。
トランジスターＱＮ１５又はＱＮ１６のソース及びバックゲート（Ｐウェル）をノードＮ２から電気的に分離する場合に、トランジスターＱＮ１５又はＱＮ１６を形成するためには、トリプルウェル構造が用いられる。
トランジスターＱＮ１５及びＱＮ１６は、回路ブロック１５及び１６の各々に閾値電圧以上の電圧が印加されると常にオン状態となるように接続されているので、各トランジスターのドレイン・ソース間の電圧は、それぞれの動作最大電圧よりも十分低い電圧となる。従って、通常動作において、トランジスターＱＮ１５及びＱＮ１６は、特性の劣化や破壊には至らない。
また、トランジスターＱＮ１５及びＱＮ１６は、回路ブロック１５及び１６の各々に閾値電圧以上の電圧が印加されると常にオン状態となるように接続されているので、通常動作時において回路ブロック１５、１６、及び、１３に印加される電圧の比率が、回路ブロック１５、１６、及び、１３に流れる電流によって決定される。それにより、回路ブロック１５、１６、及び、１３に抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。
図１５は、本発明の第３の実施形態の変形例において用いられる回路ブロックを示す図である。図１４に示す第３の実施形態に係る静電気保護回路において、回路ブロック１５又は１６の替りに、図１５（Ａ）及び図１５（Ｂ）に示す回路ブロック１５ａ及び１５ｂのいずれかを設けても良い。
回路ブロック１５ａは、ノードＮＡとノードＮＢとの間に接続されたトランジスターＱＮ１５を含んでいる。トランジスターＱＮ１５のゲートは、オープン状態とされている。通常動作時において、トランジスターＱＮ１５のドレインからソースにリーク電流が流れる。また、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１５ａの両端間の電圧がブレークダウン電圧に達すると、トランジスターＱＮ１５は放電電流を流す。
回路ブロック１５ｂは、ノードＮＡとノードＮＢとの間に直列に接続されたトランジスターＱＮ１５及びＱＮ１６を含んでいる。トランジスターＱＮ１５及びＱＮ１６のゲートは、オープン状態とされても良いし、又は、ドレインに接続されても良い。トランジスターＱＮ１５及びＱＮ１６は、同一のＰウェルに形成されている。
図１６は、図１５（Ｂ）に示すＮチャネルＭＯＳトランジスターの第１のレイアウト例を示す図である。図１６（Ａ）は、平面図であり、図１６（Ｂ）は、図１６（Ａ）に示すＢ−Ｂにおける断面図である。
第１のレイアウト例においては、直列接続された複数のＮチャネルＭＯＳトランジスターが設けられる場合に、それらの内で最も高い電位が印加されるＮチャネルＭＯＳトランジスターのゲートの両側のＮ＋不純物拡散領域の部分をシリサイド化しない領域とする。一方、直列接続された複数のＰチャネルＭＯＳトランジスターが設けられる場合には、それらの内で最も低い電位が印加されるＰチャネルＭＯＳトランジスターのゲートの両側のＰ＋不純物拡散領域の部分をシリサイド化しない領域とする。
図１６に示すように、Ｐウェル７０内に、トランジスターＱＮ１５のドレインとなるＮ＋不純物拡散領域７１と、トランジスターＱＮ１５のソース及びトランジスターＱＮ１６のドレインとなるＮ＋不純物拡散領域７２及び７３とが形成されている。また、トランジスターＱＮ１６のソースとなるＮ＋不純物拡散領域７４及び７５と、Ｐウェル３０に電位を与えるためのＰ＋不純物拡散領域７６とが形成されている。さらに、Ｐウェル３０上には、ゲート絶縁膜（図示せず）を介して、トランジスターＱＮ１５のゲート電極８１及び８２と、トランジスターＱＮ１６のゲート電極８３及び８４とが形成されている。
不純物拡散領域７１及び７４〜７６には、それぞれのコンタクト９１及び９４〜９６が電気的に接続されている。ＮチャネルＭＯＳトランジスターのドレイン及びソースとなるＮ＋不純物拡散領域７１〜７５において、コンタクト９１、９４、及び、９５が接触する部分を含む所定の領域７１ａ〜７５ａがシリサイド化され、その他の領域７７がシリサイド化されていない。また、Ｐ＋不純物拡散領域７６において、コンタクト９６が接触する部分を含む領域７６ａがシリサイド化されている。
第１のレイアウト例においては、トランジスターＱＮ１５のドレイン及びソースとなるＮ＋不純物拡散領域７１〜７３の比抵抗が大きいので、トランジスターＱＮ１５のドレイン上のコンタクト９１からゲート８１及び８２に向けて、一点に集中することなく均一な放電が行われる。それにより、静電気保護回路の破壊電流を大きくすることができ、静電気耐量が向上する。
図１７は、図１５（Ｂ）に示すＮチャネルＭＯＳトランジスターの第２のレイアウト例を示す図である。図１７（Ａ）は、平面図であり、図１７（Ｂ）は、図１７（Ａ）に示すＢ−Ｂにおける断面図である。
第２のレイアウト例においては、直列接続された複数のＮチャネルＭＯＳトランジスターが設けられる場合に、全てのＮチャネルＭＯＳトランジスターのゲートの両側のＮ＋不純物拡散領域の部分をシリサイド化しない領域とする。一方、直列接続された複数のＰチャネルＭＯＳトランジスターが設けられる場合には、全てのＰチャネルＭＯＳトランジスターのゲートの両側のＰ＋不純物拡散領域の部分をシリサイド化しない領域とする。その他の点に関しては、第２のレイアウト例は、第１のレイアウト例と同様でも良い。
不純物拡散領域７１及び７４〜７６には、それぞれのコンタクト９１及び９４〜９６が電気的に接続されている。ＮチャネルＭＯＳトランジスターのドレイン及びソースとなるＮ＋不純物拡散領域７１〜７５において、コンタクトコンタクト９１及び９４〜９５が接触する部分を含む所定の領域７１ａ、７４ａ、及び、７５ａがシリサイド化され、その他の領域７７がシリサイド化されていない。また、Ｐ＋不純物拡散領域７６において、コンタクト９６が接触する部分を含む領域７６ａがシリサイド化されている。
第２のレイアウト例においては、トランジスターＱＮ１５及びＱＮ１６のドレイン及びソースとなるＮ＋不純物拡散領域７１〜７５の比抵抗が大きいので、第１のレイアウト例よりもホールド電圧が高くなる。
＜第４の実施形態＞
図１８は、本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図である。第４の実施形態においては、図３に示す第１の実施形態に係る静電気保護回路において、回路ブロック１１及び１２の替りに、回路ブロック１７及び１８が設けられている。その他の点に関しては、第４の実施形態は、第１の実施形態と同様でも良い。
図１８に示すように、第４の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１７、１８、及び、１３を含んでいる。図１８に示すのは一例であり、回路ブロックの数や接続順序は任意である。
回路ブロック１７は、ゲートがソースに接続されたデプレッション型のＮチャネルＭＯＳトランジスターＱＮ１７を含んでいる。トランジスターＱＮ１７は、回路ブロック１７の一端（ノードＮ１）に接続されたドレインと、回路ブロック１５の他端（ノードＮ３）に接続されたソース及びゲートとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１７の両端間に正の電圧が印加されると放電電流を流す。
同様に、回路ブロック１８は、ゲートがソースに接続されたデプレッション型のＮチャネルＭＯＳトランジスターＱＮ１８を含んでいる。トランジスターＱＮ１８は、回路ブロック１８の一端（ノードＮ３）に接続されたドレインと、回路ブロック１８の他端（ノードＮ４）に接続されたソース及びゲートとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１８の両端間に正の電圧が印加されると放電電流を流す。
トランジスターＱＮ１７又はＱＮ１８において、ゲートがオープン状態とされても良い。また、直列接続された複数のＮチャネルＭＯＳトランジスターが設けられる場合に、それらのＮチャネルＭＯＳトランジスターは、同一のＰウェルに形成されても良い。それらのＮチャネルＭＯＳトランジスターのゲートは、オープン状態とされても良いし、又は、ソースに接続されても良い。
デプレッション型のトランジスターＱＮ１７及びＱＮ１８は、回路ブロック１７及び１８の各々に正の電圧が印加されると常にオン状態となるので、トランジスターＱＮ１７及びＱＮ１８のドレイン・ソース間の電圧は、それぞれの動作最大電圧よりも十分低い電圧となる。従って、通常動作において、トランジスターＱＮ１７及びＱＮ１８は、特性の劣化や破壊には至らない。
また、デプレッション型のトランジスターＱＮ１７及びＱＮ１８は、回路ブロック１７及び１８の各々に正の電圧が印加されると常にオン状態となるので、通常動作時において回路ブロック１７、１８、及び、１３に印加される電圧の比率が、回路ブロック１７、１８、及び、１３に流れる電流によって決定される。それにより、回路ブロック１７、１８、及び、１３に抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。
図１９は、本発明の第４の実施形態の変形例において用いられる回路ブロックの構成例を示す回路図である。第４の実施形態の変形例においては、図１８に示す第４の実施形態に係る静電気保護回路において、回路ブロック１７又は１８の替りに、図１９に示す回路ブロック１９が用いられる。
回路ブロック１９は、ゲートがソースに接続されたデプレッション型のＰチャネルＭＯＳトランジスターＱＰ１９を含んでいる。トランジスターＱＰ１９は、回路ブロック１９の一端（ノードＮＡ）に接続されたソース及びゲートと、回路ブロック１９の他端（ノードＮＢ）に接続されたドレインとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１９の両端間に正の電圧が印加されると放電電流を流す。
トランジスターＱＰ１９において、ゲートがオープン状態とされても良い。また、直列接続された複数のＰチャネルＭＯＳトランジスターが設けられる場合に、それらのＰチャネルＭＯＳトランジスターは、同一のＮウェルに形成されても良い。それらのＰチャネルＭＯＳトランジスターのゲートは、オープン状態とされても良いし、又は、ソースに接続されても良い。
デプレッション型のトランジスターＱＰ１９は、回路ブロック１９の両端間に正の電圧が印加されると常にオン状態となるので、トランジスターＱＰ１９のソース・ドレイン間の電圧は、トランジスターＱＰ１９の動作最大電圧よりも十分低い電圧となる。従って、通常動作において、トランジスターＱＰ１９は、特性の劣化や破壊には至らない。
また、デプレッション型のトランジスターＱＰ１９は、回路ブロック１９の両端間に正の電圧が印加されると常にオン状態となるので、通常動作時において複数の回路ブロックに印加される電圧の比率が、それらの回路ブロックに流れる電流によって決定される。それにより、それらの回路ブロックに抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。
＜第５の実施形態＞
図２０は、本発明の第５の実施形態において用いられる回路ブロックの構成例を示す回路図である。第５の実施形態に係る静電気保護回路は、図３に示す第１の実施形態に係る静電気保護回路において、回路ブロック１１〜１３の接続順序を変更すると共に、ダイオードＤ１３の接続先を変更したものである。その他の点に関しては、第５の実施形態は、第１の実施形態と同様でも良い。
ダイオードＤ１３は、トランジスターＱＡ１３のベース（サイリスターＴＨ１３のＮゲート）とノードＮ２との間に接続されており、トランジスターＱＡ１３のベースに接続されたカソードと、ノードＮ２に電気的に接続されたアノードとを有している。ダイオードＤ１３は、ノードＮ１の電位がノードＮ２の電位よりも高くなってカソードとアノードとの間の電圧が降伏電圧に達すると、回路ブロック１３に電流を流す。即ち、抵抗素子Ｒ１３ａに電流が流れると共に、トランジスターＱＡ１３のエミッター・ベース間電圧が閾値電圧以上になると、トランジスターＱＡ１３のベースにも電流が流れる。
トランジスターＱＡ１３のベースに電流が流れると、トランジスターＱＡ１３がオン状態となって、ノードＮ１からノードＮ３に電流を流す。また、抵抗素子Ｒ１３ｂの両端間に電位差が生じて、トランジスターＱＣ１３のベース・エミッター間電圧が閾値電圧以上になると、トランジスターＱＣ１３がオン状態になる。以上の動作により、ノードＮ１とノードＮ３との間の電圧がクランプされる。
図２０に示す静電気保護回路のホールド電圧は、回路ブロック１１〜１３のホールド電圧の和になる。また、トリガー電圧は、ダイオードＤ１３の降伏電圧によって設定することができる。
図２１は、図２０に示すサイリスターのレイアウト例を示す図である。図２１（Ａ）は、平面図であり、図２１（Ｂ）は、図２１（Ａ）に示すＢ−Ｂにおける断面図である。図２１に示すように、Ｐ型半導体基板（例えば、シリコン基板）１００内にＮウェル１１０及びＰウェル１２１が形成され、さらに、Ｎウェル１１０内にＰウェル１２０が形成されて、トリプルウェル構造が構成されている。その他の点に関しては、図２１に示すレイアウト例は、図４に示すレイアウト例と同様でも良い。トリプルウェル構造を用いることにより、トランジスターＱＣ１３のエミッターをＰ型半導体基板１００の電位から電気的に分離することができる。
本実施形態によっても、第１の実施形態と同様の効果を奏することができる。さらに、ダイオードＤ１３として、Ｐウェル１２１とＮ＋不純物拡散領域とで構成されるダイオードを使用することができる。また、ダイオードＤ１３の降伏電圧の特性に合わせて、回路構成を決めることができる。
＜第６の実施形態＞
図２２は、本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図である。第６の実施形態に係る静電気保護回路は、図２０に示す第５の実施形態に係る静電気保護回路において、回路ブロック１１〜１３の接続順序を変更すると共に、図１４に示す回路ブロック１５を追加したものである。その他の点に関しては、第６の実施形態は、第５の実施形態と同様でも良い。
図２２に示すように、第６の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１１、１３、１５、及び、１２を含んでいる。図２２に示すのは一例であり、回路ブロックの数や接続順序は任意である。図２２に示す静電気保護回路のホールド電圧は、回路ブロック１１、１３、１５、及び、１２のホールド電圧の和になる。また、トリガー電圧は、回路ブロック１１のトリガー電圧とダイオードＤ１３の降伏電圧との和になる。
図２２においては、ダイオードＤ１３が、トランジスターＱＡ１３のベース（サイリスターＴＨ１３のＮゲート）とノードＮ２との間に接続されているが、ダイオードＤ１３は、トランジスターＱＡ１３のベースとノードＮ５との間に接続されても良い。その場合に、静電気保護回路のトリガー電圧は、回路ブロック１１のトリガー電圧と、回路ブロック１２のトリガー電圧と、ダイオードＤ１３の降伏電圧との和になる。従って、静電気保護回路のトリガー電圧を、ダイオードＤ１３の降伏電圧と幾つかのデバイスのトリガー電圧との和で設定することができる。
このように、静電気保護回路のトリガー電圧及びホールド電圧は、各デバイスのトリガー電圧及びホールド電圧を考慮して組み合わせることにより、比較的任意に設定することができる。さらに、デバイスとして、ツェナートリガー・バイポーラトランジスター又はツェナートリガー・サイリスターを用いる場合には、ツェナーダイオードの降伏電圧をイオンドーピングによって任意に設定することができるので、トリガー電圧及びホールド電圧をより木目細やかに設定することが可能になる。
＜第７の実施形態＞
図２３は、本発明の第７の実施形態に係る静電気保護回路の構成例を示す回路図である。第７の実施形態においては、図２０に示す第５の実施形態に係る静電気保護回路において、回路ブロック１３の替りに、回路ブロック１３から抵抗素子１３ｂが削除された回路ブロック１３ａが設けられている。その他の点に関しては、第７の実施形態は、第５の実施形態と同様でも良い。
図２３に示すように、第６の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１３ａ、１１、及び、１２を含んでいる。図２３に示すのは一例であり、回路ブロックの数や接続順序は任意である。図２３に示す静電気保護回路のホールド電圧は、回路ブロック１３ａ、１１、及び、１２のホールド電圧の和になる。また、トリガー電圧は、ダイオードＤ１３の降伏電圧によって設定することができる。
例えば、回路ブロック１３ａのサイリスターＴＨ１３は、ツインウェル構造を用いて形成される。また、サイリスターＴＨ１３のＰゲートは、Ｐウェルの寄生抵抗（図示せず）を介してノードＮ２（Ｐ型半導体基板）に電気的に接続される。従って、図２０に示す回路ブロック１３の抵抗素子Ｒ１３ｂを別途設ける必要がなくなるので、回路面積を小さくすることができる。
図２４は、図２３に示すサイリスターをツインウェル構造で構成した場合の第１のレイアウト例を示す図である。図２４（Ａ）は、平面図であり、図２４（Ｂ）は、図２４（Ａ）に示すＢ−Ｂにおける断面図である。第１のレイアウト例においては、カソードを共通とする２つのサイリスターが左右対称に配置されている。以下においては、図中左側のサイリスターについて説明する。
図２４に示すように、Ｐ型半導体基板（例えば、シリコン基板）１００内に、Ｎウェル１１０、及び、Ｐウェル１２０及び１２１が形成されている。Ｎウェル１１０内には、Ｎ＋不純物拡散領域１３１及びＰ＋不純物拡散領域１３２が形成されている。Ｎウェル１１０及びＮ＋不純物拡散領域１３１は、トランジスターＱＡ１３のベース、即ち、図２３に示すサイリスターＴＨ１３のＮゲートに該当すると共に、トランジスターＱＣ１３のコレクターに該当する。また、Ｐ＋不純物拡散領域１３２は、トランジスターＱＡ１３のエミッター、即ち、図２３に示すサイリスターＴＨ１３のアノードに該当する。
Ｐウェル１２０内には、Ｎ＋不純物拡散領域１３３が形成されている。Ｐウェル１２０は、トランジスターＱＣ１３のベース、即ち、図２３に示すサイリスターＴＨ１３のＰゲートに該当すると共に、トランジスターＱＡ１３のコレクターに該当する。Ｎ＋不純物拡散領域１３３は、トランジスターＱＣ１３のエミッター、即ち、図２３に示すサイリスターＴＨ１３のカソードに該当する。Ｐウェル１２１内には、ノードＮ２に電気的に接続されたＰ＋不純物拡散領域１３５が形成されている。トランジスターＱＣ１３のベースは、Ｐウェル１２０の寄生抵抗を介してＰ型半導体基板１００に電気的に接続される。
このように、サイリスターＴＨ１３をツインウェル構造で構成し、サイリスターＴＨ１３のＰゲートに該当するＰウェル１２０を、サイリスターＴＨ１３のＮゲートに該当するＮウェル１１０によって平面視で囲むことにより、サイリスターＴＨ１３のＰゲートとＰ型半導体基板１００との間を、高いインピーダンスを介して接続することができる。従って、サイリスターＴＨ１３のＰゲートの電位を制御するためのＰ＋不純物拡散領域と、Ｐゲートに接続される抵抗素子とが不要になり、回路面積を小さくすることができる。一方、トランジスターＱＣ１３はオンし易くなるので、ＮゲートのみでサイリスターＴＨ１３を確実にオン状態とすることができる。
図２５は、図２３に示すサイリスターをツインウェル構造で構成した場合の第２のレイアウト例を示す平面図であり、図２６は、図２３に示すサイリスターをツインウェル構造で構成した場合の第３のレイアウト例を示す平面図である。図２５及び図２６に示すように、Ｎゲートの電位を制御するためのＮ＋不純物拡散領域１３１は、Ｐ＋不純物拡散領域１３２及びＮ＋不純物拡散領域１３３の図中上下の位置に配置しても良い。図２５又は図２６に示すように不純物拡散領域１３１〜１３３を配置すると、図中横方向に静電気保護回路を小型化することができる。
＜第８の実施形態＞
図２７は、本発明の第８の実施形態に係る静電気保護回路の構成例を示す回路図である。第８の実施形態においては、図３に示す第１の実施形態に係る静電気保護回路において、回路ブロック１３の替りに、回路ブロック１３から抵抗素子Ｒ１３ａが削除された回路ブロック１３ｂが設けられている。その他の点に関しては、第８の実施形態は、第１の実施形態と同様でも良い。
図２７に示すように、第８の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１１、１２、及び、１３ｂを含んでいる。図２７に示すのは一例であり、回路ブロックの数や接続順序は任意である。図２７に示す静電気保護回路のホールド電圧は、回路ブロック１１、１２、及び、１３ｂのホールド電圧の和になる。また、トリガー電圧は、ダイオードＤ１３の降伏電圧によって設定することができる。
例えば、回路ブロック１３ｂのサイリスターＴＨ１３は、トリプルウェル構造を用いて形成される。また、サイリスターＴＨ１３のＮゲートは、ディープＮウェル及びＮウェルの寄生抵抗（図示せず）を介してノードＮ１に電気的に接続される。従って、図３に示す回路ブロック１３の抵抗素子１３ａを別途設ける必要がなくなるので、回路面積を小さくすることができる。
図２８は、図２７に示すサイリスターをトリプルウェル構造で構成した場合のレイアウト例を示す図である。図２８（Ａ）は、平面図であり、図２８（Ｂ）は、図２８（Ａ）に示すＢ−Ｂにおける断面図である。このレイアウト例においては、アノードを共通とする２つのサイリスターが左右対称に配置されている。以下においては、図中左側のサイリスターについて説明する。
図２８に示すように、Ｐ型半導体基板（例えば、シリコン基板）１００内に、ディープＮウェル１０１、Ｎウェル１１０及び１１１、及び、Ｐウェル１２０が形成されている。Ｎウェル１１０内には、Ｐ＋不純物拡散領域１３２が形成されている。Ｎウェル１１０は、トランジスターＱＡ１３のベース、即ち、図２７に示すサイリスターＴＨ１３のＮゲートに該当すると共に、トランジスターＱＣ１３のコレクターに該当する。また、Ｐ＋不純物拡散領域１３２は、トランジスターＱＡ１３のエミッター、即ち、図２７に示すサイリスターＴＨ１３のアノードに該当する。
Ｐウェル１２０内には、Ｎ＋不純物拡散領域１３３及びＰ＋不純物拡散領域１３４が形成されている。Ｐウェル１２０及びＰ＋不純物拡散領域１３４は、トランジスターＱＣ１３のベース、即ち、図２７に示すサイリスターＴＨ１３のＰゲートに該当すると共に、トランジスターＱＡ１３のコレクターに該当する。Ｎ＋不純物拡散領域１３３は、トランジスターＱＣ１３のエミッター、即ち、図２７に示すサイリスターＴＨ１３のカソードに該当する。Ｎウェル１１１内には、ノードＮ１に電気的に接続されたＮ＋不純物拡散領域１３６が形成されている。トランジスターＱＡ１３のベースは、Ｎウェル１１０、ディープＮウェル１０１、及び、Ｎウェル１１１の寄生抵抗を介してノードＮ１に電気的に接続される。
このように、サイリスターＴＨ１３をトリプルウェル構造で構成し、サイリスターＴＨ１３のＮゲートに該当するＮウェル１１０を、サイリスターＴＨ１３のＰゲートに該当するＰウェル１２０によって平面視で囲むことにより、サイリスターＴＨ１３のＮゲートとノードＮ１との間を、高いインピーダンスを介して接続することができる。従って、サイリスターＴＨ１３のＮゲートの電位を制御するためのＮ＋不純物拡散領域と、Ｎゲートに接続される抵抗素子とが不要になり、回路面積を小さくすることができる。一方、トランジスターＱＡ１３はオンし易くなるので、ＰゲートのみでサイリスターＴＨ１３を確実にオン状態とすることができる。
＜第９の実施形態＞
図２９は、本発明の第９の実施形態に係る静電気保護回路の構成例を示す回路図である。第９の実施形態に係る静電気保護回路においては、図２３に示す回路ブロック１３ａ、１１、及び、１２と、図２７に示す回路ブロック１３ｂとが、ノードＮ１とノードＮ２との間に直列に接続されている。ダイオードＤ３のカソードは、回路ブロック１３ａのサイリスターＴＨ１３のＮゲートに接続されており、ダイオードＤ３のアノードは、回路ブロック１３ｂのサイリスターＴＨ１３のＰゲートに接続されている。その他の点に関しては、第９の実施形態は、第７又は第８の実施形態と同様でも良い。
例えば、回路ブロック１３ａのサイリスターＴＨ１３は、ツィンウェル構造で構成される。回路ブロック１３ａのレイアウトは、図２４に示すレイアウトと同様でも良い。また、回路ブロック１３ｂのサイリスターＴＨ１３は、トリプルウェル構造で構成される。回路ブロック１３ｂのレイアウトは、図２８に示すレイアウトと同様でも良い。
第９の実施形態によれば、静電気保護回路のホールド電圧が、図２３又は図２７に示す静電気保護回路と比較して、サイリスター１段分だけ高くなる。サイリスターのホールド電圧は比較的低いので、静電気保護回路のホールド電圧を木目細かく調整することが可能になる。
＜第１０の実施形態＞
第１〜第９の実施形態においては、トリガー電圧を設定するために１つのダイオードＤ１３が使用されているが、第１０の実施形態に係る静電気保護回路においては、ダイオードＤ１３の替りに、過電圧検出回路１５０が設けられている。その他の点に関しては、第１０の実施形態は、第１〜第９の実施形態のいずれかと同様でも良い。
図３０は、本発明の第１０の実施形態に係る静電気保護回路の構成例を示す回路図である。第１０の実施形態においては、図３に示す第１の実施形態に係る静電気保護回路において、ダイオードＤ１３の替りに、過電圧検出回路１５０が設けられている。例えば、図３０に示す過電圧検出回路１５０は、直列に接続された複数のダイオードＤ１４〜Ｄ１６を含んでいる。ダイオードＤ１４〜Ｄ１６の降伏電圧は、サイリスターＴＨ１３のブレークダウン電圧よりも低く設定されている。
過電圧検出回路１５０は、図３０に示すサイリスターＴＨ１３のＰゲートに接続された一端、又は、図２０に示すサイリスターＴＨ１３のＮゲートに接続された他端を有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって両端間の電圧が降伏電圧（ブレークダウン電圧）に達すると、サイリスターＴＨ１３を含む回路ブロック１３に電流を流す。
過電圧検出回路１５０において、降伏電圧が低い複数のダイオードＤ１４〜Ｄ１６を直列に接続することにより、比較的任意にトリガー電圧を設定することができる。さらに、ダイオードＤ１４〜Ｄ１６の降伏電圧が低いと、降伏後のオン抵抗が小さくなるので、ダイオードＤ１４〜Ｄ１６のサイズを小さくすることができる。
また、過電圧検出回路１５０においては、ダイオード以外にも、ある一定の電圧が印加されると電流を流すデバイスを用いることができる。例えば、図１０（Ａ）に示すように、ゲートがソースに接続されたＮチャネルＭＯＳトランジスターＱＮ１４を用いたり、又は、図１０（Ｂ）に示すように、ゲートがソースに接続されたＰチャネルＭＯＳトランジスターＱＰ１４を用いても良い。
あるいは、図１０（Ｃ）に示すＮＰＮバイポーラトランジスターＱＣ１４及び抵抗素子Ｒ１４を用いたり、又は、図１０（Ｄ）に示すＰＮＰバイポーラトランジスターＱＡ１４及び抵抗素子Ｒ１４を用いても良い。上記のように接続されたダイオード又はトランジスターによって、静電気保護回路のトリガー電圧を設定することができる。
以上の実施形態によれば、複数の回路ブロックが直列に接続されるので、ホールド電圧を高く設定することが可能になる。また、少なくとも１つの回路ブロックが、リーク電流が小さいサイリスターを含み、通常動作時において他の回路ブロックの両端間の電圧がサイリスターのアノードとカソードとの間の電圧よりも小さくなるように、他の回路ブロックにおいて印加電圧に対する電流が比較的大きいデバイス又は接続が用いられるので、通常動作時において複数の回路ブロックに印加される電圧の比率が、回路ブロックに流れる電流によって決定される。
それにより、複数の回路ブロックに抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。その結果、特許文献１の図９に示されている従来技術と比較して、分圧のための抵抗素子が不要になるので、回路面積（チップサイズ）を小さくすることができる。また、サイリスターのリーク電流が小さいことから、通常動作時において他の回路ブロックに過電圧がかかり難く、他の回路ブロックを構成するデバイスの選択肢を広げることができる。
＜第１１の実施形態＞
図３１は、ＥＳＤイミュニティ試験（静電気放電イミュニティ試験）の規格（ＩＥＣ６１０００−４−２）における放電電流波形を示す図である。この規格は、帯電した操作者からの直接あるいは近接した物体を介しての静電気放電に曝される電子機器に対する規格である。図３１においてＡ５に示す最初のピークの立ち上がり時間ｔｒは、０．８ｎｓｅｃ±２５％と非常に短い。それに対し、人体モデル（ＨＢＭ）の試験法では、立ち上がり時間は、約１０ｎｓｅｃである。図３１においてＡ６に示すセカンドピークでは、Ａ５に示す最初のピークに比べて立ち上がりは遅いが、長い期間において電流印加が行われる。
図３２は、ＥＳＤイミュニティ試験のレベルを説明するための図である。図３２（Ａ）は、ＥＳＤイミュニティ試験の規格（ＩＥＣ６１０００−４−２）に従うＥＳＤ試験に対して推奨される試験レベルの範囲（厳しさレベル）を示している。図３２（Ｂ）は、ＥＳＤ発生機器の出力電流波形定義を示している。
図３２（Ｂ）において、Ｉｐは最初の放電ピーク電流を表しており、ｔｒは放電スイッチ立ち上がり時間を表しており、Ｉ３０は３０ｎｓでの電流値を表しており、Ｉ６０は６０ｎｓでの電流値を表している。例えば、試験レベル１の場合に、指示電圧が２ｋＶであり、最初の放電ピーク電流が７．５Ａ流れ、３０ｎｓでの電流値が４Ａである。
ＥＳＤイミュニティ試験は、電子機器の実際の使用状況に即した現実的なＥＳＤレベルにおいて、動作の継続性や信頼性を検証するために行われる。例えば、半導体集積回路装置（ＩＣ）を回路基板（試験用基板）に実装し、ＩＣに電源を供給した状態で、ＩＣの電源端子等に対して放電ガンによる放電パルスが印加される。この放電パルスが要因となって、ＩＣの電源端子間に大電流が流れる。
第１〜第１０の実施形態に係る静電気保護回路は、印加される電圧がトリガーとなって放電動作を開始するので、サージ電流に対する反応が早く、ＥＳＤイミュニティ試験によって発生したサージ電流の全てが、ＩＣ内部の静電気保護回路に流れ込む可能性がある。従って、試験レベル１を満足するためには、７．５Ａ以上の電流が流れても破壊しないように静電気保護回路を設計する必要がある。
例えば、図３４を参照すると、半導体集積回路装置（ＩＣ）２００が搭載された電子機器の通常動作時において、電子機器の電源回路２１０からＩＣ２００に電源電圧が供給される。電源端子Ｐ１と電源端子Ｐ２との間にバイパスコンデンサーＣＢ１が接続されている場合には、バイパスコンデンサーＣＢ１によってノイズ対策が施されることになる。このバイパスコンデンサーＣＢ１は、例えば、ＩＣ２００が実装される回路基板２０１に設けられる。
そのような電子機器に対してＥＳＤイミュニティ試験を実施すると、バイパスコンデンサーＣＢ１によって、ある程度はノイズ成分を除去できる。しなしながら、電源回路２１０の出力インピーダンスが高く、かつ、回路基板２０１の配線の寄生抵抗ＲＢ１及びＲＢ２の抵抗値が低い場合には、ＥＳＤイミュニティ試験によって発生したサージ電流の殆ど全てがＩＣ２００内に流れ込む可能性がある。以下に説明する第１１の実施形態は、そのような課題を解決することを目的としている。
図３３は、本発明の第１１の実施形態に係る静電気保護回路の構成例を示す回路図である。第１１の実施形態に係る静電気保護回路においては、ノードＮ１とノードＮ２との間に直列に接続された複数の回路ブロックを含む構成に、過電圧検出回路１６０及びインバーター１７０が追加されている。その他の点に関しては、第１１の実施形態は、第１〜第１０の実施形態のいずれかと同様でも良い。
図３３に示すように、静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１１、１２、及び、１３ａを含んでいる。図３３に示すのは一例であり、回路ブロックの数や接続順序は任意である。回路ブロック１１、１２、及び、１３ａの各々は、図２３に示す第６の実施形態において説明したものと同一である。
さらに、静電気保護回路は、過電圧検出回路１６０と、インバーター１７０とを含んでいる。過電圧検出回路１６０は、例えば、ダイオード又はトランジスター（図３３には、一例として、ツェナーダイオードＺＤ６０を示す）と、抵抗素子Ｒ６０と、キャパシターＣ６０とを含み、ノードＮ１とノードＮ２との間に印加される過電圧を検出して検出信号を生成する。
ツェナーダイオードＺＤ６０は、ノードＮ１の電位がノードＮ２の電位よりも高くなってカソードとアノードとの間の電圧が降伏電圧に達すると、インバーター１７０の入力ノードＮ５とノードＮ２との間の電圧をクランプする。従って、ツェナーダイオードＺＤ６０は、第１〜第１０の実施形態のいずれかにおいて説明したダイオードＤ１３と同様に、静電気保護回路のトリガー電圧を設定することができる。あるいは、ツェナーダイオードＺＤ６０の替りに、図１０に示すようなＭＯＳトランジスター又はバイポーラトランジスターを用いても良い。
インバーター１７０は、例えば、ＰチャネルＭＯＳトランジスターＱＰ７０と、ＮチャネルＭＯＳトランジスターＱＮ７０とを含み、過電圧検出回路１６０によって生成される検出信号を少なくとも遅延させて回路ブロック１３ａのサイリスターＴＨ１３のゲートに供給する遅延回路に相当する。インバーター１７０は、入力ノードＮ５に印加される検出信号を遅延させると共にレベルを反転して出力信号を生成し、出力ノードＮ６から出力信号を出力する。
インバーター１７０における遅延時間は、例えば、１０ｎｓであるものとする。インバーター１７０の出力ノードＮ６は、回路ブロック１３ａのサイリスターＴＨ１３のＰゲートに接続されており、サイリスターＴＨ１３のＰゲートが、インバーター１７０の出力信号によって制御される。
過電圧検出回路１６０は、ノードＮ１の電位がノードＮ２の電位よりも高くなってノードＮ１とノードＮ２との間の電圧がある一定電圧に達すると、インバーター１７０の入力ノードＮ５に印加される検出信号をローレベルに活性化する。あるいは、過電圧検出回路１６０は、静電気の放電等によってノードＮ１とノードＮ２との間の電圧が急峻に立ち上がると、インバーター１７０の入力ノードＮ５に印加される検出信号をローレベルに活性化する。
インバーター１７０は、検出信号がローレベルに活性化されてから１０ｎｓが経過した後に、出力信号をハイレベルに活性化する。それにより、回路ブロック１３ａのサイリスターＴＨ１３がオン状態となる。図３３においては、サイリスターＴＨ１３のＰゲートが制御される構成が示されているが、サイリスターＴＨ１３のＮゲートを制御するようにしても良い。
以上のように、インバーター１７０を介してサイリスターＴＨ１３を駆動すると、ＥＳＤイミュニティ試験によってサージ電流が発生してから１０ｎｓが経過するまでの期間においては、サイリスターＴＨ１３が、未だオフ状態を保つ。即ち、図３１においてＡ５に示す最初の放電ピーク電流Ｉｐが流れる期間においては、静電気保護回路がオフ状態であるので、サージ電流が電源回路又はバイパスコンデンサーに流れ込み、試験レベル１における最初の放電ピーク電流７．５ＡがＩＣ内部に流れ込むことはない。その結果、静電気保護回路としては、図３１においてＡ６に示すセカンドピークの電流４Ａを考慮して設計すれば良い。
本実施形態によれば、半導体集積回路装置の内部回路をＥＳＤから有効に保護しつつ、ＥＳＤイミュニティ試験によって発生したサージ電流の全てが静電気保護回路に流れ込むことを防止することができる。その結果、静電気保護回路の小型化が可能になる。さらに、本発明の第１〜第１１の実施形態によれば、ホールド電圧を高く設定できると共に小型化が可能な静電気保護回路を内蔵して、チップサイズの増大が抑制された高耐圧の半導体集積回路装置を提供することができる。
＜電子機器１＞
次に、本発明の各実施形態に係る電子機器について説明する。
図３４は、本発明の第１の実施形態に係る電子機器の構成例を示す回路図である。この電子機器は、本発明の一実施形態に係る半導体集積回路装置２００と、ツェナーダイオードＺＤ１と、バイパスコンデンサーＣＢ１と、電源回路２１０とを含んでいる。ツェナーダイオードＺＤ１及びバイパスコンデンサーＣＢ１は、半導体集積回路装置２００と共に回路基板２０１に実装されている。回路基板２０１の配線には、寄生抵抗ＲＢ１及びＲＢ２が存在する。
電源回路２１０は、回路基板２０１に電源電圧を供給する。それにより、半導体集積回路装置２００の電源端子Ｐ１に高電位側の電源電位ＶＤＤが供給され、電源端子Ｐ２に低電位側の電源電位ＶＳＳが供給される。ツェナーダイオードＺＤ１は、半導体集積回路装置２００と共に回路基板２０１に実装されて、半導体集積回路装置２００の電源端子Ｐ１及びＰ２の近傍に配置されている。
ツェナーダイオードＺＤ１は、電源端子Ｐ１に接続されたカソードと、電源端子Ｐ２に接続されたアノードとを有している。ツェナーダイオードＺＤ１は、電源端子Ｐ１の電位が電源端子Ｐ２の電位よりも高くなってカソード・アノード間の電圧が降伏電圧に達すると放電電流を流す。
本実施形態によれば、回路基板２０１にツェナーダイオードＺＤ１を設けることにより、ＥＳＤイミュニティ試験によって発生するサージ電流はツェナーダイオードＺＤ１に流れる。従って、静電気保護回路１０に流れる電流が減少するので、静電気保護回路１０のさらなる小型化が可能になる。
＜電子機器２＞
図３５は、本発明の第２の実施形態に係る電子機器の構成例を示すブロック図である。図３５に示すように、この電子機器は、ＣＰＵ２２０と、操作部２３０と、ＲＯＭ（リードオンリー・メモリー）２４０と、ＲＡＭ（ランダムアクセス・メモリー）２５０と、通信部２６０と、表示部２７０と、音声出力部２８０とを含んでも良い。
ここで、ＣＰＵ２２０、及び、ＲＯＭ２４０〜音声出力部２８０の少なくとも一部は、本発明の一実施形態に係る半導体集積回路装置に内蔵される。なお、図３５に示す構成要素の一部を省略又は変更しても良いし、あるいは、図３５に示す構成要素に他の構成要素を付加しても良い。
ＣＰＵ２２０は、ＲＯＭ２４０等に記憶されているプログラムに従って、外部から供給されるデータ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ２２０は、操作部２３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部２６０を制御したり、表示部２７０に各種の画像を表示させるための画像信号を生成したり、音声出力部２８０に各種の音声を出力させるための音声信号を生成したりする。
操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ２２０に出力する。ＲＯＭ２４０は、ＣＰＵ２２０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ２５０は、ＣＰＵ２２０の作業領域として用いられ、ＲＯＭ２４０から読み出されたプログラムやデータ、操作部２３０を用いて入力されたデータ、又は、ＣＰＵ２２０がプログラムに従って実行した演算結果等を一時的に記憶する。
通信部２６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ２２０と外部装置との間のデータ通信を行う。表示部２７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ２２０から供給される画像信号に基づいて各種の画像を表示する。また、音声出力部２８０は、例えば、スピーカー等を含み、ＣＰＵ２２０から供給される音声信号に基づいて音声を出力する。
電子機器としては、例えば、腕時計や置時計等の時計、タイマー、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。以上の実施形態によれば、チップサイズの増大が抑制された高耐圧の半導体集積回路装置を用いて、低コストで信頼性の高い電子機器を提供することができる。
本発明においては、上記の幾つかの実施形態を組み合わせて用いることもできる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１、２…ダイオード、３、４…電源配線、１０…静電気保護回路、１１〜１９、１３ａ、１３ｂ、１４ａ〜１４ｄ、１５ａ、１５ｂ…回路ブロック、２０…内部回路、３０、５０、７０、１２０、１２１…Ｐウェル、３１〜３５、５１〜５４、７１〜７６、１３１〜１３６…不純物拡散領域、３６、３７、８１〜８４…ゲート電極、４１〜４５、６１〜６４、９１〜９６、１４１〜１４４…コンタクト、１００…Ｐ型半導体基板、１０１…ディープＮウェル、１１０、１１１…Ｎウェル、１５０、１６０…過電圧検出回路、１７０…インバーター、２００…半導体集積回路装置、２０１…回路基板、２１０…電源回路、２２０…ＣＰＵ、２３０…操作部、２４０…ＲＯＭ、２５０…ＲＡＭ、２６０…通信部、２７０…表示部、２８０…音声出力部、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、ＺＤ１〜ＺＤ６０…ツェナーダイオード、Ｄ１３〜Ｄ１６…ダイオード、ＱＡ１３、ＱＡ１４…ＰＮＰバイポーラトランジスター、ＱＣ１１〜ＱＣ１４…ＮＰＮバイポーラトランジスター、ＱＰ１４〜ＱＰ７０…ＰチャネルＭＯＳトランジスター、ＱＮ１３〜ＱＮ７０…ＮチャネルＭＯＳトランジスター、ＴＨ１３…サイリスター、Ｒ１１〜Ｒ６０、Ｒ１３ａ、Ｒ１３ｂ…抵抗素子、ＲＢ１、ＲＢ２…寄生抵抗、Ｃ６０…キャパシター、ＣＢ１…バイパスコンデンサー

Claims (10)

  1. 第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
    前記第１のノードと前記第２のノードとの間に直列に接続された複数の回路ブロックを備え、
    前記複数の回路ブロックの内の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたアノード、及び、当該回路ブロックの他端に接続されたカソードを有するサイリスターを含み、
    通常動作時において前記第１のノードの電位が前記第２のノードの電位よりも高いときに、前記複数の回路ブロックの内の他の回路ブロックの両端間の電圧が、前記サイリスターのアノードとカソードとの間の電圧よりも小さい、静電気保護回路。
  2. 前記複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、
    当該回路ブロックの一端に接続されたコレクター、及び、当該回路ブロックの他端に接続されたエミッターを有するバイポーラトランジスターと、
    前記バイポーラトランジスターのベースとエミッターとの間に接続された抵抗素子と、
    前記バイポーラトランジスターのコレクターとベースとの間に接続され、前記第１のノードの電位が前記第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が降伏電圧に達すると、前記抵抗素子又は前記バイポーラトランジスターのベースに電流を流すツェナーダイオードと、
    を含む、請求項１記載の静電気保護回路。
  3. 前記複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたドレイン、及び、当該回路ブロックの他端に接続されたソースを有し、前記第１のノードの電位が前記第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が所定の電圧に達すると放電電流を流すＭＯＳトランジスターを含む、請求項１記載の静電気保護回路。
  4. 前記複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたコレクター、及び、当該回路ブロックの他端に接続されたエミッターを有し、前記第１のノードの電位が前記第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が所定の電圧に達すると放電電流を流すバイポーラトランジスターを含む、請求項１記載の静電気保護回路。
  5. 前記ＭＯＳトランジスターのドレイン又はソース、又は、前記バイポーラトランジスターのコレクターにおいて、コンタクトが接触する部分を含む所定の領域がシリサイド化され、その他の領域がシリサイド化されていない、請求項３又は４記載の静電気保護回路。
  6. 前記サイリスターのＰゲートに接続された一端、又は、前記サイリスターのＮゲートに接続された他端を有し、前記第１のノードの電位が前記第２のノードの電位よりも高くなって両端間の電圧が降伏電圧に達すると、前記サイリスターを含む回路ブロックに電流を流すダイオード又はトランジスターをさらに備える、請求項１〜５のいずれか１項記載の静電気保護回路。
  7. ダイオード又はトランジスターを含み、前記第１のノードと前記第２のノードとの間に印加される過電圧を検出して検出信号を生成する過電圧検出回路と、
    前記過電圧検出回路によって生成される検出信号を少なくとも遅延させて前記サイリスターのゲートに供給する遅延回路と、
    をさらに備える、請求項１〜５のいずれか１項記載の静電気保護回路。
  8. 請求項１〜７のいずれか１項記載の静電気保護回路を備える半導体集積回路装置。
  9. 請求項８記載の半導体集積回路装置を備える電子機器。
  10. 前記半導体集積回路装置と共に回路基板に実装され、前記第１の端子に接続されたカソードと、前記第２の端子に接続されたアノードとを有するツェナーダイオードをさらに備える、請求項９記載の電子機器。
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