CN107104099A - 静电保护电路、半导体集成电路装置以及电子设备 - Google Patents

静电保护电路、半导体集成电路装置以及电子设备 Download PDF

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Abstract

本申请涉及一种静电保护电路、半导体集成电路装置以及电子设备。该静电保护电路能够将保持电压设定为较高，并在不于被串联连接的多个电路模块上并联连接电阻元件的条件下，高精度地防止电源刚接通之后的被保护电路的损坏，并且防止长时间的通常动作下的保护器件的损坏或劣化。该静电保护电路具备被串联连接于第一节点与第二节点之间的多个电路模块，多个电路模块内的至少一个电路模块包括具有与该电路模块的一端连接的阳极以及与该电路模块的另一端连接的阴极的晶闸管。当在通常动作时第一节点的电位高于第二节点的电位时，多个电路模块内的其他的电路模块的两端间的电压小于晶闸管的阳极与阴极之间的电压。

Description

静电保护电路、半导体集成电路装置以及电子设备
技术领域
本发明涉及一种从ESD(Electro-Static Discharge：静电释放)中保护半导体集成电路装置的内部电路进行保护的静电保护电路。而且，本发明涉及一种内置了这样的静电保护电路的半导体集成电路装置以及使用了这样的半导体集成电路装置的电子设备等。
背景技术
在半导体集成电路装置中，实施了设置静电保护电路的措施，以防止由于人体或输送设备等所带的静电被施加于内部电路而导致的内部电路的损坏。例如，静电保护电路被连接于第一端子与第二端子之间，所述第一端子被供给高电位侧的电源电位，所述第二端子被供给低电位侧的电源电位。
当由于静电的放电等而向第一端子施加正电荷时，正电荷将经由静电保护电路而向第二端子释放出，因此不会对内部电路施加过大的电压，从而能够防止内部电路的损坏。另一方面，为了在通常动作时不进行误动作，优选为，将静电保护电路的触发电压以及保持电压设定为高于电源电压。
作为相关的技术，在专利文献1的图1以及图2中公开了一种ESD保护电路，该ESD保护电路具备被串联连接于第一电源端子与第二电源端子之间的第一箝位电路以及第二箝位电路。第一箝位电路具有第一保护晶体管，在所述第一保护晶体管中，漏极被连接于第一高电位侧节点上，源极以及栅极被连接于第一低电位侧节点上。
第二箝位电路具有：一端被连接于第二高电位侧节点上的电阻元件；被设置于第二低电位侧节点与电阻元件的另一端之间的电容元件；对与电阻元件与电容元件的连接点的电位相对应的逻辑值的控制信号进行输出的逆变器；和第二保护晶体管，在所述第二保护晶体管中，漏极被连接于第二高电位侧节点上，源极被连接于第二低电位侧节点上，控制信号被供给至栅极以及背栅极。
在此，确定第二箝位电路的响应时间的电阻元件以及电容元件等也被称为RC计时器。虽然也能够通过使具有RC计时器的两个箝位电路串联而将保持电压设定为较高，但是有可能由于RC计时器的作用而使触发电压低于电源电压，从而在通常动作时流通有放电电流。根据专利文献1的图1以及图2所示的ESD保护电路，将两个箝位电路串联在第一电源端子与第二电源端子之间，从而能够将保持电压设定为较高，并且，能够抑制通常动作时的放电电流的增大。
但是，在电源刚接通之后，第一保护晶体管的源极-漏极间电压与第二保护晶体管的源极-漏极间电压显示不同的值的情况下，有可能无法高精度地防止被保护电路的损坏。而且，由于与施加于第一保护晶体管的源极-漏极间的电压相比较高的电压被施加于第二保护晶体管的源极-漏极间，因此第二保护晶体管容易因长时间的通常动作而损坏或劣化。
因此，还提出了如下的技术，即，如专利文献1的图9那样，在第一箝位电路以及第二箝位电路上分别并联连接具有相同的电阻值的第一电阻元件以及第二电阻元件。流通于第一电阻元件中的电流与流通于第一箝位电路中的漏电流相比足够大，且流通第二电阻元件中的电流与流通于第二箝位电路中的漏电流相比足够大。由此，第一保护晶体管的源极-漏极间电压与第二保护晶体管的源极-漏极间电压变为均等，从而能够高精度地防止被保护电路的损坏，并且能够防止第二保护晶体管的损坏或劣化。
如专利文献1的图9所示，在ESD保护电路中，在第一箝位电路以及第二箝位电路上分别并联连接第一电阻元件以及第二电阻元件的情况下，有可能招致电路面积(芯片尺寸)的增大。另外，在采用被施加于电源端子间的电压急剧上升时立即开始进行放电动作的结构的情况下，存在通过ESD抗扰度实验而产生的浪涌电流全部流入至被内置于半导体集成电路装置中的静电保护电路的可能性。
专利文献1：日本特开2014-120547号公报(0005-0006、0082-0086段、图1、图2、图9)
发明内容
因此，鉴于上述的点，本发明的第一目的在于，在能够将保持电压设定为较高的静电保护电路中，在不于被串联连接的多个电路模块上并联连接电阻元件的条件下，高精度地防止电源刚接通之后的被保护电路的损坏，并且防止长时间的通常动作下的保护器件的损坏或劣化。
另外，本发明的第二目的在于，在从ESD中有效地保护半导体集成电路装置的内部电路的同时，防止通过ESD抗扰度实验而产生的浪涌电流全部流入至静电保护电路的情况。而且，本发明的第三目的在于，提供一种内置了这样的静电保护电路的半导体集成电路装置以及使用了这样的半导体集成电路装置的电子设备等。
为了解决以上问题的至少一部分，本发明的第一观点所涉及的静电保护电路为经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接的静电保护电路，所述静电保护电路具备被串联连接于所述第一节点与所述第二节点之间的多个电路模块，多个电路模块内的至少一个电路模块包括晶闸管，所述晶闸管具有与该电路模块的一端连接的阳极以及与该电路模块的另一端连接的阴极，当在通常动作时第一节点的电位高于第二节点的电位时，多个电路模块内的其他的电路模块的两端间的电压小于晶闸管的阳极与阴极之间的电压。
根据本发明的第一观点，由于多个电路模块被串联连接，因此能够将保持电压设定为较高。另外，由于至少一个电路模块包括漏电流较小的晶闸管，并且在其他的电路模块中使用了相对于施加电压的电流比较大的器件或连接，以使在通常动作时其他的电路模块的两端间的电压小于晶闸管的阳极与阴极之间的电压，因此在通常动作时被施加于多个电路模块的电压的比率通过流通于电路模块中的电流而被确定。
由此，能够在不于多个电路模块上并联连接电阻元件的条件下，高精度地防止在电源刚接通之后的被保护电路的损坏，并且防止长时间的通常动作下的保护器件的损坏或劣化。其结果为，与专利文献1的图9所示的现有技术相比，由于无需用于分压的电阻元件，因此能够减小电路面积(芯片尺寸)。另外，由于晶闸管的漏电流较小，因此在通常动作时过电压不易施加于其他的电路模块上，从而能够扩大构成其他的电路模块的器件的选择范围。
在此，也可以采用如下的方式，即，多个电路模块内的其他的至少一个电路模块包括：双极型晶体管，其具有与该电路模块的一端连接的集电极以及与该电路模块的另一端连接的发射极；电阻元件，其被连接于双极型晶体管的基极与发射极之间；齐纳二极管，其被连接于双极型晶体管的集电极与基极之间，并且，当第一节点的电位高于第二节点的电位并且该电路模块的两端间的电压达到击穿电压时，所述齐纳二极管使电流流通于电阻元件或所述双极型晶体管的基极。
如此，通过采用由齐纳二极管以及电阻元件对流通于双极型晶体管的基极的电流进行控制的结构，从而能够对该电路模块中的触发电压与保持电压之间的关系进行调节。
或者，也可以采用如下的方式，即，多个电路模块内的其他的至少一个电路模块包括MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管，所述MOS晶体管具有与该电路模块的一端连接的漏极以及与该电路模块的另一端连接的源极，当第一节点的电位高于第二节点的电位并且该电路模块的两端间的电压达到预定的电压时，所述MOS晶体管使放电电流流通。
例如，在使用栅极被连接于源极上并且击穿电压较低的MOS晶体管的情况下，成为该电路模块的触发电压以及保持电压相对较低的特性。因此，通过使用这样的MOS晶体管，从而能够按照电源电压的规格而细致地设定静电保护电路的保持电压。
或者，也可以采用如下的方式，即，多个电路模块内的其他的至少一个电路模块包括双极型晶体管，所述双极型晶体管具有与该电路模块的一端连接的集电极以及与该电路模块的另一端连接的发射极，当第一节点的电位高于第二节点的电位并且该电路模块的两端间的电压达到预定的电压时，所述双极型晶体管使放电电流流通。
例如，在使用基极经由电阻元件而与发射极连接并且击穿电压较低的双极型晶体管的情况下，成为该电路模块的触发电压以及保持电压相对较低的特性。因此，通过使用这样的双极型晶体管，从而能够按照电源电压的规格而细致地设定静电保护电路的保持电压。
在该情况下，优选为，在MOS晶体管的漏极或源极中，或者在双极型晶体管的集电极中，包括触点所接触的部分在内的预定的区域被硅化，而其他区域未被硅化。由此，能够增大静电保护电路的击穿电流，从而提高静电耐量。
在以上，也可以采用如下的方式，即，静电保护电路还具备二极管或晶体管，所述二极管或晶体管具有与晶闸管的P栅极连接的一端或与晶闸管的N栅极连接的另一端，当第一节点的电位高于第二节点的电位并且两端间的电压达到击穿电压时，所述二极管或晶体管使电流流通于包含晶闸管的电路模块中。通过如此被连接的二极管或晶体管，从而能够设定静电保护电路的触发电压。
或者，也可以采用如下的方式，即，静电保护电路还具备：(i)过电压检测电路，其包括二极管或晶体管，并对被施加于第一节点与第二节点之间的过电压进行检测，且生成检测信号；(ii)延迟电路，其至少使由过电压检测电路生成的检测信号延迟并向晶闸管的栅极进行供给。由此，能够在从ESD中有效地保护半导体集成电路装置的内部电路的同时，防止通过ESD抗扰度实验而产生的浪涌电流全部流入至静电保护电路的情况。其结果为，能够实现静电保护电路的小型化。
本发明的第二观点所涉及的半导体集成电路装置具备上述任一方式的静电保护电路。根据本发明的第二观点，能够提供一种通过内置可将保持电压设定为较高并且可实现小型化的静电保护电路，从而抑制了芯片尺寸的增大的高耐压的半导体集成电路装置。
本发明的第三观点所涉及的电子设备具备上述的半导体集成电路装置。根据本发明的第三观点，通过使用抑制了芯片尺寸的增大的高耐压的半导体集成电路装置，从而能够以低成本提供可靠性较高的电子设备。
在此，也可以采用如下的方式，即，电子设备还具备齐纳二极管，所述齐纳二极管与半导体集成电路装置一起被安装于电路基板上，并具有与第一端子连接的阴极和与第二端子连接的阳极。通过在电路基板上设置齐纳二极管，从而通过ESD抗扰度实验而产生的浪涌电流会流向齐纳二极管。因此，由于流向被内置于半导体集成电路装置中的静电保护电路的电流减少，因而能够实现静电保护电路的进一步的小型化。
附图说明
图1为表示本发明的一个实施方式所涉及的半导体集成电路装置的结构例的电路图。
图2为表示本发明的一个实施方式所涉及的半导体集成电路装置的结构例的电路图。
图3为表示本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。
图4为表示图3所示的晶闸管的布局示例的图。
图5为表示使用了图3所示的晶闸管以及二极管的静电保护电路的电路图。
图6为表示图5所示的静电保护电路的I-V特性的示例的图。
图7为表示图3所示的静电保护电路的I-V特性的示例的图。
图8为表示图3所示的静电保护电路的通常动作下的等效电路的电路图。
图9为表示图8所示的等效电路的I-V特性的示例的图。
图10为表示在本发明的第二实施方式中所使用的电路模块的电路图。
图11为表示N沟道MOS晶体管的第一布局示例的图。
图12为表示N沟道MOS晶体管的第二布局示例的图。
图13为表示NPN双极型晶体管的布局示例的图。
图14为表示本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。
图15为表示在第三实施方式的改变例中所使用的电路模块的图。
图16为表示N沟道MOS晶体管的第一布局示例的图。
图17为表示N沟道MOS晶体管的第二布局示例的图。
图18为表示本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。
图19为表示在第四实施方式的改变例中所使用的电路模块的电路图。
图20为表示在本发明的第五实施方式中所使用的电路模块的电路图。
图21为表示图20所示的晶闸管的布局示例的图。
图22为表示本发明的第六实施方式所涉及的静电保护电路的结构例的电路图。
图23为表示本发明的第七实施方式所涉及的静电保护电路的结构例的电路图。
图24为表示图23所示的晶闸管的第一布局示例的图。
图25为表示图23所示的晶闸管的第二布局示例的俯视图。
图26为表示图23所示的晶闸管的第三布局示例的俯视图。
图27为表示本发明的第八实施方式所涉及的静电保护电路的结构例的电路图。
图28为表示图27所示的晶闸管的布局示例的图。
图29为表示本发明的第九实施方式所涉及的静电保护电路的结构例的电路图。
图30为表示本发明的第十实施方式所涉及的静电保护电路的结构例的电路图。
图31为表示ESD抗扰度实验的标准下的放电电流波形的图。
图32为表示用于对ESD抗扰度实验的等级进行说明的图。
图33为表示本发明的第十一实施方式所涉及的静电保护电路的结构例的电路图。
图34为表示本发明的第一实施方式所涉及的电子设备的结构例的电路图。
图35为表示本发明的第二实施方式所涉及的电子设备的结构例的框图。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。并且，对相同的结构要素标记相同的参考符号，并省略重复的说明。
图1以及图2为表示本发明的一个实施方式所涉及的半导体集成电路装置的结构例的电路图。该半导体集成电路装置包括电源端子P1及P2、信号端子P3、二极管1及2、电源配线3及4、本发明的任意一个实施方式所涉及的静电保护电路10、内部电路20。电源配线3及4各自具有电阻成分。另外，内部电路20包括P沟道MOS晶体管QP20和N沟道MOS晶体管QN20。
虽然在图1以及图2中，信号端子P3与内部电路20的输出侧(晶体管QP20以及QN20的漏极)连接，但信号端子P3也可以与内部电路20的输入侧(晶体管QP20及QN20的栅极)连接。无论采用何种方式，静电保护电路10的动作规格都是主要由内部电路20的晶体管的栅极击穿电压确定的。
例如，静电保护电路10被连接于电源端子P1和电源端子P2之间，所述电源端子P1被供给高电位侧的电源电位VDD，所述电源端子P2被供给低电位侧的电源电位VSS。另外，静电保护电路10既可以被连接于电源端子P1与信号端子P3之间，也可以被连接于信号端子P3与电源端子P2之间。在以下的实施方式中，作为一个示例，如图1以及图2所示，对静电保护电路10经由节点N1而与电源端子P1连接并且经由节点N2而与电源端子P2连接的情况进行说明。
当由于静电的放电等而使正电荷被施加于电源端子P2时，由于正电荷经由二极管2而向信号端子P3释放出，或者，经由二极管2及1而向电源端子P1释放出，因此不会向内部电路20施加过大的电压，从而能够防止内部电路20的损坏。因此，问题在于向二极管1及2中的至少一方施加有反向电压的情况。
在图1中图示了由于静电的放电等而使正电荷被施加于信号端子P3，另一方面，电源端子P2被接地的情况下的放电路径。由于静电的放电等，浪涌电流IESD在二极管1、电源配线3、静电保护电路10以及电源配线4的路径上流通。
在放电动作中，如果与被施加反向电压的二极管2并联连接的晶体管QN20的漏极-源极间电压小于致使晶体管QN20损坏的击穿电压VDMG，则静电保护电路10能够保护内部电路20。因此，需要满足下式(1)。
VF+VW+VPC＜VDMG…(1)
在此，VF为二极管1的正向电压，VW为浪涌电流IESD流经电源配线3的电阻成分时所产生的电压，VPC为浪涌电流IESD流经静电保护电路10时所产生的电压。
另外，在图2中图示了由于静电的放电等而使负电荷被施加于信号端子P3，另一方面，电源端子P1被接地的情况下的放电路径。由于静电的放电等，浪涌电流IESD在电源配线3、静电保护电路10、电源配线4以及二极管2的路径上流通。
在放电动作中，如果与被施加反向电压的二极管1并联连接的晶体管QP20的源极-漏极间电压小于致使晶体管QP20损坏的击穿电压VDMG，则静电保护电路10能够保护内部电路20。因此，需要满足下式(2)。
VF+VW+VPC＜VDMG…(2)
在此，VF为二极管2的正向电压，VW为浪涌电流IESD流经电源配线4的电阻成分时所产生的电压，VPC为浪涌电流IESD流经静电保护电路10时所产生的电压。
由式(1)以及式(2)可知，在图1所示的情况和图2所示的情况下，用于保护内部电路20的条件能够由相同的数学式表示。即，在放电路径上的器件中产生的电压的总和小于致使内部电路20的元件损坏的击穿电压VDMG这一点成为用于保护内部电路20的条件。通过设置这样的静电保护电路10，从而能够在各种半导体集成电路装置中防止由静电的放电等导致的内部电路20的损坏。
第一实施方式
图3为表示本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。如图3所示，第一实施方式所涉及的静电保护电路包括被串联连接于节点N1与节点N2之间的多个电路模块(例如，放电电路或箝位电路)。通过将多个电路模块串联连接，从而能够将保持电压设定为较高。
多个电路模块内的至少一个电路模块包括晶闸管。另外，当在通常动作时节点N1的电位高于节点N2的电位时，多个电路模块内不包括晶闸管的其他的电路模块的两端间的电压变为小于晶闸管的阳极与阴极之间的电压。
在图3中，作为一个示例而图示了被串联连接于节点N1与节点N2之间的三个电路模块11～13。在此，电路模块13包括晶闸管，并且电路模块11以及电路模块12相当于不包括晶闸管的其他的电路模块。图3所示的是一个示例，电路模块的数量或连接顺序是任意的。例如，也可以从节点N1侧起，按照电路模块11、电路模块13、电路模块12的顺序来连接这些电路模块。
电路模块11包括NPN双极型晶体管QC11、电阻元件R11、齐纳二极管ZD11。晶体管QC11具有与电路模块11的一端(节点N1)连接的集电极和与电路模块11的另一端(节点N3)连接的发射极。
电阻元件R11被连接于晶体管QC11的基极与发射极之间。齐纳二极管ZD11被连接于晶体管QC11的集电极与基极之间，并具有与晶体管QC11的集电极连接的阴极和与晶体管QC11的基极连接的阳极。
当节点N1的电位高于节点N2的电位并且电路模块11的两端间的电压达到击穿电压(电路模块11的触发电压)时，齐纳二极管ZD11使电流流通于电阻元件R11或晶体管QC11的基极。即，当电流流通于电阻元件R11并且晶体管QC11的基极-发射极间电压成为阈值电压以上时，电流也流通于晶体管QC11的基极。当电流流通于晶体管QC11的基极时，晶体管QC11将成为导通状态，从而使电流从节点N1流向节点N3，因此节点N1与节点N3之间的电压被箝位。在本申请中，将电路模块11这样的结构称为齐纳触发双极型晶体管。
同样，电路模块12包括NPN双极型晶体管QC12、电阻元件R12、齐纳二极管ZD12。晶体管QC12具有与电路模块12的一端(节点N3)连接的集电极和与电路模块12的另一端(节点N4)连接的发射极。
电阻元件R12被连接于晶体管QC12的基极与发射极之间。齐纳二极管ZD12被连接于晶体管QC12的集电极与基极之间，并具有与晶体管QC12的集电极连接的阴极和与晶体管QC12的基极连接的阳极。
当节点N1的电位高于节点N2的电位并且电路模块12的两端间的电压达到击穿电压(电路模块12的触发电压)时，齐纳二极管ZD12使电流流通于电阻元件R12或晶体管QC12的基极。即，当电流流通于电阻元件R12并且晶体管QC12的基极-发射极间电压成为阈值电压以上时，电流也流通于晶体管QC12的基极。当电流流通于晶体管QC12的基极时，晶体管QC12将成为导通状态，从而使电流从节点N3流向节点N4，因此节点N3与节点N4之间的电压被箝位。
如此，通过采用由齐纳二极管ZD11或ZD12以及电阻元件R11或R12对流通于双极型晶体管QC11或QC12的基极的电流进行控制的结构，从而能够对电路模块11或12中的触发电压与保持电压之间的关系进行调节。
电路模块13包括晶闸管TH13、电阻元件R13a及R13b。晶闸管TH13由PNP双极型晶体管QA13和NPN双极型晶体管QC13构成。在此，晶体管QA13的发射极相当于晶闸管TH13的阳极，晶体管QC13的发射极相当于晶闸管TH13的阴极。另外，晶体管QA13的基极相当于晶闸管TH13的N栅极，晶体管QC13的基极相当于晶闸管TH13的P栅极。
晶体管QA13的发射极与电路模块13的一端(节点N4)连接，集电极经由电阻元件R13b而与电路模块13的另一端(节点N2)连接，基极经由电阻元件R13a而与电路模块13的一端(节点N4)连接。另外，晶体管QC13的集电极与晶体管QA13的基极连接，发射极与电路模块13的另一端(节点N2)连接，基极与晶体管QA13的集电极连接。
而且，二极管D13被连接于节点N1与晶体管QC13的基极(晶闸管TH13的P栅极)之间。二极管D13具有与节点N1连接的阴极和与晶体管QC13的基极连接的阳极。当节点N1的电位高于节点N2的电位并且阴极与阳极之间的电压达到击穿电压时，二极管D13使电流流通于电路模块13。即，当电流流通于电阻元件R13b并且晶体管QC13的基极-发射极间电压成为阈值电压以上时，电流也流通于晶体管QC13的基极。能够通过以此方式被连接的二极管D13而对静电保护电路的触发电压进行设定。此外，作为二极管D13，也可以使用齐纳二极管。
当电流流通于晶体管QC13的基极时，晶体管QC13将成为导通状态从而使电流从节点N4流向节点N2。另外，当在电阻元件R13a的两端间产生电位差，并且晶体管QA13的发射极-基极间电压成为阈值电压以上时，晶体管QA13将成为导通状态。通过以上的动作，从而使节点N4与节点N2之间的电压被箝位。
晶体管QC11及QC12既可以为横向双极型晶体管，也可以为被形成于P型半导体基板(例如，硅基板)内的P阱中，并向P型半导体基板以及节点N2供给低电位侧的电源电位VSS的晶体管。在该情况下，为了使晶体管QC11以及QC12的发射极与节点N2电分离，而使用了三阱结构。三阱结构是指，例如，通过在P型半导体基板内形成N型的埋入扩散层并且在其上形成P阱而构成的三层结构。
在P阱内形成有成为NPN双极型晶体管的集电极的N型的杂质扩散区域、成为NPN双极型晶体管的发射极的N型的杂质扩散区域和用于向P阱施加电位的P型的杂质扩散区域。另外，齐纳二极管也被形成于P阱内。通过P阱的电阻成分，从而构成了被连接于NPN双极型晶体管的基极与发射极之间的电阻元件。
图4为表示图3所示的晶闸管的布局示例的图。图4(A)为俯视图，图4(B)为图4(A)所示的ⅣB-ⅣB处的剖视图。如图4所示，在P型半导体基板(例如，硅基板)100内形成有N阱110以及P阱120。
在N阱110内形成有N+杂质扩散区域131以及P+杂质扩散区域132。N阱110以及N+杂质扩散区域131相当于晶体管QA13的基极，即图3所示的晶闸管TH13的N栅极，并且相当于晶体管QC13的集电极。另外，P+杂质扩散区域132相当于晶体管QA13的发射极，即图3所示的晶闸管TH13的阳极。
在P阱120内形成有N+杂质扩散区域133以及P+杂质扩散区域134。P阱120以及P+杂质扩散区域134相当于晶体管QC13的基极，即图3所示的晶闸管TH13的P栅极，并且相当于晶体管QA13的集电极。N+杂质扩散区域133相当于晶体管QC13的发射极，即图3所示的晶闸管TH13的阴极。
在杂质扩散区域131～134上电连接有各自的触点141～144。在杂质扩散区域131～134中，包括触点141～144所接触的部分在内的区域131a～134a可以被硅化。
构成图3所示的晶闸管TH13的晶体管QC13以及QA13的基极间的PN结为P阱120和N阱110，它们的杂质浓度较低。因此，晶闸管TH13的耐压与半导体集成电路装置的内部电路20(图1或图2)中所使用的器件(被保护电路)的耐压相比足够高，另外，晶闸管TH13的漏电流与被保护电路的漏电流相比足够小。
图5为表示使用了图3所示的晶闸管以及二极管的静电保护电路的结构例的电路图。如图5所示，电路模块13被连接于节点N1与节点N2之间。另外，二极管D13的阴极与节点N1连接。因此，电路模块13的触发电压通过二极管D13的击穿电压而被设定。
图6为表示图5所示的静电保护电路的I-V特性的示例的图。在图6中，横轴表示电压(V)，纵轴表示电流(A)。当节点N1的电位高于节点N2的电位并且电路模块13的两端间的电压达到触发电压时，二极管D13将成为导通状态，从而使电流从节点N1流向节点N2。由此，节点N1与节点N2之间的电压被箝位。在图6中，电路模块13的触发电压被设定为动作最大电压以上。
图7为表示图3所示的静电保护电路的I-V特性的示例的图。在图7中，横轴表示电压(V)，纵轴表示电流(A)。如图7所示，图3所示的静电保护电路的两端间电压成为将电路模块11的两端间电压V11以及电路模块12的两端间电压V12加上电路模块13的两端间电压V13而得到的电压。在图7中，静电保护电路的触发电压以及保持电压被设定为动作最大电压以上。由于静电保护电路的触发电压通过二极管D13的击穿电压而被设定，因此无需设置电路面积较大的RC计时器。
另外，由于在电路模块11及12的齐纳二极管ZD11及ZD12的PN结处，P型的杂质扩散区域以及N型的杂质扩散区域双方的杂质浓度较高，因此与晶闸管TH13相比漏电流较大。因此，电路模块11及12的齐纳触发双极型晶体管的漏电流例如在晶闸管TH13的漏电流的5倍以上，更加优选为，在晶闸管TH13的漏电流的10倍以上。
以下，作为一个示例而对如下情况进行说明，即，向电路模块11～13施加了相同的电压的情况下，电路模块11及12各自的漏电流与电路模块13的漏电流相比大10倍的情况。并且，为了便于说明而假定漏电流相对于电源电压为线性的情况。
图8为表示图3所示的静电保护电路的通常动作下的等效电路的电路图。在图8中，电阻R1表示被串联连接的电路模块11及12的齐纳触发双极型晶体管，并具有电阻值R。另外，电阻R2表示电路模块13的晶闸管TH13等，并具有电阻值10R。
图9为表示图8所示的等效电路的I-V特性的示例的图。在图9中，横轴表示被施加于电阻R2的两端的电压(V)，纵轴表示流通于电阻R1或R2中的漏电流(任意单位)。另外，实线表示电阻R2的特性，虚线表示电阻R1的特性。被施加于串联连接的电阻R1及R2上的电压的总计为固定值(动作最大电压)。
在图9中，在16V的电压被施加于电阻R1的两端间时，流通的漏电流为10，在16V的电压被施加于电阻R2的两端间时，流通的漏电流为1。由于电阻R1及R2被串联连接，因此，根据流通于电阻R1中的电流与流通于电阻R2中的电流相等这一条件，以○标记所示的点成为动作点。
在此，由于被施加于电阻R1，即被串联连接的电路模块11及12的齐纳触发双极型晶体管上的电压成为动作最大电压的10分之1以下的电压，因此被施加于各个齐纳触发双极型晶体管的集电极-发射极间的电压成为与各自的动作最大电压相比足够低的电压。因此，即使不对齐纳触发双极型晶体管设置限压器，在通常动作下，过电压也不会施加于齐纳触发双极型晶体管上，从而齐纳触发双极型晶体管不至于产生特性的劣化或损坏。
另外，齐纳触发双极型晶体管与晶闸管TH13相比漏电流较大。因此，在通常动作时被施加于电路模块11～13上的电压的比率通过流通于电路模块11～13中的漏电流而被确定。由此，能够在不于电路模块11～13上并联连接电阻元件的条件下，高精度地防止电源刚接通之后的被保护电路的损坏，并且防止长时间的通常动作下的保护器件的损坏或劣化。
在第一实施方式中，对在电路模块11以及12中使用齐纳触发双极型晶体管的情况进行了说明，但除了齐纳触发双极型晶体管以外，还能够使用各种各样的器件。另外，在电路模块11以及12中，可以使用不同的器件。
第二实施方式
图10为表示在本发明的第二实施方式中所使用的电路模块的结构例的电路图。在第二实施方式中，在图3所示的第一实施方式所涉及的静电保护电路上，代替电路模块11或12而设置有图10(A)～图10(D)所示的电路模块14a～14d中的任意一个电路模块。关于其他点，第二实施方式可以与第一实施方式相同。
如图10(A)所示，电路模块14a包括栅极被连接于源极上的N沟道MOS晶体管QN14。晶体管QN14具有与电路模块14a的一端(节点NA)连接的漏极和与电路模块14a的另一端(节点NB)连接的源极以及栅极，当节点N1的电位高于节点N2的电位并且电路模块14a的两端间的电压达到击穿电压时，晶体管QN14会使放电电流流通。在将晶体管QN14的源极以及背栅极(P阱)与节点N2电分离的情况下，为了形成晶体管QN14而使用了三阱结构。
如图10(B)所示，电路模块14b包括栅极被连接于源极上的P沟道MOS晶体管QP14。晶体管QP14具有与电路模块14b的一端(节点NA)连接的源极以及栅极和与电路模块14b的另一端(节点NB)连接的漏极，当节点N1的电位高于节点N2的电位并且电路模块14b的两端间的电压达到击穿电压时，晶体管QP14会使放电电流流通。在使用P沟道MOS晶体管的情况下，由于只需在被设置于P型半导体基板内的N阱中形成P沟道MOS晶体管即可，因此无需使用三阱结构，使用双阱结构便能够形成P沟道MOS晶体管。
如图10(C)所示，电路模块14c包括NPN双极型晶体管QC14和电阻元件R14。晶体管QC14具有与电路模块14c的一端(节点NA)连接的集电极和与电路模块14c的另一端(节点NB)连接的发射极。另外，电阻元件R14被连接于晶体管QC14的基极与发射极之间。在节点N1的电位高于节点N2的电位并且电路模块14c的两端间的电压达到击穿电压时，晶体管QC14会使放电电流流通。
如图10(D)所示，电路模块14d包括PNP双极型晶体管QA14和电阻元件R14。晶体管QA14具有与电路模块14d的一端(节点NA)连接的发射极和与电路模块14d的另一端(节点NB)连接的集电极。另外，电阻元件R14被连接于晶体管QA14的基极与发射极之间。在节点N1的电位高于节点N2的电位并且电路模块14d的两端间的电压达到击穿电压时，晶体管QA14会使放电电流流通。
图11为表示图10(A)所示的N沟道MOS晶体管的第一布局示例的图。图11(A)为俯视图，图11(B)为图11(A)所示的ⅪB-ⅪB处的剖视图。
如图11所示，在P阱30内形成有成为N沟道MOS晶体管的漏极的N+杂质扩散区域32、成为源极的N+杂质扩散区域33及34和用于向P阱30施加电位的P+杂质扩散区域35。另外，在P阱30上，隔着栅极绝缘膜(未图示)而形成有多晶硅等的栅电极36及37。虽然在图11中图示了两个栅电极36及37，但也可以设置三个以上的栅电极。
在杂质扩散区域32～35上电连接有各自的触点42～45。在成为N沟道MOS晶体管的漏极以及源极的N+杂质扩散区域32～34中，包括触点42～44所接触的部分在内的预定的区域32a～34a被硅化，而其他的区域38未被硅化。另外，在P+杂质扩散区域35中，包括触点45所接触的部分在内的区域35a被硅化。
已知在晶体管等放电元件的杂质扩散区域上存在硅化物层的情况下，该放电元件会被非常低的施加电压损坏。在分层分析结果中，认为损坏原因在于，由于在损坏的MOS晶体管的栅电极附近存在有凹口状的电流流过的痕跡，因此在此处产生了局部的电流集中。作为容易产生局部的电流集中的理由，可列举出由于硅化(silicide)技术而引起的杂质扩散区域的低电阻化。
例如，在向N沟道MOS晶体管施加反向电压的情况下，从衬垫(端子)注入的电荷从漏极上的触点被注入至N+杂质扩散区域中，并在N+杂质扩散区域与P阱(沟道区域)的结处引起雪崩击穿(电子雪崩)。而且，通过流出至沟道区域内的电荷，从而在沟道电位与源极电位(基准电位)之间产生使二极管的正向电流流通所需要的电位差，进而由漏极-沟道-源极形成的寄生双极型晶体管进行工作，并以将施加电压箝位的状态而实施放电。
由于在作为放电元件的N沟道MOS晶体管的杂质扩散区域上不存在硅化物层的情况下，杂质扩散区域的电阻率较大，因此从漏极上的触点朝向栅电极，不会集中于一点而是进行均匀的放电，从而放电元件不易被损坏。因此，在本实施方式中，如图11所示，在成为N沟道MOS晶体管的漏极及源极的N+杂质扩散区域32～34中设置有未被硅化的区域38。由此，能够增大静电保护电路的击穿电流，从而提高静电耐量。
图12为表示图10(A)所示的N沟道MOS晶体管的第二布局示例的图。图12(A)为俯视图，图12(B)为图12(A)所示的ⅫB-ⅫB处的剖视图。在第二布局示例中，图11所示的第一布局示例中的漏极和源极的位置变为相反。
如图12所示，在P阱30内形成有成为N沟道MOS晶体管的漏极的N+杂质扩散区域31及32、成为源极的N+杂质扩散区域33、用于向P阱30施加电位的P+杂质扩散区域35。另外，在P阱30上，隔着栅极绝缘膜(未图示)而形成有多晶硅等的栅电极36及37。
在杂质扩散区域31～33及35上电连接有各自的触点41～43及45。在成为N沟道MOS晶体管的漏极以及源极的N+杂质扩散区域31～33中，包括触点41～43所接触的部分在内的预定的区域31a～33a被硅化，而其他的区域38未被硅化。当如第二布局示例那样，将漏极配置于外侧时，被形成于P阱与漏极之间的二极管也成为放电路径，并作用于N沟道MOS晶体管的导通电阻下降的方向上。
图13为表示图10(C)所示的NPN双极型晶体管的布局示例的图。图13(A)为俯视图，图13(B)为图13(A)所示的XIIIB-XIIIB处的剖视图。
如图13所示，在成为NPN双极型晶体管的基极的P阱50内形成有成为集电极的N+杂质扩散区域51、成为发射极的N+杂质扩散区域52及53、用于向P阱50施加电位的P+杂质扩散区域54。另外，通过P阱50的电阻成分，从而构成了被连接于NPN双极型晶体管的基极与发射极之间的电阻元件。
在杂质扩散区域51～54上电连接有各自的触点61～64。在成为NPN双极型晶体管的集电极的N+杂质扩散区域51中，包括触点61所接触的部分在内的预定的区域51a被硅化，而其他的区域55未被硅化。
另外，在成为NPN双极型晶体管的发射极的N+杂质扩散区域52及53中，包括触点62及63所接触的部分在内的区域52a及53a被硅化，在P+杂质扩散区域54中，包括触点64所接触的部分在内的区域54a被硅化。
由于在作为放电元件的NPN双极型晶体管的杂质扩散区域上不存在硅化物层的情况下，杂质扩散区域的电阻值较大，因此从集电极上的触点朝向发射极，不会集中于一点而是进行均匀的放电，从而放电元件不易被损坏。
因此，在本实施方式中，如图13所示，在成为NPN双极型晶体管的集电极的N+杂质扩散区域51中，设置有未被硅化的区域55。由此，能够增大静电保护电路的击穿电流，从而提高静电耐量。
在第二实施方式中，也使用与图3所示的电路模块13的晶闸管TH13相比漏电流较大的晶体管。因此，当在通常动作时节点N1的电位高于节点N2的电位时，图10所示的电路模块14a～14d各自的两端间电压小于晶闸管TH13的阳极与阴极之间的电压。
第三实施方式
图14为表示本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。在第三实施方式中，在图3所示的第一实施方式所涉及的静电保护电路中，代替电路模块11及12而设置有电路模块15及16。关于其他点，第三实施方式可以与第一实施方式相同。
如图14所示，第三实施方式所涉及的静电保护电路包括被串联连接于节点N1与节点N2之间的电路模块15、16及13。图14所示的是一个示例，电路模块的数量或连接顺序是任意的。
电路模块15包括栅极被连接于漏极上的N沟道MOS晶体管QN15。晶体管QN15具有与电路模块15的一端(节点N1)连接的漏极以及栅极和与电路模块15的另一端(节点N3)连接的源极，当节点N1的电位高于节点N2的电位并且电路模块15的两端间的电压达到阈值电压时，晶体管QN15会使放电电流流通。
同样，电路模块16包括栅极被连接于漏极上的N沟道MOS晶体管QN16。晶体管QN16具有与电路模块16的一端(节点N3)连接的漏极以及栅极和与电路模块16的另一端(节点N4)连接的源极，当节点N1的电位高于节点N2的电位并且电路模块14的两端间的电压达到阈值电压时，晶体管QN16会使放电电流流通。
在使晶体管QN15或QN16的源极以及背栅极(P阱)与节点N2电分离的情况下，为了形成晶体管QN15或QN16而使用了三阱结构。
由于晶体管QN15及QN16被连接成，当向各电路模块15及16施加阈值电压以上的电压时始终成为导通状态，因此，各个晶体管的漏极-源极间的电压成为与各自的动作最大电压相比足够低的电压。因此，在通常动作中，晶体管QN15及QN16不至于产生特性的劣化或损坏。
另外，由于晶体管QN15及QN16被连接成，当向各电路模块15以及16施加阈值电压以上的电压时始终成为导通状态，因此，在通常动作时被施加于电路模块15、16及13上的电压的比率通过流通于电路模块15、16及13中的电流而被确定。由此，能够在不于电路模块15、16及13上并联连接电阻元件的条件下，高精度地防止电源刚接通后的被保护电路的损坏，并且，防止长时间的通常动作下的保护器件的损坏或劣化。
图15为表示在本发明的第三实施方式的改变例中所使用的电路模块的图。在图14所示的第三实施方式所涉及的静电保护电路中，代替电路模块15或16而设置图15(A)及图15(B)所示的电路模块15a及15b中的任意一个电路模块。
电路模块15a包括被连接于节点NA与节点NB之间的晶体管QN15。晶体管QN15的栅极被设为开路状态。在通常动作时，漏电流从晶体管QN15的漏极流向源极。另外，当节点N1的电位高于节点N2的电位并且电路模块15a的两端间的电压达到击穿电压时，晶体管QN15会使放电电流流通。
电路模块15b包括被串联连接于节点NA与节点NB之间的晶体管QN15及QN16。晶体管QN15及QN16的栅极可以被设为开路状态，或者，也可以被连接于漏极上。晶体管QN15以及QN16被形成于同一P阱中。
图16为表示图15(B)所示的N沟道MOS晶体管的第一布局示例的图。图16(A)为俯视图，图16(B)为图16(A)所示的XVIB-XVIB处的剖视图。
在第一布局示例中，在设置有被串联连接的多个N沟道MOS晶体管的情况下，将这些晶体管内被施加最高的电位的N沟道MOS晶体管的栅极的两侧的N+杂质扩散区域的部分设为未硅化的区域。另一方面，在设置有被串联连接的多个P沟道MOS晶体管的情况下，将这些晶体管内被施加最低电位的P沟道MOS晶体管的栅极的两侧的P+杂质扩散区域的部分设为未硅化的区域。
如图16所示，在P阱70内形成有成为晶体管QN15的漏极的N+杂质扩散区域71、成为晶体管QN15的源极以及晶体管QN16的漏极的N+杂质扩散区域72及73。另外，形成有成为晶体管QN16的源极的N+杂质扩散区域74及75和向P阱70施加电位的P+杂质扩散区域76。而且，在P阱70上，隔着栅极绝缘膜(未图示)而形成有晶体管QN15的栅电极81及82和晶体管QN16的栅电极83及84。
在杂质扩散区域71及74～76上电连接有各自的触点91及94～96。在成为N沟道MOS晶体管的漏极以及源极的N+杂质扩散区域71～75中，包括触点91、94及95所接触的部分在内的预定的区域71a～75a被硅化，而其他的区域77未被硅化。另外，在P+杂质扩散区域76中，包括触点96所接触的部分在内的区域76a被硅化。
在第一布局示例中，由于成为晶体管QN15的漏极以及源极的N+杂质扩散区域71～73的电阻率较大，因此从晶体管QN15的漏极上的触点91朝向栅极81及82，不会集中于一点而是进行均匀的放电。由此，能够增大静电保护电路的击穿电流，从而提高静电耐量。
图17为表示图15(B)所示的N沟道MOS晶体管的第二布局示例的图。图17(A)为俯视图，图17(B)为图17(A)所示的XVIIB-XVIIB处的剖视图。
在第二布局示例中，在设置有被串联连接的多个N沟道MOS晶体管的情况下，将全部的N沟道MOS晶体管的栅极的两侧的N+杂质扩散区域的部分设为未硅化的区域。另一方面，在设置有被串联连接的多个P沟道MOS晶体管的情况下，将全部的P沟道MOS晶体管的栅极的两侧的P+杂质扩散区域的部分设为未硅化的区域。关于其他点，第二布局示例可以与第一布局示例相同。
在杂质扩散区域71及74～76上电连接有各自的触点91以及94～96。在成为N沟道MOS晶体管的漏极以及源极的N+杂质扩散区域71～75中，包括触点91以及94～95所接触的部分在内的预定的区域71a、74a及75a被硅化，而其他的区域77未被硅化。另外，在P+杂质扩散区域76中，包括触点96所接触的部分在内的区域76a被硅化。
在第二布局示例中，由于成为晶体管QN15及QN16的漏极以及源极的N+杂质扩散区域71～75的电阻率较大，因此与第一布局示例相比保持电压变高。
第四实施方式
图18为表示本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。在第四实施方式中，在图3所示的第一实施方式所涉及的静电保护电路中，代替电路模块11及12而设置有电路模块17及18。关于其他点，第四实施方式可以与第一实施方式相同。
如图18所示，第四实施方式所涉及的静电保护电路包括被串联连接于节点N1与节点N2之间的电路模块17、18及13。图18所示的是一个示例，电路模块的数量或连接顺序是任意的。
电路模块17包括栅极被连接于源极上的耗尽型的N沟道MOS晶体管QN17。晶体管QN17具有与电路模块17的一端(节点N1)连接的漏极和与电路模块17的另一端(节点N3)连接的源极以及栅极，当节点N1的电位高于节点N2的电位并且正电压被施加于电路模块17的两端间时，晶体管QN17会使放电电流流通。
同样，电路模块18包括栅极被连接于源极上的耗尽型的N沟道MOS晶体管QN18。晶体管QN18具有与电路模块18的一端(节点N3)连接的漏极和与电路模块18的另一端(节点N4)连接的源极以及栅极，当节点N1的电位高于节点N2的电位并且正电压被施加于电路模块18的两端间时，晶体管QN18会使放电电流流通。
在晶体管QN17或QN18中，栅极也可以被设为开路状态。另外，在设置有被串联连接的多个N沟道MOS晶体管的情况下，这些N沟道MOS晶体管可以被形成于同一P阱中。这些N沟道MOS晶体管的栅极可以被设为开路状态，或者，也可以被连接于源极上。
由于当向各电路模块17及18施加正电压时，耗尽型的晶体管QN17及QN18始终成为导通状态，因此晶体管QN17及QN18的漏极-源极间的电压成为与各自的动作最大电压相比足够低的电压。因此，在通常动作中，晶体管QN17及QN18不至于产生特性的劣化或损坏。
另外，由于当向各电路模块17及18施加正电压时，耗尽型的晶体管QN17及QN18始终成为导通状态，因此在通常动作时被施加于电路模块17、18及13上的电压的比率通过流通于电路模块17、18及13中的电流而确定。由此，能够在不于电路模块17、18及13上并联连接电阻元件的条件下，高精度地防止电源刚接通后的被保护电路的损坏，并且，防止长时间的通常动作下的保护器件的损坏或劣化。
图19为表示在本发明的第四实施方式的改变例中所使用的电路模块的结构例的电路图。在第四实施方式的改变例中，在图18所示的第四实施方式所涉及的静电保护电路中，代替电路模块17或18而使用图19所示的电路模块19。
电路模块19包括栅极被连接于源极上的耗尽型的P沟道MOS晶体管QP19。晶体管QP19具有与电路模块19的一端(节点NA)连接的源极以及栅极和与电路模块19的另一端(节点NB)连接的漏极，当节点N1的电位高于节点N2的电位并且正电压被施加于电路模块19的两端间时，晶体管QP19会使放电电流流通。
在晶体管QP19中，栅极也可以被设为开路状态。另外，在设置有被串联连接的多个P沟道MOS晶体管的情况下，这些P沟道MOS晶体管可以被形成于同一N阱中。这些P沟道MOS晶体管的栅极可以被设为开路状态，或者，也可以被连接于源极上。
由于耗尽型的晶体管QP19在正电压被施加于电路模块19的两端间时始终成为导通状态，因此晶体管QP19的源极-漏极间的电压成为与晶体管QP19的动作最大电压相比足够低的电压。因此，在通常动作中，晶体管QP19不至于产生特性的劣化或损坏。
另外，由于耗尽型的晶体管QP19在正电压被施加于电路模块19的两端间时始终成为导通状态，因此在通常动作时被施加于多个电路模块上的电压的比率通过流通于这些电路模块中的电流而被确定。由此，能够在不于这些电路模块上并联连接电阻元件的情况下，高精度地防止电源刚接通后的被保护电路的损坏，并且防止长时间的通常动作下的保护器件的损坏或劣化。
第五实施方式
图20为表示在本发明的第五实施方式中所使用的电路模块的结构例的电路图。第五实施方式所涉及的静电保护电路为，在图3所示的第一实施方式所涉及的静电保护电路中对电路模块11～13的连接顺序进行变更，并且对二极管D13的连接对象进行变更后的电路。关于其他点，第五实施方式可以与第一实施方式相同。
二极管D13被连接于晶体管QA13的基极(晶闸管TH13的N栅极)与节点N2之间，并具有与晶体管QA13的基极连接的阴极和与节点N2连接的阳极。当节点N1的电位高于节点N2的电位并且阴极与阳极之间的电压达到击穿电压时，二极管D13会使电流流通于电路模块13中。即，在电流流通于电阻元件R13a中并且晶体管QA13的发射极-基极间电压成为阈值电压以上时，电流也流通于晶体管QA13的基极。
当电流流通于晶体管QA13的基极时，晶体管QA13将成为导通状态，从而电流从节点N1流向节点N3。另外，当在电阻元件R13b的两端间产生电位差，并且晶体管QC13的基极-发射极间电压成为阈值电压以上时，晶体管QC13将成为导通状态。通过以上的动作，从而节点N1与节点N3之间的电压被箝位。
图20所示的静电保护电路的保持电压成为电路模块11～13的保持电压之和。另外，触发电压能够通过二极管D13的击穿电压而进行设定。
图21为表示图20所示的晶闸管的布局示例的图。图21(A)为俯视图，图21(B)为图21(A)所示的XXIB-XXIB处的剖视图。如图21所示，在P型半导体基板(例如，硅基板)100内形成有N阱110以及P阱121，而且，在N阱110内形成有P阱120，从而构成了三阱结构。关于其他点，图21所示的布局示例可以与图4所示的布局示例相同。通过使用三阱结构，从而能够将晶体管QC13的发射极与P型半导体基板100的电位电分离。
根据本实施方式，也能够实现与第一实施方式相同的效果。而且，作为二极管D13，能够使用由P阱121和N+杂质扩散区域构成的二极管。另外，能够按照二极管D13的击穿电压的特性来确定电路结构。
第六实施方式
图22为表示本发明的第六实施方式所涉及的静电保护电路的结构例的电路图。第六实施方式所涉及的静电保护电路为，在图20所示的第五实施方式所涉及的静电保护电路中对电路模块11～13的连接顺序进行变更，并且增加了图14所示的电路模块15的电路。关于其他点，第六实施方式可以与第五实施方式相同。
如图22所示，第六实施方式所涉及的静电保护电路包括被串联连接于节点N1与节点N2之间的电路模块11、13、15及12。图22所示的是一个示例，电路模块的数量或连接顺序是任意的。图22所示的静电保护电路的保持电压成为电路模块11、13、15及12的保持电压之和。另外，触发电压成为电路模块11的触发电压与二极管D13的击穿电压之和。
虽然在图22中，二极管D13被连接于晶体管QA13的基极(晶闸管TH13的N栅极)与节点N2之间，但是二极管D13也可以被连接于晶体管QA13的基极与节点N5之间。在该情况下，静电保护电路的触发电压成为电路模块11的触发电压、电路模块12的触发电压与二极管D13的击穿电压之和。因此，能够通过二极管D13的击穿电压与几个器件的触发电压之和来设定静电保护电路的触发电压。
如此，通过考虑各个器件的触发电压以及保持电压而进行组合，从而能够比较任意地设定静电保护电路的触发电压以及保持电压。而且，在作为器件而使用了齐纳触发双极型晶体管或齐纳触发晶闸管的情况下，由于能够通过离子掺杂而任意地设定齐纳二极管的击穿电压，因此能够更加细致地设定触发电压以及保持电压。
第七实施方式
图23为表示本发明的第七实施方式所涉及的静电保护电路的结构例的电路图。在第七实施方式中，在图20所示的第五实施方式所涉及的静电保护电路中，代替电路模块13而设置有从电路模块13中削除了电阻元件13b的电路模块13a。关于其他点，第七实施方式可以与第五实施方式相同。
如图23所示，第七实施方式所涉及的静电保护电路包括被串联连接于节点N1与节点N2之间的电路模块13a、11及12。图23所示的是一个示例，电路模块的数量或连接顺序是任意的。图23所示的静电保护电路的保持电压成为电路模块13a、11及12的保持电压之和。另外，触发电压能够通过二极管D13的击穿电压而进行设定。
例如，电路模块13a的晶闸管TH13使用双阱结构而被形成。另外，晶闸管TH13的P栅极经由P阱的寄生电阻(未图示)而与节点N2(P型半导体基板)连接。因此，由于无需另外设置图20所示的电路模块13的电阻元件R13b，因此能够减小电路面积。
图24为表示通过双阱结构而构成了图23所示的晶闸管的情况下的第一布局示例的图。图24(A)为俯视图，图24(B)为图24(A)所示的XXⅣB-XXⅣB处的剖视图。在第一布局示例中，共用阴极的两个晶闸管被左右对称地配置。以下，对图中左侧的晶闸管进行说明。
如图24所示，在P型半导体基板(例如，硅基板)100内形成有N阱110、P阱120及121。在N阱110内形成有N+杂质扩散区域131以及P+杂质扩散区域132。N阱110以及N+杂质扩散区域131相当于晶体管QA13的基极，即图23所示的晶闸管TH13的N栅极，并且相当于晶体管QC13的集电极。另外，P+杂质扩散区域132相当于晶体管QA13的发射极，即图23所示的晶闸管TH13的阳极。
在P阱120内形成有N+杂质扩散区域133。P阱120相当于晶体管QC13的基极，即图23所示的晶闸管TH13的P栅极，并且相当于晶体管QA13的集电极。N+杂质扩散区域133相当于晶体管QC13的发射极，即图23所示的晶闸管TH13的阴极。在P阱121内形成有与节点N2电连接的P+杂质扩散区域135。晶体管QC13的基极经由P阱120的寄生电阻而与P型半导体基板100电连接。
如此，通过由双阱结构构成晶闸管TH13，并且在俯视观察时由相当于晶闸管TH13的N栅极的N阱110包围相当于晶闸管TH13的P栅极的P阱120，从而能够使晶闸管TH13的P栅极与P型半导体基板100经由较高的阻抗而连接。因此，无需用于对晶闸管TH13的P栅极的电位进行控制的P+杂质扩散区域和与P栅极连接的电阻元件，从而能够减小电路面积。另一方面，由于晶体管QC13易于导通，因此仅通过N栅极便能够可靠地将晶闸管TH13置于导通状态。
图25为表示通过双阱结构而构成了图23所示的晶闸管的情况下的第二布局示例的俯视图，图26为表示通过双阱结构而构成了图23所示的晶闸管的情况下的第三布局示例的俯视图。如图25以及图26所示，用于对N栅极的电位进行控制的N+杂质扩散区域131可以被配置于P+杂质扩散区域132以及N+杂质扩散区域133的图中上下的位置处。当如图25或图26那样配置杂质扩散区域131～133时，能够在图中横向上使静电保护电路小型化。
第八实施方式
图27为表示本发明的第八实施方式所涉及的静电保护电路的结构例的电路图。在第八实施方式中，在图3所示的第一实施方式所涉及的静电保护电路中，代替电路模块13而设置有从电路模块13中削除了电阻元件R13a的电路模块13b。关于其他点，第八实施方式可以与第一实施方式相同。
如图27所示，第八实施方式所涉及的静电保护电路包括被串联连接于节点N1与节点N2之间的电路模块11、12及13b。图27所示的是一个示例，电路模块的数量或连接顺序是任意的。图27所示的静电保护电路的保持电压成为电路模块11、12及13b的保持电压之和。另外，触发电压能够通过二极管D13的击穿电压而进行设定。
例如，电路模块13b的晶闸管TH13使用三阱结构而被形成。另外，晶闸管TH13的N栅极经由深N阱以及N阱的寄生电阻(未图示)而与节点N1连接。因此，由于无需另外设置图3所示的电路模块13的电阻元件13a，因此能够减小电路面积。
图28为表示通过三阱结构而构成了图27所示的晶闸管的情况下的布局示例的图。图28(A)为俯视图，图28(B)为图28(A)所示的XXVIIIB-XXVIIIB处的剖视图。在该布局示例中，共用阳极的两个晶闸管被左右对称地配置。以下，对图中左侧的晶闸管进行说明。
如图28所示，在P型半导体基板(例如，硅基板)100内形成有深N阱101、N阱110及111以及P阱120。在N阱110内形成有P+杂质扩散区域132。N阱110相当于晶体管QA13的基极，即图27所示的晶闸管TH13的N栅极，并且相当于晶体管QC13的集电极。另外，P+杂质扩散区域132相当于晶体管QA13的发射极，即图27所示的晶闸管TH13的阳极。
在P阱120内形成有N+杂质扩散区域133以及P+杂质扩散区域134。P阱120以及P+杂质扩散区域134相当于晶体管QC13的基极，即图27所示的晶闸管TH13的P栅极，并且相当于晶体管QA13的集电极。N+杂质扩散区域133相当于晶体管QC13的发射极，即图27所示的晶闸管TH13的阴极。在N阱111内形成有与节点N1电连接的N+杂质扩散区域136。晶体管QA13的基极经由N阱110、深N阱101以及N阱111的寄生电阻而与节点N1连接。
如此，通过由三阱结构构成晶闸管TH13，并且在俯视观察时由相当于晶闸管TH13的P栅极的P阱120包围相当于晶闸管TH13的N栅极的N阱110，从而能够使晶闸管TH13的N栅极与节点N1经由较高的阻抗而连接。因此，无需用于对晶闸管TH13的N栅极的电位进行控制的N+杂质扩散区域和与N栅极连接的电阻元件，从而能够减小电路面积。另一方面，由于晶体管QA13易于导通，因此仅通过P栅极便能够可靠地将晶闸管TH13置于导通状态。
第九实施方式
图29为表示本发明的第九实施方式所涉及的静电保护电路的结构例的电路图。在第九实施方式所涉及的静电保护电路中，图23所示的电路模块13a、11及12和图27所示的电路模块13b被串联连接于节点N1与节点N2之间。二极管D13的阴极与电路模块13a的晶闸管TH13的N栅极连接，二极管D13的阳极与电路模块13b的晶闸管TH13的P栅极连接。关于其他点，第九实施方式可以与第七实施方式或第八实施方式相同。
例如，电路模块13a的晶闸管TH13由双阱结构构成。电路模块13a的布局可以与图24所示的布局相同。另外，电路模块13b的晶闸管TH13由三阱结构构成。电路模块13b的布局可以与图28所示的布局相同。
根据第九实施方式，静电保护电路的保持电压与图23或图27所示的静电保护电路相比，高出晶闸管这一级的量。由于晶闸管的保持电压较低，因此能够细致地对静电保护电路的保持电压进行调节。
第十实施方式
虽然在第一至第九实施方式中，为了设定触发电压而使用了一个二极管D13，但在第十实施方式所涉及的静电保护电路中，代替二极管D13而设置有过电压检测电路150。关于其他点，第十实施方式可以与第一至第九实施方式中的任意一个实施方式相同。
图30为表示本发明的第十实施方式所涉及的静电保护电路的结构例的电路图。在第十实施方式中，在图3所示的第一实施方式所涉及的静电保护电路中，代替二极管D13而设置有过电压检测电路150。例如，图30所示的过电压检测电路150包括被串联连接的多个二极管D14～D16。二极管D14～D16的击穿电压被设定为低于晶闸管TH13的击穿电压。
过电压检测电路150具有与图30所示的晶闸管TH13的P栅极连接的一端或与图20所示的晶闸管TH13的N栅极连接的另一端，当节点N1的电位高于节点N2的电位并且两端间的电压达到击穿电压(breakdown voltage)时，过电压检测电路150使电流流通于包含晶闸管TH13的电路模块13中。
在过电压检测电路150中，通过串联连接击穿电压较低的多个二极管D14～D16，从而能够较为任意地设定触发电压。而且，当二极管D14～D16的击穿电压较低时，击穿后的导通电阻变小，因此能够减小二极管D14～D16的尺寸。
另外，在过电压检测电路150中，除了二极管以外，还能够使用当被施加某固定的电压时会使电流流通的器件。例如，可以使用如图10(A)所示那样栅极被连接于源极上的N沟道MOS晶体管QN14，或者，使用如图10(B)所示那样栅极被连接于源极上的P沟道MOS晶体管QP14。
或者，可以使用图10(C)所示的NPN双极型晶体管QC14以及电阻元件R14，或者，可以使用图10(D)所示的PNP双极型晶体管QA14以及电阻元件R14。通过以如上方式被连接的二极管或晶体管，从而能够对静电保护电路的触发电压进行设定。
根据以上的实施方式，由于多个电路模块被串联连接，因此能够将保持电压设定为较高。另外，由于至少一个电路模块包括漏电流较小的晶闸管，并且在其他的电路模块中使用相对于印加电压的电流比较大的器件或连接，以使通常动作时其他的电路模块的两端间的电压小于晶闸管的阳极与阴极之间的电压，因此通常动作时被施加于多个电路模块的电压的比率通过流通于电路模块中的电流而被确定。
由此，能够在不于多个电路模块上并联连接电阻元件的条件下，高精度地防止电源刚接通后的被保护电路的损坏，并且防止长时间的通常动作下的保护器件的损坏或劣化。其结果为，与专利文献1的图9所示的现有技术相比，由于无需用于分压的电阻元件，因此能够减小电路面积(芯片尺寸)。另外，由于晶闸管的漏电流较小，因此在通常动作时，过电压不易被施加于其他的电路模块上，从而能够扩大构成其他的电路模块的器件的选择范围。
第十一实施方式
图31为表示ESD抗扰度实验(静电放电抗扰度实验)的标准(IEC61000-4-2)下的放电电流波形的图。该标准为，针对被暴露在来自带电的操作者的直接的或经由接近的物体的静电放电中的电子设备的标准。在图31中A5所示的最初的峰值的上升时间tr非常短而为0.8nsec±25％。与此相对，在人体放电模式(HBM)的实验方法中，上升时间大约为10nsec。在图31中，在A6所示的第二峰值处，虽然与A5所示的最初的峰值相比上升较慢，但在较长的期间内进行电流的施加。
图32为用于对ESD抗扰度实验的等级进行说明的图。图32(A)示出了针对按照ESD抗扰度实验的标准(IEC61000-4-2)所进行的ESD实验而推荐的实验等级的范围(严格等级)。图32(B)示出了ESD产生设备的输出电流波形定义。
在图32(B)中，Ip表示最初的放电峰值电流，tr表示放电开关上升时间，I30表示30ns处的电流值，I60表示60ns处的电流值。例如，在实验等级1的情况下，指示电压为2kV，最初的放电峰值电流以7.5A流通，30ns处的电流值为4A。
ESD抗扰度实验是为了在符合电子设备的实际使用情况的现实的ESD等级下，对动作的持续性或可靠性进行验证而被实施的。例如，在将半导体集成电路装置(IC)安装于电路基板(实验用基板)上，并在向IC供给电源的状态下，对IC的电源端子等施加由放电枪产生的放电脉冲。由于该放电脉冲，因而有大电流流通于IC的电源端子间。
由于第一至第十实施方式所涉及的静电保护电路被所施加的电压触发而开始进行放电动作，因此相对于浪涌电流的反应较快，从而存在由于ESD抗扰度实验而产生的浪涌电流全部流入至IC内部的静电保护电路中的可能性。因此，为了满足实验等级1，需要将静电保护电路设计成，即使流通有7.5A以上的电流也不会损坏。
例如，参照图34，在搭载有半导体集成电路装置(IC)200的电子设备的通常动作时，电源电压从电子设备的电源电路210被供给至IC200。在旁路电容器CB1被连接于电源端子P1与电源端子P2之间的情况下，通过旁路电容器CB1而实施噪声对策。该旁路电容器CB1例如被设置于安装有IC200的电路基板201上。
当针对这样的电子设备而实施ESD抗扰度实验时，通过旁路电容器CB1，能够在某种程度上去除噪声成分。但是，在电源电路210的输出阻抗较高且电路基板201的配线的寄生电阻RB1及RB2的电阻值较低的情况下，存在由于ESD抗扰度实验而产生的浪涌电流全部流入至IC200内的可能性。以下说明的第十一实施方式的目的在于解决这样的问题。
图33为表示本发明的第十一实施方式所涉及的静电保护电路的结构例的电路图。在第十一实施方式所涉及的静电保护电路中，在包括被串联连接于节点N1与节点N2之间的多个电路模块的结构上增加了过电压检测电路160以及逆变器170。关于其他点，第十一实施方式可以与第一至第十实施方式中的任意一个实施方式相同。
如图33所示，静电保护电路包括被串联连接于节点N1与节点N2之间的电路模块11、12及13a。图33所示的是一个示例，电路模块的数量或连接顺序是任意的。各电路模块11、12及13a与在图23所示的第六实施方式中所说明的电路模块相同。
而且，静电保护电路包括过电压检测电路160和逆变器170。过电压检测电路160例如包括二极管或晶体管(在图33中，作为一个示例，图示了齐纳二极管ZD60)、电阻元件R60和电容器C60，并对被施加于节点N1与节点N2之间的过电压进行检测，且生成检测信号。
在节点N1的电位高于节点N2的电位并且阴极与阳极之间的电压达到击穿电压时，齐纳二极管ZD60对逆变器170的输入节点N5与节点N2之间的电压进行箝位。因此，齐纳二极管ZD60与在第一至第十实施方式中的任意一个实施方式中所说明的二极管D13相同，能够对静电保护电路的触发电压进行设定。或者，也可以代替齐纳二极管ZD60而使用如图10所示的MOS晶体管或双极型晶体管。
逆变器170相当于延迟电路，所述延迟电路例如包括P沟道MOS晶体管QP70和N沟道MOS晶体管QN70，并至少使由过电压检测电路160生成的检测信号延迟且向电路模块13a的晶闸管TH13的栅极进行供给。逆变器170使被施加于输入节点N5上的检测信号延迟，并使电平反转而生成输出信号，且从输出节点N6输出输出信号。
逆变器170中的延迟时间例如被设为10ns。逆变器170的输出节点N6与电路模块13a的晶闸管TH13的P栅极连接，晶闸管TH13的P栅极通过逆变器170的输出信号而被控制。
当节点N1的电位高于节点N2的电位并且节点N1与节点N2之间的电压达到某固定电压时，过电压检测电路160使被施加于逆变器170的输入节点N5上的检测信号激活为低电平。或者，在由于静电的放电等而使节点N1与节点N2之间的电压急剧上升时，过电压检测电路160将被施加于逆变器170的输入节点N5上的检测信号激活为低电平。
在从检测信号被激活为低电平起经过了10ns之后，逆变器170将输出信号激活为高电平。由此，电路模块13a的晶闸管TH13成为导通状态。虽然在图33中图示了晶闸管TH13的P栅极被控制的结构，但也可以对晶闸管TH13的N栅极进行控制。
如上所述，当通过逆变器170而对晶闸管TH13进行驱动时，在从由于ESD抗扰度实验而产生浪涌电流起到经过了10ns为止的期间内，晶闸管TH13依然保持断开状态。即，由于在图31中A5所示的最初的放电峰值电流Ip流通的期间内，静电保护电路处于断开状态，因此浪涌电流不会流入至电源电路或旁路电容器中，从而实验等级1中的最初的放电峰值电流7.5A不会流入IC内部。其结果为，作为静电保护电路，只需考虑图31中A6所示的第二峰值的电流4A而进行设计即可。
根据本实施方式，能够在从ESD中有效地保护半导体集成电路装置的内部电路的同时，防止由于ESD抗扰度实验而产生的浪涌电流全部流入至静电保护电路中的情况。其结果为，能够实现静电保护电路的小型化。而且，根据本发明的第一至第十一实施方式，能够提供一种通过内置可将保持电压设定为较高并且可实现小型化的静电保护电路，从而抑制了芯片尺寸的增大的高耐压的半导体集成电路装置。
电子设备1
接下来，对本发明的各实施方式所涉及的电子设备进行说明。
图34为表示本发明的第一实施方式所涉及的电子设备的结构例的电路图。该电子设备包括本发明的一个实施方式所涉及的半导体集成电路装置200、齐纳二极管ZD1、旁路电容器CB1和电源电路210。齐纳二极管ZD1以及旁路电容器CB1与半导体集成电路装置200一起被安装于电路基板201上。在电路基板201的配线中存在寄生电阻RB1及RB2。
电源电路210向电路基板201供给电源电压。由此，半导体集成电路装置200的电源端子P1被供给高电位侧的电源电位VDD，电源端子P2被供给低电位侧的电源电位VSS。齐纳二极管ZD1与半导体集成电路装置200一起被安装于电路基板201上，并被配置于半导体集成电路装置200的电源端子P1及P2的附近。
齐纳二极管ZD1具有与电源端子P1连接的阴极和与电源端子P2连接的阳极。在电源端子P1的电位高于电源端子P2的电位并且阴极-阳极间的电压达到击穿电压时，齐纳二极管ZD1会使放电电流流通。
根据本实施方式，通过在电路基板201上设置齐纳二极管ZD1，从而由于ESD抗扰度实验而产生的浪涌电流流向齐纳二极管ZD1。因此，由于流向静电保护电路10的电流减少，因此能够实现静电保护电路10的进一步的小型化。
电子设备2
图35为表示本发明的第二实施方式所涉及的电子设备的结构例的框图。如图35所示，该电子设备可以包括CPU220、操作部230、ROM(Read Only Memory，只读存储器)240、RAM(Random Access Memory，随机存取存储器)250、通信部260、显示部270和音频输出部280。
在此，CPU220以及ROM240～音频输出部280中的至少一部分被内置于本发明的一个实施方式所涉及的半导体集成电路装置中。并且，可以省略或变更图35所示的结构要素的一部分，或者，也可以对图35所示的结构要素附加其他的结构要素。
CPU220根据被存储于ROM240等中的程序，利用从外部供给的数据等而实施各种信号处理或控制处理。例如，CPU220根据从操作部230供给的操作信号而实施各种信号处理，或者，对通信部260进行控制以与外部之间进行数据通信，或者，生成用于使显示部270显示各种图像的图像信号，或者，生成用于使音频输出部280输出各种音频的音频信号。
操作部230例如为包括操作键或按钮开关等的输入装置，并将与用户的操作相对应的操作信号输出至CPU220。ROM240对供CPU220实施各种信号处理或控制处理的程序或数据等进行存储。另外，RAM250作为CPU220的工作区域而被使用，并临时存储从ROM240读取的程序或数据、利用操作部230而被输入的数据或CPU220根据程序而执行的运算的结果等。
通信部260例如由模拟电路以及数字电路构成，并实施CPU220与外部装置之间的数据通信。显示部270例如包括LCD(液晶显示装置)等，并根据从CPU220供给的图像信号而显示各种图像。另外，音频输出部280例如包括扬声器等，并根据从CPU220供给的音频信号而输出音频。
作为电子设备，例如，对应有手表或座钟等时钟、计时器、移动电话等移动终端、数码照相机、数码摄像机、电视、可视电话、防盗用视频监视器、头戴式显示器、个人电子计算机、打印机、网络设备、复合机、车载装置(导航装置等)、电子计算器、电子词典、电子游戏设备、机器人、测量设备以及医疗设备(例如，电子体温计、血压计、血糖仪、心电图测量装置、超声波诊断装置以及电子内窥镜)等。根据以上的实施方式，利用抑制了芯片尺寸的增大的高耐压的半导体集成电路装置，从而能够以低成本提供可靠性较高的电子设备。
在本发明中，还能够通过组合上述几个实施方式而使用。如此，本发明并不限定于以上说明的实施方式，而是能够由在本技术领域中具有公知常识的人员在本发明的技术思想内实施大量的变形。
符号说明
1、2…二极管；3、4…电源配线；10…静电保护电路；11～19、13a、13b、14a～14d、15a、15b…电路模块；20…内部电路；30、50、70、120、121…P阱；31～35、51～54、71～76、131～136…杂质扩散区域；36、37、81～84…栅电极；41～45、61～64、91～96、141～144…触点；100…P型半导体基板；101…深N阱；110、111…N阱；150、160…过电压检测电路；170…逆变器；200…半导体集成电路装置；201…电路基板；210…电源电路；220…CPU；230…操作部；240…ROM；250…RAM；260…通信部；270…显示部；280…音频输出部；P1、P2…电源端子；P3…信号端子；ZD1～ZD60…齐纳二极管；D13～D16…二极管；QA13、QA14…PNP双极型晶体管；QC11～QC14…NPN双极型晶体管；QP14～QP70…P沟道MOS晶体管；QN13～QN70…N沟道MOS晶体管；TH13…晶闸管；R11～R60、R13a、R13b…电阻元件；RB1、RB2…寄生电阻；C60…电容器；CB1…旁路电容器。

Claims (10)

1.一种静电保护电路，其为经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接的静电保护电路，
所述静电保护电路具备多个电路模块，所述多个电路模块被串联连接于所述第一节点与所述第二节点之间，
所述多个电路模块内的至少一个电路模块包括晶闸管，所述晶闸管具有与该电路模块的一端连接的阳极以及与该电路模块的另一端连接的阴极，
当在通常动作时所述第一节点的电位高于所述第二节点的电位时，所述多个电路模块内的其他的电路模块的两端间的电压小于所述晶闸管的阳极与阴极之间的电压。
2.如权利要求1所述的静电保护电路，其中，
所述多个电路模块内的其他的至少一个电路模块包括：
双极型晶体管，其具有与该电路模块的一端连接的集电极以及与该电路模块的另一端连接的发射极；
电阻元件，其被连接于所述双极型晶体管的基极与发射极之间；
齐纳二极管，其被连接于所述双极型晶体管的集电极与基极之间，当所述第一节点的电位高于所述第二节点的电位并且该电路模块的两端间的电压达到击穿电压时，所述齐纳二极管使电流流通于所述电阻元件或所述双极型晶体管的基极。
3.如权利要求1所述的静电保护电路，其中，
所述多个电路模块内的其他的至少一个电路模块包括金属氧化物半导体晶体管，所述金属氧化物半导体晶体管具有与该电路模块的一端连接的漏极以及与该电路模块的另一端连接的源极，当所述第一节点的电位高于所述第二节点的电位并且该电路模块的两端间的电压达到预定的电压时，所述金属氧化物半导体晶体管使放电电流流通。
4.如权利要求1所述的静电保护电路，其中，
所述多个电路模块内的其他的至少一个电路模块包括双极型晶体管，所述双极型晶体管具有与该电路模块的一端连接的集电极以及与该电路模块的另一端连接的发射极，当所述第一节点的电位高于所述第二节点的电位并且该电路模块的两端间的电压达到预定的电压时，所述双极型晶体管使放电电流流通。
5.如权利要求3或4所述的静电保护电路，其中，
在所述金属氧化物半导体晶体管的漏极或源极中，或者在所述双极型晶体管的集电极中，包括触点所接触的部分在内的预定的区域被硅化，而其他区域未被硅化。
6.如权利要求1至5中任一项所述的静电保护电路，其中，
还具备二极管或晶体管，所述二极管或晶体管具有与所述晶闸管的P栅极连接的一端或与所述晶闸管的N栅极连接的另一端，当所述第一节点的电位高于所述第二节点的电位并且两端间的电压达到击穿电压时，所述二极管或晶体管使电流流通于包含所述晶闸管的电路模块中。
7.如权利要求1至5中任一项所述的静电保护电路，其中，
还具备：
过电压检测电路，其包括二极管或晶体管，并对被施加于所述第一节点与所述第二节点之间的过电压进行检测，且生成检测信号；
延迟电路，其至少使由所述过电压检测电路生成的检测信号延迟并向所述晶闸管的栅极进行供给。
8.一种半导体集成电路装置，具备：
权利要求1至7中任一项所述的静电保护电路。
9.一种电子设备，具备：
权利要求8所述的半导体集成电路装置。
10.如权利要求9所述的电子设备，其中，
还具备齐纳二极管，所述齐纳二极管与所述半导体集成电路装置一起被安装于电路基板上，并具有与所述第一端子连接的阴极和与所述第二端子连接的阳极。
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