JP2014120547A - Ｅｓｄ保護回路 - Google Patents

Abstract

【課題】リーク電流の増大を抑制することが可能なＥＳＤ保護回路を提供すること。
【解決手段】一実施の形態によれば、ＥＳＤ保護回路１は、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に縦積み接続された第１及び第２クランプ回路Ｇ１＿１，Ｇ２＿１を備える。第１クランプ回路Ｇ１＿１は、トランジスタＭＮ１＿１を有する。第２クランプ回路Ｇ２＿１は、ＲＣタイマＴ２＿１と、ＲＣタイマＴ２＿２の出力がゲート及びバックゲートに供給されるトランジスタＭＮ２＿１と、を有する。
【選択図】図１

Description

本発明はＥＳＤ保護回路に関し、例えばリーク電流の低減に適したＥＳＤ保護回路に関する。

一般的に、半導体集積回路には、静電気による破壊を防止するためにＥＳＤ保護回路が設けられている。ＥＳＤ保護回路は、例えば、Ｉ／Ｏ端子及び接地電圧端子ＧＮＤ間、Ｉ／Ｏ端子及び電源電圧端子ＶＤＤ間、及び、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間の何れかに設けられる。このうち、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に設けられるＥＳＤ保護回路は、ＥＳＤ保護動作時のホールド電圧を電源電圧よりも高く設定することが望ましい。

関連する技術が特許文献１に開示されている。特許文献１には、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に、ＲＣタイマを有するクランプ回路を２つ縦積みにした半導体集積回路が開示されている。それにより、この半導体集積回路は、ホールド電圧を高く設定することができる。

特許第４０４３８５５号明細書

しかし、関連する技術の構成では、ＲＣタイマの働きによりトリガ電圧が電源電圧よりも低くなってしまう可能性が高い。そのため、関連する技術の構成では、通常動作時に電源電圧がトリガ電圧に達してしまい、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間にリーク電流が流れてしまう恐れがあった。この場合、関連する技術の構成は、リーク電流の増大を抑制することができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、ＥＳＤ保護回路は、第１及び第２電源端子間に縦積み接続された第１及び第２クランプ回路と、を備え、前記第１クランプ回路は、第１高電位側ノードにドレインが接続され、第１低電位側ノードにソース及びゲートが接続された第１保護トランジスタを有し、前記第２クランプ回路は、第２高電位側ノードに一端が接続された第１抵抗素子と、第２低電位側ノードと前記第１抵抗素子の他端との間に設けられた容量素子と、前記第１抵抗素子及び前記容量素子間のノードの電位に応じた論理値の制御信号を出力するインバータと、前記第２高電位側ノードにドレインが接続され、前記第２低電位側ノードにソースが接続され、かつ、ゲート及びバックゲートに前記制御信号が供給される、第２保護トランジスタと、を有する。

前記一実施の形態によれば、リーク電流の増大を抑制することが可能なＥＳＤ保護回路を提供することができる。

実施の形態１にかかるＥＳＤ保護回路の構成例を示す図である。 実施の形態１にかかるＥＳＤ保護回路に設けられたＲＣタイマの構成例を示す図である。 第１クランプ回路単体を備えたＥＳＤ保護回路の構成を示す図である。 第１クランプ回路単体を備えたＥＳＤ保護回路のＩＶ特性を示す図である。 第２クランプ回路単体を備えたＥＳＤ保護回路の構成を示す図である。 第２クランプ回路単体を備えたＥＳＤ保護回路のＩＶ特性を示す図である。 実施の形態１にかかるＥＳＤ保護回路のＩＶ特性を示す図である。 実施の形態１にかかるＥＳＤ保護回路の動作を説明するための図である。 実施の形態１にかかるＥＳＤ保護回路の動作を説明するための図である。 実施の形態１にかかるＥＳＤ保護回路の動作を説明するための図である。 実施の形態１にかかるＥＳＤ保護回路の変形例を示す図である。 実施の形態２にかかるＥＳＤ保護回路の構成例を示す図である。 実施の形態２にかかるＥＳＤ保護回路の第１の具体的構成例を示す図である。 図１１Ａに示すＥＳＤ保護回路のＩＶ特性を示す図である。 実施の形態２にかかるＥＳＤ保護回路の第２の具体的構成例を示す図である。 図１１Ｂに示すＥＳＤ保護回路のＩＶ特性を示す図である。 実施の形態２にかかるＥＳＤ保護回路の変形例を示す図である。 実施の形態３にかかるＥＳＤ保護回路の構成例を示す図である。 実施の形態４にかかるＥＳＤ保護回路の構成例を示す図である。 実施の形態５にかかるＥＳＤ保護回路の構成例を示す図である。 実施の形態６にかかるＥＳＤ保護回路の一部のレイアウト構成例を示す図である。 実施の形態に至る前の構想にかかるＥＳＤ保護回路の第１の構成例を示す図である。 実施の形態に至る前の構想にかかるＥＳＤ保護回路の課題を説明するための図である。 実施の形態に至る前の構想にかかるＥＳＤ保護回路の課題を説明するための図である。 実施の形態に至る前の構想にかかるＥＳＤ保護回路の第２の構成例を示す図である。 図２１Ａに示すＥＳＤ保護回路のＩＶ特性を示す図である。 実施の形態に至る前の構想にかかるＥＳＤ保護回路の第３の構成例を示す図である。 図２２Ａに示すＥＳＤ保護回路のＩＶ特性を示す図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかるＥＳＤ保護回路１の構成例を示す図である。本実施の形態にかかるＥＳＤ保護回路１は、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に、ＲＣタイマを有しない第１クランプ回路と、ＲＣタイマを有する第２クランプ回路と、を縦積みにしている。それにより、本実施の形態にかかるＥＳＤ保護回路１は、トリガ電圧を電源電圧Ｖｐｗｒより大きく設定することができるため、通常動作時に電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に流れるリーク電流の増大を抑制することができる。以下、具体的に説明する。

（ＥＳＤ保護回路１の構成）
図１に示すＥＳＤ保護回路１は、第１クランプ回路Ｇ１＿１と、第２クランプ回路Ｇ２＿１と、を備える。第１クランプ回路Ｇ１＿１は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ１＿１を有する。第２クランプ回路Ｇ２＿１は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ２＿１と、ＲＣタイマ（ＲＣ−Ｔｉｍｅｒ）Ｔ２＿１と、を有する。なお、トランジスタＭＮ１＿１は、第１保護トランジスタとも称する。トランジスタＭＮ２＿１は、第２保護トランジスタとも称する。

第１クランプ回路Ｇ１＿１及び第２クランプ回路Ｇ２＿１は、電源電圧端子（第１電源端子）ＶＤＤと、接地電圧端子（第２電源端子）ＧＮＤと、の間に縦積み接続されている（縦積みされている）。例えば、通常動作時、電源電圧端子ＶＤＤには電源電圧Ｖｐｗｒが供給され、接地電圧端子ＧＮＤには０Ｖの接地電圧（電源電圧）が供給される。

具体的には、第１クランプ回路Ｇ１＿１の高電位側ノード（第１高電位側ノード）Ａ１は電源電圧端子ＶＤＤに接続され、第１クランプ回路Ｇ１＿１の低電位側ノード（第１低電位側ノード）Ｂ１はノードＮ１に接続されている。第２クランプ回路Ｇ２＿１の高電位側ノード（第２高電位側ノード）Ａ２はノードＮ１に接続され、第２クランプ回路Ｇ２＿１の低電位側ノード（第２低電位側ノード）Ｂ２は接地電圧端子ＧＮＤに接続されている。

より具体的には、トランジスタＭＮ１＿１では、ソース及びゲートがノードＮ１に接続され、ドレインが電源電圧端子ＶＤＤに接続されている。トランジスタＭＮ２＿１では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ１に接続されている。そして、ＲＣタイマＴ２＿１は、トランジスタＭＮ２＿１のソース−ドレイン間に設けられ、制御信号を当該トランジスタＭＮ２＿１のゲート及びバックゲートに供給している。

図２は、ＲＣタイマＴ２＿１の具体的構成例を示す図である。図２に示すＲＣタイマＴ２＿１は、トランジスタｍｐ２１，ｍｎ２１と、抵抗素子（第１抵抗素子）Ｒ２１と、容量素子Ｃ２１と、を有する。

トランジスタｍｐ２１では、ソースがノードＮ１に接続され、ドレインがトランジスタＭＮ２＿１のゲート及びバックゲートに接続され、ゲートがノードＮ２１に接続されている。トランジスタｍｎ２１では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがトランジスタＭＮ２＿１のゲート及びバックゲートに接続され、ゲートがノードＮ２１に接続される。なお、トランジスタｍｐ２１，ｍｎ２１によりインバータが構成されている。当該インバータは、ノードＮ２１の電位に応じた論理値の制御信号を生成し、トランジスタＭＮ２＿１のゲート及びバックゲートに供給する。

抵抗素子Ｒ２１は、ノードＮ１と、ノードＮ２１と、の間に設けられている。容量素子Ｃ２１は、接地電圧端子ＧＮＤと、ノードＮ２１と、の間に設けられている。

（各クランプ回路Ｇ１＿１，Ｇ２＿１単体での動作）
まず、ＥＳＤ保護回路１の動作を説明する前に、図３Ａ，図３Ｂ，図４Ａ，図４Ｂを用いて、各第１及び第２クランプ回路Ｇ１＿１，Ｇ２＿１を単体で備えたＥＳＤ保護回路の動作を説明する。

図３Ａは、第１クランプ回路Ｇ１＿１単体を備えたＥＳＤ保護回路１００を示す図である。図３Ｂは、図３Ａに示すＥＳＤ保護回路１００のＩＶ特性を示す図である。

ＥＳＤ保護回路１００では、静電気により電源電圧端子ＶＤＤの電圧が上昇してトリガ電圧Ｖｔ１に達すると、トランジスタＭＮ１＿１がブレークダウンする。その後、トランジスタＭＮ１＿１では、ソース−ドレイン間に形成された寄生バイポーラが動作することで、スナップバック現象が発生する。それにより、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間の電位差は、ホールド電圧Ｖｈ１（Ｖｈ１＜Ｖｔ１）にまで低下する。

図４Ａは、第２クランプ回路Ｇ２＿１単体を備えたＥＳＤ保護回路２００を示す図である。図４Ｂは、図４Ａに示すＥＳＤ保護回路２００のＩＶ特性を示す図である。

ＥＳＤ保護回路２００では、静電気により電源電圧端子ＶＤＤの電圧が上昇してトリガ電圧Ｖｔ２に達すると、トランジスタＭＮ２＿１がブレークダウンする前にＲＣタイマＴ２＿１からの制御信号によりオンする。換言すると、静電気により電源電圧端子ＶＤＤの電圧が上昇してトリガ電圧Ｖｔ２に達すると、それに伴って、トランジスタＭＮ２＿１のゲート電圧が上昇するため当該トランジスタＭＮ２＿１はオンする。それにより、トランジスタＭＮ２＿１はチャネル電流を流す。その後、トランジスタＭＮ２＿１にスナップバック現象が発生することにより、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間の電位差は、ホールド電圧Ｖｈ２（Ｖｈ２＞Ｖｔ２）にまで上昇する。

なお、トランジスタＭＮ２＿１のサイズが十分に大きい場合、トランジスタＭＮ２＿１にスナップバック現象が発生することなく、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間の電位差はホールド電圧Ｖｈ２（Ｖｈ２＞Ｖｔ２）にまで上昇する。

なお、トリガ電圧Ｖｔ１，Ｖｔ２とホールド電圧Ｖｈ１，Ｖｈ２との関係は、
Ｖｔ２＜Ｖｈ２≒Ｖｈ１＜Ｖｈ１
と表すことができる。

（実施の形態に至る前の構想にかかるＥＳＤ保護回路３００の構成及び動作）
次に、ＥＳＤ保護回路１の動作を説明する前に、比較のため、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に２つの第２クランプ回路Ｇ２＿１，Ｇ２＿２を縦積みにしたＥＳＤ保護回路３００の構成及び動作について説明する。

図１８は、実施の形態に至る前の構想にかかるＥＳＤ保護回路３００の構成を示す図である。図１８に示すＥＳＤ保護回路３００は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に縦積み接続された第２クランプ回路Ｇ２＿１，Ｇ２＿２を備える。

ＥＳＤ保護回路３００のトリガ電圧Ｖｔは、第２クランプ回路Ｇ２＿１のトリガ電圧Ｖｔ１及び第２クランプ回路Ｇ２＿２のトリガ電圧Ｖｔ１の和（２Ｖｔ１）である。ＥＳＤ保護回路３００のホールド電圧Ｖｈは、第２クランプ回路Ｇ２＿１のホールド電圧Ｖｈ１及び第２クランプ回路Ｇ２＿２のホールド電圧Ｖｈ１の和（２Ｖｈ１）である。

ここで、ＥＳＤ保護回路３００のホールド電圧Ｖｈ（＝Ｖｈ１＋Ｖｈ１）は第２クランプ回路単体のホールド電圧と比較して略２倍になる。そのため、ＥＳＤ保護回路３００は、通常動作時に電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れるのを低減することができる。

例えば、ＥＳＤ保護回路３００のホールド電圧Ｖｈが電源電圧Ｖｐｗｒより高く設定されている場合、ＥＳＤ保護回路３００は、通常動作時に電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒに達している場合でも、電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れるのを防ぐことができる。

しかしながら、ＥＳＤ保護回路３００のトリガ電圧Ｖｔ（＝Ｖｔ１＋Ｖｔ１）は低い。そのため、ＥＳＤ保護回路３００は、静電気が発生しなくても、通常動作時に電源電圧端子ＶＤＤの電圧が上昇してトリガ電圧に達してしまい、電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れてしまう恐れがある。

例えば、ＥＳＤ保護回路３００のトリガ電圧Ｖｔが電源電圧Ｖｐｗｒより低く設定されている場合、ＥＳＤ保護回路３００は、静電気が発生していなくても、通常動作時に電源電圧端子ＶＤＤの電圧が上昇してトリガ電圧に達してしまい、電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れてしまう。

以下、図１９及び図２０を用いて、ＥＳＤ保護回路３００の課題発生メカニズムを詳細に説明する。図１９は、ＥＳＤ保護回路３００の第１の課題を説明するための図である。図２０は、ＥＳＤ保護回路３００の第２の課題を説明するための図である。

まず、図１９を用いて、電源投入時にＥＳＤ保護回路３００に発生する課題（第１の課題）について説明する。なお、電源の立ち上がり時間（電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒに達するまでの時間）は、抵抗素子Ｒ２１及び容量素子Ｃ２１によって決まる時定数よりも小さいものとする。

まず、電源が投入されることにより、電源電圧端子ＶＤＤの電圧は、抵抗素子Ｒ２１及び容量素子Ｃ２１によって決まる時定数よりも短い時間で電源電圧Ｖｐｗｒにまで上昇する（図１９のステップ１）。

電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒにまで上昇すると、それに伴って、電源電圧端子ＶＤＤ及びノードＮ１間の電位差は大きくなる。それにより、容量素子Ｃ２１を充電するための電流が抵抗素子Ｒ２１に流れるため、ノードＮ２１の電位は電源電圧端子ＶＤＤの電位（Ｖｐｗｒ）よりも低くなる（図１９のステップ２）。同様にして、ノードＮ２２の電位はノードＮ１の電位よりも低くなる（図１９のステップ２）。

ノードＮ２１の電位が電源電圧端子ＶＤＤの電位（Ｖｐｗｒ）よりも低くなると、トランジスタｍｐ２１はオンする（図１９のステップ３）。同様にして、トランジスタｍｐ２２はオンする（図１９のステップ３）。

それにより、トランジスタＭＮ２＿１はオンする（図１９のステップ４）。同様にして、トランジスタＭＮ２＿２はオンする（図１９のステップ４）。

このようにして、静電気が発生しなくても、通常動作時（電源投入時）、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間にはリーク電流が流れてしまう（図１９のステップ５）。

次に、図２０を用いて、ノイズ印加時にＥＳＤ保護回路３００に発生する課題（第２の課題）について説明する。なお、電源電圧端子ＶＤＤの電圧がノイズ印加後に低下してから電源電圧Ｖｐｗｒに達するまでの時間は、抵抗素子Ｒ２１及び容量素子Ｃ２１によって決まる時定数よりも小さいものとする。

まず、ノイズにより電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒからゆっくりと低下する（図２０のステップ１）。

その後、電源電圧端子ＶＤＤの電圧は、抵抗素子Ｒ２１及び容量素子Ｃ２１によって決まる時定数よりも短い時間で電源電圧Ｖｐｗｒにまで上昇する（図２０のステップ２）。

電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒにまで上昇すると、それに伴って、電源電圧端子ＶＤＤ及びノードＮ１間の電位差は大きくなる。それにより、容量素子Ｃ２１を充電するための電流が抵抗素子Ｒ２１に流れるため、ノードＮ２１の電位は電源電圧端子ＶＤＤの電位（Ｖｐｗｒ）よりも低くなる（図２０のステップ３）。同様にして、ノードＮ２２の電位はノードＮ１の電位よりも低くなる（図２０のステップ３）。

ノードＮ２１の電位が電源電圧端子ＶＤＤの電位（Ｖｐｗｒ）よりも低くなると、トランジスタｍｐ２１はオンする（図２０のステップ４）。同様にして、トランジスタｍｐ２２はオンする（図２０のステップ４）。

それにより、トランジスタＭＮ２＿１はオンする（図２０のステップ５）。同様にして、トランジスタＭＮ２＿２はオンする（図２０のステップ５）。

このようにして、静電気が発生しなくても、通常動作時（ノイズ印加時）、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間にはリーク電流が流れてしまう（図２０のステップ６）。

（本実施の形態にかかるＥＳＤ保護回路１の動作）
次に、図５を用いて、ＥＳＤ保護回路１の動作を説明する。図５は、ＥＳＤ保護回路１のＩＶ特性を示す図である。

なお、ＥＳＤ保護回路１のトリガ電圧Ｖｔは、第１クランプ回路Ｇ１＿１のトリガ電圧Ｖｔ１と、第２クランプ回路Ｇ２＿１のトリガ電圧Ｖｔ２と、の和（Ｖｔ１＋Ｖｔ２）である。ＥＳＤ保護回路１のホールド電圧Ｖｈは、第１クランプ回路Ｇ１＿１のホールド電圧Ｖｈ１と、第２クランプ回路Ｇ２＿１のホールド電圧Ｖｈ２と、の和（Ｖｈ１＋Ｖｈ２）である。

ＥＳＤ保護回路１のホールド電圧Ｖｈ（＝Ｖｈ１＋Ｖｈ２）は、ＥＳＤ保護回路３００のホールド電圧と同等程度のレベルを示す。そのため、ＥＳＤ保護回路１は、通常動作時に電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れることを低減することができる。

好適には、ＥＳＤ保護回路１のホールド電圧Ｖｈは電源電圧Ｖｐｗｒより高くなる。それにより、ＥＳＤ保護回路１は、通常動作時に電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒに達している場合でも、電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れるのを防ぐことができる。本実施の形態では、ＥＳＤ保護回路１のホールド電圧Ｖｈが電源電圧Ｖｐｗｒより高い場合を例に説明する。

また、ＥＳＤ保護回路１のトリガ電圧Ｖｔ（＝Ｖｔ１＋Ｖｔ２）は、ＥＳＤ保護回路３００のトリガ電圧よりも高い。好適には、ＥＳＤ保護回路１のトリガ電圧Ｖｔは電源電圧Ｖｐｗｒより高くなる。それにより、ＥＳＤ保護回路１は、通常動作時に電源電圧端子ＶＤＤの電圧が上昇してもトリガ電圧に達しないため、電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れるのを防ぐことができる。本実施の形態では、ＥＳＤ保護回路１のトリガ電圧Ｖｔが電源電圧Ｖｐｗｒより高い場合を例に説明する。

さらに好適には、ＥＳＤ保護回路１のトリガ電圧Ｖｔは被保護回路（不図示）の破壊電圧よりも低くなる。それにより、ＥＳＤ保護回路１は、被保護回路の破壊を防止することができる。

（ＥＳＤ保護回路１の課題解決メカニズム）
以下、図６及び図７を用いて、ＥＳＤ保護回路１による課題解決メカニズムを詳細に説明する。図６及び図７は、ＥＳＤ保護回路１の動作を説明するための図である。

まず、図６を用いて、電源投入時のＥＳＤ保護回路１の動作について説明する。なお、電源の立ち上がり時間（電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒに達するまでの時間）は、抵抗素子Ｒ２１及び容量素子Ｃ２１によって決まる時定数よりも小さいものとする。

まず、電源が投入されることにより、電源電圧端子ＶＤＤの電圧は、抵抗素子Ｒ２１及び容量素子Ｃ２１によって決まる時定数よりも短い時間で電源電圧Ｖｐｗｒにまで上昇する（図６のステップ１）。

電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒにまで上昇すると、トランジスタＭＮ１＿１の寄生容量を充電するための電流がトランジスタＭＮ１＿１からトランジスタＭＮ２＿１及び容量素子Ｃ２１に流れる。このとき、容量素子Ｃ２１に流れる電流が抵抗素子Ｒ２１にも流れるため、抵抗素子Ｒ２１の電圧降下によりノードＮ２１の電位はノードＮ１の電位よりも低くなる（図６のステップ２）。

ノードＮ２１の電位がノードＮ１の電位よりも低くなると、トランジスタｍｐ２１はオンする（図６のステップ３）。

それにより、トランジスタＭＮ２＿１はオンする（図６のステップ４）。しかしながら、トランジスタＭＮ１＿１は、耐圧が電源電圧Ｖｐｗｒより高くブレークダウンしないため、オフしている（図６のステップ４）。そのため、トランジスタＭＮ２＿１に流れる電流は、トランジスタＭＮ１＿１の寄生容量を充電する程度の電流となる。つまり、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間には、トランジスタＭＮ１＿１，ＭＮ２＿１がオンした場合に流れるリーク電流程度の大きなリーク電流は流れない。

トランジスタＭＮ２＿１がオンし、トランジスタＭＮ１＿１がオフしているため、ノードＮ１及び接地電圧端子ＧＮＤ間の電位差はゼロ付近となる。したがって、電源電圧端子ＶＤＤ及びノードＮ１間の電位差は電源電圧Ｖｐｗｒ程度となる。

その後、容量素子Ｃ２１、トランジスタＭＮ１＿１の寄生容量、及び、トランジスタＭＮ２＿１の寄生容量のそれぞれにキャリアが蓄積されることにより、トランジスタＭＮ２＿１はオフする。

このようにして、ＥＳＤ保護回路１は、通常動作時（電源投入時）、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に流れるリーク電流を抑制している。

次に、図７を用いて、ノイズ印加時にＥＳＤ保護回路１に発生する課題（第２の課題）について説明する。なお、電源電圧端子ＶＤＤの電圧がノイズ印加後に低下してから電源電圧Ｖｐｗｒに達するまでの時間は、抵抗素子Ｒ２１及び容量素子Ｃ２１によって決まる時定数よりも小さいものとする。

まず、ノイズにより電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒからゆっくりと低下する（図７のステップ１）。

その後、電源電圧端子ＶＤＤの電圧は、抵抗素子Ｒ２１及び容量素子Ｃ２１によって決まる時定数よりも短い時間で電源電圧Ｖｐｗｒにまで上昇する（図７のステップ２）。

電源電圧端子ＶＤＤの電圧が電源電圧Ｖｐｗｒにまで上昇すると、それに伴って、ノードＮ１及び接地電圧端子ＧＮＤ間の電位差は大きくなる。それにより、容量素子Ｃ２１を充電するための電流が抵抗素子Ｒ２１に流れるため、ノードＮ２１の電位はノードＮ１の電位よりも低くなる（図７のステップ３）。

ノードＮ２１の電位がノードＮ１の電位よりも低くなると、トランジスタｍｐ２１はオンする（図７のステップ４）。

それにより、トランジスタＭＮ２＿１はオンする（図７のステップ５）。しかしながら、トランジスタＭＮ１＿１は、耐圧が電源電圧Ｖｐｗｒより高くブレークダウンしないため、オフしている（図７のステップ５）。そのため、トランジスタＭＮ２＿１に流れる電流は、トランジスタＭＮ１＿１の寄生容量を充電する程度の電流となる。つまり、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間には、トランジスタＭＮ１＿１，ＭＮ２＿１がオンした場合に流れる大きなリーク電流は流れない。

トランジスタＭＮ２＿１がオンし、トランジスタＭＮ１＿１がオフしているため、ノードＮ１及び接地電圧端子ＧＮＤ間の電位差はほとんどなくなり、電源電圧端子ＶＤＤ及びノードＮ１間の電位差は電源電圧Ｖｐｗｒ程度となる。

その後、容量素子Ｃ２１、トランジスタＭＮ１＿１の寄生容量、及び、トランジスタＭＮ２＿１の寄生容量のそれぞれにキャリアが蓄積されることにより、トランジスタＭＮ２＿１はオフする。

このようにして、ＥＳＤ保護回路１は、通常動作時（ノイズ印加時）、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に流れるリーク電流を抑制している。

（ＥＳＤ保護回路１のＥＳＤ印加時の詳細な動作）
次に、図８を用いて、ＥＳＤ印加時のＥＳＤ保護回路１の動作について説明する。

まず、電源電圧端子ＶＤＤにＥＳＤパルスが印加されることにより、電源電圧端子ＶＤＤの電位は上昇する。そのため、容量素子Ｃ２１、トランジスタＭＮ１＿１の寄生容量、及び、トランジスタＭＮ２＿１の寄生容量のそれぞれに電流が流れて電荷が蓄積される。このとき、容量素子Ｃ２１に流れる電流が抵抗素子Ｒ２１にも流れるため、抵抗素子Ｒ２１の電圧降下によりノードＮ２１の電位はノードＮ１の電位よりも低くなる（図８のステップ１）。

ノードＮ２１の電位がノードＮ１の電位よりも低くなると、トランジスタｍｐ２１はオンする（図８のステップ２）。

それにより、トランジスタＭＮ２＿１はオンする（図８のステップ３）。

トランジスタＭＮ２＿１がオンし、トランジスタＭＮ１＿１がオフしているため、ノードＮ１及び接地電圧端子ＧＮＤ間の電位差はほとんどなくなり、電源電圧端子ＶＤＤ及びノードＮ１間の電位差は、トランジスタＭＮ１＿１がブレークダウンするまで上昇する。

トランジスタＭＮ１＿１では、ブレークダウン後、スナップバック現象が発生する（図８のステップ４）。それに伴って、トランジスタＭＮ２＿１では、チャネル電流が流れた後、スナップバック現象が発生する。つまり、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間の電位差が、トランジスタＭＮ１＿１のトリガ電圧Ｖｔ１及びトランジスタＭＮ２＿１のトリガ電圧Ｖｔ２の和であるトリガ電圧Ｖｔに達すると、トランジスタＭＮ１＿１，ＭＮ２＿１がオンして電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に電流が流れる（図８のステップ５）。

その後、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間の電位差は、ホールド電圧Ｖｈ（＝Ｖｈ１＋Ｖｈ２）にまで低下する。

このようにして、ＥＳＤ保護回路１は、ＥＳＤ印加時、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に電流を流すことにより、被保護回路（不図示）の破壊を防止している。

このように、本実施の形態にかかるＥＳＤ保護回路１は、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に、ＲＣタイマを有しない第１クランプ回路と、ＲＣタイマを有する第２クランプ回路と、を縦積みにしている。それにより、本実施の形態にかかるＥＳＤ保護回路１は、トリガ電圧を電源電圧Ｖｐｗｒより大きく設定することができるため、通常動作時に電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に流れるリーク電流の増大を抑制することができる。

さらに、本実施の形態にかかるＥＳＤ保護回路１は、ＥＳＤ保護回路３００と比較して、ＲＣタイマ１個分、回路規模を小さくすることができる。

（ＥＳＤ保護回路１の変形例）
図９は、ＥＳＤ保護回路１の変形例をＥＳＤ保護回路１ａとして示す図である。図９に示すＥＳＤ保護回路１ａは、ＥＳＤ保護回路１と比較して、第１クランプ回路Ｇ１＿１に並列に設けられた抵抗素子（第２抵抗素子）Ｒｓ１＿１と、第２クランプ回路Ｇ２＿１に並列に設けられた抵抗素子（第２抵抗素子）Ｒｓ２＿１と、をさらに備える。

なお、抵抗素子Ｒｓ１＿１，Ｒｓ２＿１は何れも同一の抵抗値を有する。また、抵抗素子Ｒｓ１＿１に流れる電流は第１クランプ回路Ｇ１＿１に流れるリーク電流よりも十分に大きい。同様にして、抵抗素子Ｒｓ２＿１に流れる電流は第２クランプ回路Ｇ２＿１に流れるリーク電流よりも十分に大きい。

ＥＳＤ保護回路１では、トランジスタＭＮ１＿１の電源投入直後のソース−ドレイン間電圧と、トランジスタＭＮ２＿１の電源投入直後のソース−ドレイン間電圧と、が異なる値を示す可能性がある。それにより、ＥＳＤ保護回路１は、精度良く被保護回路の破壊を防止することができない恐れがある。

さらに、ＥＳＤ保護回路１では、トランジスタＭＮ２＿１のソース−ドレイン間にトランジスタＭＮ１＿１のソース−ドレイン間に加わる電圧よりも高い電圧が加わるため、長時間の通常動作により、トランジスタＭＮ２＿１が破壊及び劣化しやすくなる。

一方、ＥＳＤ保護回路１ａでは、第１クランプ回路Ｇ１＿１に並列に抵抗素子Ｒｓ１＿１が設けられ、第２クランプ回路Ｇ２＿１に並列に抵抗素子Ｒｓ２＿１が設けられる。換言すると、ＥＳＤ保護回路１ａでは、トランジスタＭＮ１＿１のソース−ドレイン間に抵抗素子Ｒｓ１＿１が設けられ、トランジスタＭＮ２＿１のソース−ドレイン間に抵抗素子Ｒｓ２＿１が設けられる。そのため、トランジスタＭＮ１＿１のソース−ドレイン間電圧と、トランジスタＭＮ２＿１のソース−ドレイン間電圧と、は均等になる。それにより、ＥＳＤ保護回路１ａは、精度良く被保護回路の破壊を防止することができるとともに、トランジスタＭＮ２＿１の破壊及び劣化を防ぐことができる。

＜実施の形態２＞
図１０は、実施の形態２にかかるＥＳＤ保護回路２の構成例を示す図である。図１０に示すＥＳＤ保護回路２は、ｍ（ｍは自然数）個の第１クランプ回路Ｇ１＿１〜Ｇ１＿ｍと、ｎ（ｎは自然数）個の第２クランプ回路Ｇ２＿１〜Ｇ２＿ｎと、を備える。

ＥＳＤ保護回路２は、電源電圧Ｖｐｗｒの値に基づき予め第１及び第２クランプ回路の個数を調整しておくことにより、より細かい精度で所望のトリガ電圧Ｖｔ及びホールド電圧Ｖｈを設定することができる。

なお、ＥＳＤ保護回路２のトリガ電圧Ｖｔは、以下の式（１）のように表される。

トリガ電圧Ｖｔ＝ｍ×Ｖｔ１＋ｎ×Ｖｔ２ ・・・（１）

ここで、ＥＳＤ保護回路２のトリガ電圧Ｖｔは、以下の式（２）を満たすように設定されることが好ましい。

電源電圧Ｖｐｗｒ＜トリガ電圧Ｖｔ＝ｍ×Ｖｔ１＋ｎ×Ｖｔ２＜被保護回路の破壊電圧Ｖｍａｘ ・・・（２）

Ｎｔ＝ｍ＋ｎとすると、以下の式（３）及び式（４）が成り立つ。

ｎ＜（Ｎｔ×Ｖｔ１−Ｖｐｗｒ）／（Ｖｔ１−Ｖｔ２） ・・・（３）

ｎ＞（Ｎｔ×Ｖｔ１−Ｖｍａｘ）／（Ｖｔ１−Ｖｔ２） ・・・（４）

式（３）及び式（４）により、縦積みされるクランプ回路の総数（Ｎｔ）のうち第２クランプ回路の個数を求めることができる。

一方、ＥＳＤ保護回路２のホールド電圧Ｖｈは、以下の式（５）のように表される。

ホールド電圧Ｖｈ＝ｍ×Ｖｈ１＋ｎ×Ｖｈ２ ・・・（５）

ここで、ＥＳＤ保護回路２のホールド電圧Ｖｈは、以下の式（６）を満たすように設定されることが好ましい。

電源電圧Ｖｐｗｒ＜ホールド電圧Ｖｈ＝ｍ×Ｖｈ１＋ｎ×Ｖｈ２ ・・・（６）

（ＥＳＤ保護回路２の具体的構成例）
以下、ＥＳＤ保護回路２の具体的構成例について説明する。

（ＥＳＤ保護回路２の第１の具体的構成例）
図１１Ａは、ＥＳＤ保護回路２の第１の具体的構成例をＥＳＤ保護回路２ａとして示す図である。ＥＳＤ保護回路２ａは、２個の第１クランプ回路Ｇ１＿１，Ｇ１＿２と、２個の第２クランプ回路Ｇ２＿１，Ｇ２＿２と、を備える。

図１１Ｂは、図１１Ａに示すＥＳＤ保護回路２ａのＩＶ特性を示す図である。図１１Ｂに示すように、ＥＳＤ保護回路２ａのホールド電圧Ｖｈは、第１又は第２クランプ回路のホールド電圧の４倍となる。つまり、Ｖｈ＝４Ｖｈ１（＝４Ｖｈ２）となる。一方、ＥＳＤ保護回路２ａのトリガ電圧Ｖｔは、第１クランプ回路のトリガ電圧の２倍と、第２クランプ回路のトリガ電圧（＜第１クランプ回路のトリガ電圧）の２倍と、の和になる。つまり、Ｖｔ＝２Ｖｔ１＋２Ｖｔ２となる。

（ＥＳＤ保護回路２の第２の具体的構成例）
図１２Ａは、ＥＳＤ保護回路２の第２の具体的構成例をＥＳＤ保護回路２ｂとして示す図である。ＥＳＤ保護回路２ｂは、１個の第１クランプ回路Ｇ１＿１と、３個の第２クランプ回路Ｇ２＿１〜Ｇ２＿３と、を備える。

図１２Ｂは、図１２Ａに示すＥＳＤ保護回路２ｂのＩＶ特性を示す図である。図１２Ｂに示すように、ＥＳＤ保護回路２ｂのホールド電圧Ｖｈは、第１又は第２クランプ回路のホールド電圧の４倍となる。つまり、Ｖｈ＝４Ｖｈ１（＝４Ｖｈ２）となる。一方、ＥＳＤ保護回路２ｂのトリガ電圧Ｖｔは、第１クランプ回路のトリガ電圧と、第２クランプ回路のトリガ電圧（＜第１クランプ回路のトリガ電圧）の３倍と、の和になる。つまり、Ｖｔ＝Ｖｔ１＋３Ｖｔ２となる。

ＥＳＤ保護回路２ｂのホールド電圧がＥＳＤ保護回路２ａのホールド電圧と同じであるのに対し、ＥＳＤ保護回路２ｂのトリガ電圧はＥＳＤ保護回路２ａのトリガ電圧よりも小さい。

（実施の形態に至る前の構想にかかるＥＳＤ保護回路の構成及び動作）
次に、ＥＳＤ保護回路２との比較のため、実施の形態に至る前の構想にかかるＥＳＤ保護回路の構成及び動作について説明する。

図２１Ａは、実施の形態に至る前の構想にかかるＥＳＤ保護回路４００の構成を示す図である。図２１Ａに示すＥＳＤ保護回路４００は、４個の第１クランプ回路Ｇ１＿１〜Ｇ１＿４を備える。

図２１Ｂは、図２１Ａに示すＥＳＤ保護回路４００のＩＶ特性を示す図である。図２１Ｂに示すように、ＥＳＤ保護回路４００のホールド電圧Ｖｈは、第１又は第２クランプ回路のホールド電圧の４倍となる。つまり、Ｖｈ＝４Ｖｈ１（＝４Ｖｈ２）となる。一方、ＥＳＤ保護回路４００のトリガ電圧Ｖｔは、第１クランプ回路のトリガ電圧の４倍となる。つまり、Ｖｔ＝４Ｖｔ１となる。

ＥＳＤ保護回路４００では、トリガ電圧Ｖｔが被保護回路（不図示）の破壊電圧Ｖｍａｘよりも大きくなってしまう可能性が高い。そのため、ＥＳＤ保護回路４００は、被保護回路の破壊を防止することができない恐れがある。

図２２Ａは、実施の形態に至る前の構想にかかるＥＳＤ保護回路５００の構成を示す図である。図２２Ａに示すＥＳＤ保護回路５００は、４個の第２クランプ回路Ｇ２＿１〜Ｇ２＿４を備える。

図２２Ｂは、図２２Ａに示すＥＳＤ保護回路５００のＩＶ特性を示す図である。図２２Ｂに示すように、ＥＳＤ保護回路５００のホールド電圧Ｖｈは、第１又は第２クランプ回路のホールド電圧の４倍となる。つまり、Ｖｈ＝４Ｖｈ１（＝４Ｖｈ２）となる。一方、ＥＳＤ保護回路５００のトリガ電圧Ｖｔは、第２クランプ回路のトリガ電圧（＜第１クランプ回路のトリガ電圧）の４倍となる。つまり、Ｖｔ＝４Ｖｔ２となる。

ＥＳＤ保護回路５００では、トリガ電圧Ｖｔが電源電圧Ｖｐｗｒよりも小さくなってしまう可能性が高い。そのため、ＥＳＤ保護回路５００は、静電気が発生しなくても、通常動作時に電源電圧端子ＶＤＤの電圧が上昇してトリガ電圧に達してしまい、電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れてしまう恐れがある。

一方、本実施の形態にかかるＥＳＤ保護回路２は、上記したように、より細かい精度で所望のトリガ電圧Ｖｔを設定することができる。具体的には、本実施の形態にかかるＥＳＤ保護回路２は、トリガ電圧Ｖｔを、電源電圧Ｖｐｗｒより高くかつ被保護回路（不図示）の破壊電圧Ｖｍａｘより低い値に設定することができる。それにより、本実施の形態にかかるＥＳＤ保護回路２は、被保護回路の破壊を防止するとともに、通常動作時に電源電圧端子ＶＤＤから接地電圧端子ＧＮＤにリーク電流が流れるのを防ぐことができる。

このように、本実施の形態にかかるＥＳＤ保護回路２は、電源電圧Ｖｐｗｒの値に基づき予め第１及び第２クランプ回路の個数を調整しておくことにより、より細かい精度で所望のトリガ電圧Ｖｔ及びホールド電圧Ｖｈを設定することができる。具体的には、本実施の形態にかかるＥＳＤ保護回路２は、トリガ電圧Ｖｔを、電源電圧Ｖｐｗｒより高くかつ被保護回路（不図示）の破壊電圧Ｖｍａｘより低い値に設定するとともに、ホールド電圧Ｖｈを電源電圧Ｖｐｗｒより高い値に設定することができる。

（ＥＳＤ保護回路２の変形例）
図１３は、ＥＳＤ保護回路２の変形例をＥＳＤ保護回路２ｃとして示す図である。なお、本例ではｍ＝２，ｎ＝２である場合を例に説明する。

図１４に示すＥＳＤ保護回路２ｃは、ＥＳＤ保護回路２ａと比較して、第１クランプ回路Ｇ１＿１，Ｇ１＿２のそれぞれに並列に設けられた抵抗素子（第２抵抗素子）Ｒｓ１＿１，Ｒｓ１＿２と、第２クランプ回路Ｇ２＿１，Ｇ２＿２のそれぞれに並列に設けられた抵抗素子（第２抵抗素子）Ｒｓ２＿１，Ｒｓ２＿２と、をさらに備える。

なお、抵抗素子Ｒｓ１＿１，Ｒｓ１＿２，Ｒｓ２＿１，Ｒｓ２＿２は何れも同一の抵抗値を有する。また、抵抗素子Ｒｓ１＿１，Ｒｓ１＿２のそれぞれに流れる電流は、第１クランプ回路Ｇ１＿１，Ｇ１＿２のそれぞれに流れるリーク電流よりも十分に大きい。同様にして、抵抗素子Ｒｓ２＿１，Ｒｓ２＿２のそれぞれに流れる電流は、第２クランプ回路Ｇ２＿１，Ｇ２＿２のそれぞれに流れるリーク電流よりも十分に大きい。

ＥＳＤ保護回路２ｃは、ＥＳＤ保護回路１ａと同等の効果を奏することができる。

＜実施の形態３＞
図１４は、実施の形態３にかかるＥＳＤ保護回路３の構成例を示す図である。図１４に示すＥＳＤ保護回路３は、図１３に示すＥＳＤ保護回路２ｃと比較して、トランジスタ（第１トランジスタ）ＴｒＮ１〜ＴｒＮ３及びトランジスタ（第２トランジスタ）ＴｒＰ１〜ＴｒＰ３をさらに備える。以下、具体的に説明する。

なお、本実施の形態では、トランジスタＴｒＮ１〜ＴｒＮ３がＮチャネルＭＯＳトランジスタ、トランジスタＴｒＰ１〜ＴｒＰ３がＰチャネルＭＯＳトランジスタである場合を例に説明する。また、本例ではｍ＝２，ｎ＝２である場合を例に説明する。

トランジスタＴｒＮ１では、ソースがクランプ回路Ｇ１＿１，Ｇ１＿２間のノード（第１ノード）Ｎ３１に接続され、ドレインが電源電圧端子ＶＤＤに接続され、ゲートがノード（第２ノード）Ｎ４１に接続される。トランジスタＴｒＮ２では、ソースがクランプ回路Ｇ１＿２，Ｇ２＿１間のノード（第１ノード）Ｎ３２に接続され、ドレインがノード（第１ノード）Ｎ３１に接続され、ゲートがノード（第２ノード）Ｎ４２に接続される。トランジスタＴｒＮ３では、ソースがクランプ回路Ｇ２＿１，Ｇ２＿２間のノード（第１ノード）Ｎ３３に接続され、ドレインがノード（第１ノード）Ｎ３２に接続され、ゲートがノード（第２ノード）Ｎ４３に接続される。

トランジスタＴｒＰ１では、ソースがノード（第１ノード）Ｎ３１に接続され、ドレインがノード（第１ノード）Ｎ３２に接続され、ゲートがノード（第２ノード）Ｎ４１に接続される。トランジスタＴｒＰ２では、ソースがノード（第１ノード）Ｎ３２に接続され、ドレインがノード（第１ノード）Ｎ３３に接続され、ゲートがノード（第２ノード）Ｎ４２に接続される。トランジスタＴｒＰ３では、ソースがノード（第１ノード）Ｎ３３に接続され、ドレインが接地電圧端子ＧＮＤに接続され、ゲートがノード（第２ノード）Ｎ４３に接続される。

また、抵抗素子Ｒｓ１＿１は、電源電圧端子ＶＤＤとノードＮ４１との間に設けられる。抵抗素子Ｒｓ１＿２は、ノードＮ４１とノードＮ４２との間に設けられる。抵抗素子Ｒｓ２＿１は、ノードＮ４２とノードＮ４３との間に設けられる。抵抗素子Ｒｓ２＿２は、ノードＮ４３と接地電圧端子ＧＮＤとの間に設けられる。

続いて、ＥＳＤ保護回路３の動作について説明する。

なお、安定した状態では、ノードＮ３１，Ｎ４１は同電位を示し、ノードＮ３２，Ｎ４２は同電位を示し、ノードＮ３３，Ｎ４３は同電位を示す。

例えば、ノードＮ３１の電位がノードＮ４１の電位より低くなった場合、トランジスタＴｒＮ１はオンする。それにより、ノードＮ３１と、当該ノードＮ３１より高電位側の電源電圧端子ＶＤＤと、が導通するため、ノードＮ３１の電位は上昇する。そして、ノードＮ３１の電位がノードＮ４１の電位と同電位になるまで上昇すると、トランジスタＴｒＮ１はオフする。

一方、ノードＮ３１の電位がノードＮ４１の電位より高くなった場合、トランジスタＴｒＰ１はオンする。それにより、ノードＮ３１と、当該ノードＮ３１より低電位側の電源電圧端子ＶＤＤと、が導通するため、ノードＮ３１の電位は低下する。そして、ノードＮ３１の電位がノードＮ４１の電位と同電位になるまで低下すると、トランジスタＴｒＰ１はオフする。

同様にして、例えば、ノードＮ３２の電位がノードＮ４２の電位より低くなった場合、トランジスタＴｒＮ２がオンすることでノードＮ３２の電位が上昇する。一方、ノードＮ３２の電位がノードＮ４２の電位より高くなった場合、トランジスタＴｒＰ２がオンすることでノードＮ３２の電位が低下する。

同様にして、例えば、ノードＮ３３の電位がノードＮ４３の電位より低くなった場合、トランジスタＴｒＮ３がオンすることでノードＮ３３の電位が上昇する。一方、ノードＮ３３の電位がノードＮ４３の電位より高くなった場合、トランジスタＴｒＰ３がオンすることでノードＮ３２の電位が低下する。

このようにして、ノードＮ３１〜Ｎ３３の電位は、それぞれノードＮ４１〜Ｎ４３の電位と同電位に保持される。

図１４に示すＥＳＤ保護回路３では、図１３に示すＥＳＤ保護回路２ｃの場合と異なり、抵抗素子Ｒｓ１＿１，Ｒｓ１＿２，Ｒｓ２＿１，Ｒｓ２＿２のそれぞれに流れる電流と、クランプ回路Ｇ１＿１，Ｇ１＿２，Ｇ２＿１，Ｇ２＿２のそれぞれに流れる電流と、が分離されている。そのため、抵抗素子Ｒｓ１＿１，Ｒｓ１＿２，Ｒｓ２＿１，Ｒｓ２＿２のそれぞれの抵抗値は、クランプ回路Ｇ１＿１，Ｇ１＿２，Ｇ２＿１，Ｇ２＿２のそれぞれに流れるリーク電流に関係なく決めることができる。それにより、ＥＳＤ保護回路３は、例えば、抵抗素子Ｒｓ１＿１，Ｒｓ１＿２，Ｒｓ２＿１，Ｒｓ２＿２のそれぞれの抵抗値を小さくすることにより回路規模を小さくすることができる。

＜実施の形態４＞
図１５は、実施の形態４にかかるＥＳＤ保護回路４の構成例を示す図である。図１５に示すＥＳＤ保護回路４は、図１４に示すＥＳＤ保護回路３と比較して、トランジスタＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３のそれぞれのゲート−ソース間に、それぞれダイオードｄｎ１〜ｄｎ３，ｄｐ１〜ｄｐ３をさらに備える。ＥＳＤ保護回路４のその他の回路構成については、ＥＳＤ保護回路３の場合と同様であるため、その説明を省略する。

なお、ダイオードｄｎ１〜ｄｎ３，ｄｐ１〜ｄｐ３は、それぞれトランジスタＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３のそれぞれのゲート−ソース間の破壊電圧（酸化膜耐圧）以上の順方向電圧を有する。

ＥＳＤ印加時、ノードＮ４１〜Ｎ４３の電位は非常に高くなる可能性がある。そのため、図１４に示すＥＳＤ保護回路３では、ＥＳＤ印加時のノードＮ４１〜Ｎ４３の電位の上昇により、トランジスタＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３のそれぞれのゲートが破壊されてしまう恐れがある。

一方、図１５に示すＥＳＤ保護回路４は、上記したように、トランジスタＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３のそれぞれのゲート−ソース間に、それぞれダイオードｄｎ１〜ｄｎ３，ｄｐ１〜ｄｐ３を備える。それにより、ＥＳＤ保護回路４は、トランジスタＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３のそれぞれのゲート（酸化膜）の破壊を防ぐことができる。

＜実施の形態５＞
図１６は、実施の形態５にかかるＥＳＤ保護回路５の構成例を示す図である。図１６に示すＥＳＤ保護回路５は、図１５に示すＥＳＤ保護回路４と比較して、トランジスタＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３のそれぞれのドレイン側に、それぞれトランジスタ（第３トランジスタ）ＴｒＮ１'〜ＴｒＮ３'及びトランジスタ（第４トランジスタ）ＴｒＰ１'〜ＴｒＰ３'をさらに備える。

なお、本実施の形態では、トランジスタＴｒＮ１'〜ＴｒＮ３'がＮチャネルＭＯＳトランジスタ、トランジスタＴｒＰ１'〜ＴｒＰ３'がＰチャネルＭＯＳトランジスタである場合を例に説明する。

より具体的には、トランジスタＴｒＮ１'では、ソースがトランジスタＴｒＮ１のドレインに接続され、ドレイン及びゲートが電源電圧端子ＶＤＤに接続される。トランジスタＴｒＮ２'では、ソースがトランジスタＴｒＮ２のドレインに接続され、ドレイン及びゲートがノードＮ３１に接続される。トランジスタＴｒＮ３'では、ソースがトランジスタＴｒＮ３のドレインに接続され、ドレイン及びゲートがノードＮ３２に接続される。トランジスタＴｒＰ１'では、ソースがトランジスタＴｒＰ１のドレインに接続され、ドレイン及びゲートがノードＮ３２に接続される。トランジスタＴｒＰ２'では、ソースがトランジスタＴｒＰ２のドレインに接続され、ドレイン及びゲートがノードＮ３３に接続される。トランジスタＴｒＰ３'では、ソースがトランジスタＴｒＰ３のドレインに接続され、ドレイン及びゲートが接地電圧端子ＧＮＤに接続される。ＥＳＤ保護回路５のその他の回路構成については、ＥＳＤ保護回路４の場合と同様であるため、その説明を省略する。

ＥＳＤ印加時、ノードＮ３１〜Ｎ３３間の電位差は大きくなる可能性がある。そのため、図１５に示すＥＳＤ保護回路４では、ＥＳＤ印加時のノードＮ３１〜Ｎ３３間の電位差の上昇により、トランジスタＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３が破壊されてしまう可能性がある。

一方、図１６に示すＥＳＤ保護回路５は、上記したように、トランジスタＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３のそれぞれのドレイン側に、それぞれトランジスタＴｒＮ１'〜ＴｒＮ３'，ＴｒＰ１'〜ＴｒＰ３'を備える。それにより、ＥＳＤ保護回路５は、ノードＮ３１〜Ｎ３３間のトランジスタの耐圧が２倍になるため、これらトランジスタの破壊を防ぐことができる。

＜実施の形態６＞
本実施の形態では、第１及び第２クランプ回路に設けられたＮチャネルＭＯＳトランジスタのレイアウト構成例について説明する。以下では、代表して第１クランプ回路に設けられたＮチャネルＭＯＳトランジスタのレイアウト構成例について説明する。

図１７は、第１クランプ回路に設けられたＮチャネルＭＯＳトランジスタのレイアウト構成例を示す図である。図１７に示すように、ＮチャネルＭＯＳトランジスタを構成する拡散層部分のうちコンタクトが接触する拡散層部分のみシリサイド化し、その他の拡散層部分及びゲートポリシリコンをシリサイド化しない。

一般的に、ＮチャネルＭＯＳトランジスタは、ゲート上及び拡散層をシリサイド化すると、ＥＳＤ等の大電流により破壊されやすくなる。そのため、上記対策を施すことにより、ＮチャネルＭＯＳトランジスタは、ＥＳＤ等の大電流により破壊されるのを防ぐことができる。

以上のように、上記実施の形態１〜６にかかるＥＳＤ保護回路は、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に、ＲＣタイマを有しない第１クランプ回路と、ＲＣタイマを有する第２クランプ回路と、を縦積みにしている。それにより、上記実施の形態１〜６にかかるＥＳＤ保護回路は、トリガ電圧を電源電圧Ｖｐｗｒより大きく設定することができるため、通常動作時に電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に流れるリーク電流の増大を抑制することができる。

さらに、上記実施の形態にかかるＥＳＤ保護回路は、ＥＳＤ保護回路３００と比較してＲＣタイマの使用個数を減らすことができるため、回路規模を小さくすることができる。

上記実施の形態３以降では、ｍ＝２，ｎ＝２である場合を例に説明したが、これに限られない。当然ながらｍ，ｎの値は任意に変更可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

なお、トリガ電圧とは、縦積みされた複数の保護トランジスタのそれぞれがオンして電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に電流が流れ始めるときの電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間の電位差のことである。

また、ホールド電圧とは、縦積みされた複数の保護トランジスタのそれぞれがオンして電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間に電流が流れた後に保持される電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤ間の電位差のことである。

１〜５ ＥＳＤ保護回路
Ｃ２１，Ｃ２２ 容量素子
ｄｎ１〜ｄｎ３，ｄｐ１〜ｄｐ３ 容量素子
Ｇ１＿１〜Ｇ１＿ｍ クランプ回路
Ｇ２＿１〜Ｇ２＿ｎ クランプ回路
ＭＮ１＿１〜ＭＮ１＿ｍ トランジスタ
ＭＮ２＿１〜ＭＮ２＿ｎ トランジスタ
ｍｐ２１，ｍｐ２２ トランジスタ
ｍｎ２１，ｍｎ２２ トランジスタ
Ｒ２１，Ｒ２２ 抵抗素子
Ｒｓ１＿１，Ｒｓ１＿２，Ｒｓ２＿１，Ｒｓ２＿２ 抵抗素子
Ｔ２＿１〜Ｔ２＿ｎ ＲＣタイマ
ＴｒＮ１〜ＴｒＮ３，ＴｒＰ１〜ＴｒＰ３ トランジスタ
ＴｒＮ１'〜ＴｒＮ３'，ＴｒＰ１'〜ＴｒＰ３' トランジスタ

Claims (14)

1. 第１及び第２電源端子と、
   前記第１及び前記第２電源端子間に縦積み接続された第１及び第２クランプ回路と、を備え、
   前記第１クランプ回路は、
   第１高電位側ノードにドレインが接続され、第１低電位側ノードにソース及びゲートが接続された第１保護トランジスタを有し、
   前記第２クランプ回路は、
   第２高電位側ノードに一端が接続された第１抵抗素子と、
   第２低電位側ノードと前記第１抵抗素子の他端との間に設けられた容量素子と、
   前記第１抵抗素子及び前記容量素子間のノードの電位に応じた論理値の制御信号を出力するインバータと、
   前記第２高電位側ノードにドレインが接続され、前記第２低電位側ノードにソースが接続され、かつ、ゲート及びバックゲートに前記制御信号が供給される、第２保護トランジスタと、を有する、ＥＳＤ保護回路。
2. 前記第１及び前記第２保護トランジスタのそれぞれがオンして前記第１及び前記第２電源端子間に電流が流れ始めるときの前記第１及び前記第２電源端子間の電位差は、通常動作時に前記第１及び前記第２電源端子のそれぞれに供給される電源電圧の差よりも大きい、請求項１に記載のＥＳＤ保護回路。
3. 前記第１及び前記第２保護トランジスタのそれぞれがオンして前記第１及び前記第２電源端子間に電流が流れ始めるときの前記第１及び前記第２電源端子間の電位差は、前記第１及び前記第２電源端子間に設けられた被保護回路の破壊電圧よりも小さい、請求項１に記載のＥＳＤ保護回路。
4. 前記第１及び前記第２保護トランジスタのそれぞれがオンして前記第１及び前記第２電源端子間に電流が流れた後に保持される前記第１及び前記第２電源端子間の電位差は、通常動作時に前記第１及び前記第２電源端子のそれぞれに供給される電源電圧の差よりも大きい、請求項１に記載のＥＳＤ保護回路。
5. 前記第１及び前記第２クランプ回路のそれぞれに並列に設けられた複数の第２抵抗素子をさらに備えた請求項１に記載のＥＳＤ保護回路。
6. ｍ（ｍは自然数）個の前記第１クランプ回路と、
   ｎ（ｎは自然数）個の前記第２クランプ回路と、を備えた請求項１に記載のＥＳＤ保護回路。
7. ｍ個の前記第１保護トランジスタ及びｎ個の前記第２保護トランジスタのそれぞれがオンして前記第１及び前記第２電源端子間に電流が流れ始めるときの前記第１及び前記第２電源端子間の電位差は、通常動作時に前記第１及び前記第２電源端子のそれぞれに供給される電源電圧の差よりも大きい、請求項６に記載のＥＳＤ保護回路。
8. ｍ個の前記第１保護トランジスタ及びｎ個の前記第２保護トランジスタのそれぞれがオンして前記第１及び前記第２電源端子間に電流が流れ始めるときの前記第１及び前記第２電源端子間の電位差は、前記第１及び前記第２電源端子間に設けられた被保護回路の破壊電圧よりも小さい、請求項６に記載のＥＳＤ保護回路。
9. ｍ個の前記第１保護トランジスタ及びｎ個の前記第２保護トランジスタのそれぞれがオンして前記第１及び前記第２電源端子間に電流が流れた後に保持される前記第１及び前記第２電源端子間の電位差は、通常動作時に前記第１及び前記第２電源端子のそれぞれに供給される電源電圧の差よりも大きい、請求項６に記載のＥＳＤ保護回路。
10. ｍ個の前記第１クランプ回路及びｎ個の前記第２クランプ回路のそれぞれに並列に設けられた（ｍ＋ｎ）個の第２抵抗素子をさらに備えた請求項６に記載のＥＳＤ保護回路。
11. ｍ個の前記第１クランプ回路及びｎ個の前記第２クランプ回路のそれぞれに対応して前記第１及び前記第２電源端子間に直列に設けられた（ｍ＋ｎ）個の第２抵抗素子と、
    ソースが、複数の前記第１及び前記第２クランプ回路間の複数の第１ノードにそれぞれ接続され、ドレインが、ソースに接続された前記第１ノードより高電位の前記第１ノード又は前記第１電源端子にそれぞれ接続され、ゲートが、複数の前記第２抵抗素子間の複数の第２ノードのうちソースに接続された前記第１ノードに対応する第２ノードにそれぞれ接続された、複数のＮチャネル型の第１トランジスタと、
    ソースが、前記複数の第１ノードにそれぞれ接続され、ドレインが、ソースに接続された前記第１ノードより低電位の前記第１ノード又は前記第２電源端子にそれぞれ接続され、ゲートが、前記複数の第２ノードのうちソースに接続された前記第１ノードに対応する第２ノードにそれぞれ接続された、複数のＰチャネル型の第２トランジスタと、をさらに備えた請求項６に記載のＥＳＤ保護回路。
12. 複数の前記第１及び前記第２トランジスタのそれぞれのソース−ゲート間に設けられた複数のダイオードをさらに備えた請求項１１に記載のＥＳＤ保護回路。
13. 複数の前記第１トランジスタのそれぞれのドレイン側に設けられた複数のＮチャネル型の第３トランジスタと、
    複数の前記第２トランジスタのそれぞれのドレイン側に設けられた複数のＰチャネル型の第４トランジスタと、をさらに備えた請求項１２に記載のＥＳＤ保護回路。
14. 複数の前記第１及び前記第２保護トランジスタでは、それぞれ、拡散層部分のうちコンタクトが接触する拡散層部分がシリサイド化され、その他の拡散層部分及びゲートポリシリコンがシリサイド化されない、請求項６に記載のＥＳＤ保護回路。

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