JP2022136459A - 半導体保護回路 - Google Patents

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Abstract

【課題】汎用性の高い半導体保護回路を提供すること。【解決手段】一つの実施形態によれば、半導体保護回路は、入力端に接続されたドレインと、出力端に接続されたソースと、制御端に接続されたゲートを有する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートに接続されたドレインと、前記第１のＭＯＳトランジスタのソースに接続されたソースを有する第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのゲートから前記第１のＭＯＳトランジスタのゲートに向けて順方向に接続された整流素子と、前記第２のＭＯＳトランジスタのゲートとソースとの間に接続されたローパスフィルタと、を具備する。【選択図】図１

Description

本実施形態は、半導体保護回路に関する。
従来、ＭＯＳトランジスタのゲートを保護する為に、ＭＯＳトランジスタのゲート・ソース間に保護素子を設ける技術が開示されている。ＭＯＳトランジスタのゲート・ソース間は、正、及び負の過電圧に晒される場合がある。従って、正、及び負の過電圧に対して保護動作を行う半導体保護回路は汎用性が高い。また、半導体保護回路は、ＭＯＳトランジスタと共に電源回路等において一体的に構成される。従って、半導体保護回路は、集積化が容易な構成であることが望まれる。
特開２０２０－３６１４７号公報
一つの実施形態は、汎用性の高い半導体保護回路を提供することを目的とする。
一つの実施形態によれば、半導体保護回路は、入力端に接続されたドレインと、出力端に接続されたソースと、制御端に接続されたゲートを有する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートに接続されたドレインと、前記第１のＭＯＳトランジスタのソースに接続されたソースを有する第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのゲートから前記第１のＭＯＳトランジスタのゲートに向けて順方向に接続された整流素子と、前記第２のＭＯＳトランジスタのゲートとソースとの間に接続されたローパスフィルタと、を具備する。
図１は、第１の実施形態の半導体保護回路の構成を示す図。 図２は、第１の実施形態の半導体保護回路の第１の保護動作を説明する為の図。 図３は、第１の実施形態の半導体保護回路の第２の保護動作を説明する為の図。 図４は、第１の実施形態の半導体保護回路の保護動作の効果を説明する為の図。 図５は、第２の実施形態の半導体保護回路の構成を示す図。 図６は、第３の実施形態の半導体保護回路の構成を示す図。 図７は、第４の実施形態の半導体保護回路の構成を示す図。 図８は、第５の実施形態の半導体保護回路の構成を示す図。
以下に添付図面を参照して、実施形態にかかる半導体保護回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の半導体保護回路の構成を示す図である。本実施形態は、ＮＭＯＳトランジスタ１０を有する。ＮＭＯＳトランジスタ１０のドレインは入力端２に接続され、ソースは、出力端３に接続される。ＮＭＯＳトランジスタ１０のゲートは、ノードＮＡに接続される。ノードＮＡは、制御端１に接続される。ＮＭＯＳトランジスタ１０は、例えば、高耐圧のＤＭＯＳ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタで構成される。以降、ＮＭＯＳトランジスタ１０を、便宜的に、出力トランジスタ１０と呼ぶ場合が有る。出力トランジスタ１０は、Ｓｉ（シリコン）に限らず、ＧａＮ（窒化ガリューム）やＳｉＣ（炭化ケイ素）を材料とするＮチャネル型のＭＯＳトランジスタで構成される。例えば、ＧａＮを材料とするＭＯＳトランジスタは、ドレイン・ソース間の主電流路がＧａＮで構成され、ＳｉＣを材料とするＭＯＳトランジスタは、ソース・ドレイン路がＳｉＣで構成される。ＧａＮやＳｉＣで構成されるＭＯＳトランジスタは、高耐圧である為、電源回路の出力トランジスタ１０として好適する。Ｓｉを材料とするトランジスタをＳｉトランジスタ、ＧａＮを材料とするトランジスタをＧａＮトランジスタ、ＳｉＣを材料とするトランジスタをＳｉＣトランジスタと呼ぶ場合がある。
本実施形態は、ＮＭＯＳトランジスタ１１を有する。ＮＭＯＳトランジスタ１１のドレインは、出力トランジスタ１０のゲートに接続され、ソースは、出力トランジスタ１０のソースに接続される。
本実施形態は、ＮＭＯＳトランジスタ１１のゲートから出力トランジスタ１０のゲートに向けて順方向に接続された整流素子３０を有する。本実施形態の整流素子３０は、ソースとゲートが出力トランジスタ１０のゲートに接続され、ドレインがＮＭＯＳトランジスタ１１のゲートに接続された、ダイオード接続のＰＭＯＳトランジスタ３１を有する。
本実施形態は、ＮＭＯＳトランジスタ１１のゲートとソースとの間に接続されたローパスフィルタ２０を有する。ＮＭＯＳトランジスタ１１のゲートは、ノードＮＢに接続される。本実施形態のローパスフィルタ２０は、一端がノードＮＢに接続され、他端がＮＭＯＳトランジスタ１１のソースに接続された抵抗２１と、一端がノードＮＢに接続され、他端が接地されたコンデンサ２２を有する。尚、コンデンサ２２の他端に印加される電圧は、接地電圧に限らず、任意所定の固定電圧でも良い。
図２、及び図３を用いて、本実施形態の保護動作を説明する。図２は、本実施形態の半導体保護回路の第１の保護動作を説明する為の図である。第１の保護動作は、出力端３の出力電圧Ｖｏｕｔが変動した場合における出力トランジスタ１０の保護動作である。
入力端２には、入力電圧Ｖｉｎが印加される。制御端１にＨレベルの制御信号ＶＧＨが印加され出力トランジスタ１０がオン状態の時、入力電圧Ｖｉｎから出力トランジスタ１０のソース・ドレイン間の電圧降下分だけ低い出力電圧Ｖｏｕｔが出力端３から出力される。出力端３の出力電圧Ｖｏｕｔは、負荷（図示せず）に供給される。
例えば、地絡等により出力電圧Ｖｏｕｔが急激に低下した場合には、以下に説明する第１の保護動作によって、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳが制限され、出力トランジスタ１０のゲートが保護される。
出力端３の出力電圧Ｖｏｕｔの急激な低下に対して、ローパスフィルタ２０の作用により、ノードＮＢの電圧は抵抗２１とコンデンサ２２で定まる時定数に従ってゆっくりと低下する。この為、ＮＭＯＳトランジスタ１１のゲート・ソース間の電圧はＮＭＯＳトランジスタ１１のしきい値電圧以上となり、ＮＭＯＳトランジスタ１１はオン状態となってＮＭＯＳトランジスタ１１に電流Ｉ１が流れる。
ＮＭＯＳトランジスタ１１がオン状態の時、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧によって制限される。ＮＭＯＳトランジスタ１１がオン状態の時のＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧は、略０Ｖである。この為、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは略０Ｖになり、過電圧の印加によるゲートの破壊から出力トランジスタ１０を保護することが出来る。
次に第２の保護動作を説明する。図３は、第１の実施形態の半導体保護回路の第２の保護動作を説明する為の図である。第２の保護動作は、出力トランジスタ１０のソースに対してゲート側の電圧が低下し、出力トランジスタ１０のソースに対してゲート側の電圧が低い過電圧が印加される状態に対する保護動作である。例えば、出力トランジスタ１０がオン状態で入力電圧Ｖｉｎに略等しい出力電圧Ｖｏｕｔが出力端３から出力されている定常状態において、出力トランジスタ１０をオフにする場合の出力トランジスタ１０の保護動作である。
定常状態において、出力端３には、入力電圧Ｖｉｎから出力トランジスタ１０のソース・ドレイン間の電圧降下分だけ低い出力電圧Ｖｏｕｔが出力端３から出力される。出力トランジスタ１０をオフにする場合には、制御端１にＬレベル、例えば、０Ｖの制御信号ＶＧＬが印加される。制御端１に印加した制御信号ＶＧＬがＰＭＯＳトランジスタ３１のゲートに印加される為、ＰＭＯＳトランジスタ３１のゲートとドレイン間に生じる電圧差によってＰＭＯＳトランジスタ３１がオンする。すなわち、ＰＭＯＳトランジスタ３１のゲート電圧を下げることで、ノードＮＢに接続されているＰＭＯＳトランジスタ３１のドレインがソースとして機能し、ＰＭＯＳトランジスタ３１がオン状態になる。
ＰＭＯＳトランジスタ３１がオン状態の時のＰＭＯＳトランジスタ３１のソース・ドレイン間の電圧によってＮＭＯＳトランジスタ１１のゲート・ドレイン間がバイアスされる。すなわち、ＮＭＯＳトランジスタ１１のドレインに対してゲートの電位が高くなる。この時、ノードＮＡに接続されたＮＭＯＳトランジスタ１１のドレインがソースとして機能する可逆的な動作、即ち、ゲート電圧に対して低い電圧が供給されるドレインがソースとして機能する動作により、ＮＭＯＳトランジスタ１１がオン状態となり、ＮＭＯＳトランジスタ１１に電流Ｉ２が流れる。
ＮＭＯＳトランジスタ１１がオン状態となることで、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧で制限される。すなわち、制御端１にＬレベルの制御信号ＶＧＬが印加され、出力トランジスタ１０のゲート・ソース間に過電圧が印加される状態になった場合に、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳを制限して、出力トランジスタ１０のゲートを保護することが出来る。
ＰＭＯＳトランジスタ３１のゲートとソースを接続してダイオード接続を構成した場合、ＰＭＯＳトランジスタ３１のドレイン側がアノード、ソース側をカソードとするボディーダイオード（図示せず）も形成される。従って、ソースとゲートを接続したダイオード接続のＰＭＯＳトランジスタ３１がオン状態の時、ボディーダイオードとＰＭＯＳトランジスタ３１のチャネルにより構成されるダイオードが並列に接続される構成となる。この為、ゲートとソースを接続したダイオード接続のＰＭＯＳトランジスタ３１のオン抵抗は小さくなり、ＮＭＯＳトランジスタ１１のゲート・ドレイン間のバイアス電圧を小さい電圧に抑制することが出来る。ダイオード接続されたＰＭＯＳトランジスタ３１による抑制されたバイアス電圧によりＮＭＯＳトランジスタ１１のゲート・ドレイン間をバイアスすることでＮＭＯＳトランジスタ１１が流す電流Ｉ２を抑制し、第２の保護動作で消費される電力を抑制することが出来る。
本実施形態によれば、出力端３の出力電圧Ｖｏｕｔの変動により出力トランジスタ１０のソースに対して出力トランジスタ１０のゲート電圧が高くなる場合、及び、制御端１にＬレベルの制御信号ＶＧＬを印加して出力トランジスタ１０のソースに対して出力トランジスタ１０のゲート電圧が低くなる両方の場合において、即ち、出力トランジスタ１０のゲート・ソース間に正、及び負の過電圧が印加されるいずれの状態に対しても、出力トランジスタ１０のゲートを保護することが出来る。
本実施形態は、第１と第２の保護動作により、出力トランジスタ１０のゲート・ソース間に正、及び負のいずれの過電圧が印加される状態になった場合においても出力トランジスタ１０のゲート・ソース間電圧ＶＧＳを制限して出力トランジスタ１０のゲートを保護することが出来る。この為、汎用性の高い半導体保護回路を提供することが出来る。また、ローパスフィルタ２０を構成するコンデンサ２２は、例えば、１ピコファラド（ｐＦ）程度で構成することが出来る為、出力トランジスタ１０と共に容易に集積化できる為、汎用性が高い。また、能動素子であるＮＭＯＳトランジスタ１１による保護動作である為、応答速度が速く、高速の保護動作が可能である。
さらに、第２の保護動作においてＮＭＯＳトランジスタ１１が流す電流Ｉ２は、ＮＭＯＳトランジスタ１１のゲート・ドレイン間がＰＭＯＳトランジスタ３１のしきい値電圧程度の電圧でバイアスされることで流れる僅かな電流である為、電力消費を抑制することが出来る。出力トランジスタ１０をオフにする制御は、例えば、出力端３に接続される負荷（図示せず）のエネルギーを保存する場合に行われる。従って、第２の保護動作において消費される電力を抑制することが出来る本実施形態は、汎用性の高い構成となる。
図４は、第１の実施形態の半導体保護回路の保護動作の効果を説明する為の図である。図４の上段は、記述した第１の保護動作のシミュレーション結果を示す。横軸は時間、縦軸は出力トランジスタ１０のゲート・ソース間電圧ＶＧＳを示す。
タイミングｔ０において、出力電圧Ｖｏｕｔが急激に低下する。実線１００で示すゲート・ソース間電圧ＶＧＳは、瞬間的にオーバーシュートする。既述した様に、ＮＭＯＳトランジスタ１１がオンすることで、ゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間電圧によって制限され、略０Ｖで安定する。尚、上段に示すゲート・ソース間電圧ＶＧＳは、出力トランジスタ１０のソース電圧を基準にして、出力トランジスタ１０のゲート電圧をプラスの電圧として示す。
下段は、記述した第２の保護動作のシミュレーション結果を示す。タイミングｔ１において、Ｌレベルの制御信号ＶＧＬを制御端１に印加する。実線１０１で示すゲート・ソース間電圧ＶＧＳは、瞬間的にアンダーシュートする。既述した様に、ＮＭＯＳトランジスタ１１がオンすることで、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧によって制限され、略０Ｖで安定する。尚、下段に示すゲート・ソース間電圧ＶＧＳは、出力トランジスタ１０のゲート電圧を基準にして、出力トランジスタ１０のソース電圧をプラスの電圧として示す。
図４のシミュレーション結果が示す様に、第１と第２の保護動作により、出力トランジスタ１０のゲート・ドレイン間に正、及び負のいずれの過電圧が印加される状態が生じた場合においても、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳはＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧に制限され、出力トランジスタ１０のゲートは保護される。
（第２の実施形態）
図５は、第２の実施形態の半導体保護回路の構成を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複する記載は必要な場合にのみ行う。以降、同様である。本実施形態の整流素子３０は、ダイオード３２を有する。ダイオード３２のアノードはノードＮＢに接続され、カソードはノードＮＡに接続される。すなわち、ダイオード３２は、ＮＭＯＳトランジスタ１１のゲートから出力トランジスタ１０のゲートに向けて、順方向に接続される。
本実施形態の第１の保護動作、即ち、出力端３の出力電圧Ｖｏｕｔが急激に低下し、出力トランジスタ１０のソースに対してゲートの電圧が高くなる過電圧が印加される状態が生じた際の保護動作は次の通りである。
出力端３の出力電圧Ｖｏｕｔの急激な低下に対し、ノードＮＢの電位は、ローパスフィルタ２０の作用により、抵抗２１とコンデンサ２２で定まる時定数に従って、ゆっくりと低下する。この為、ＮＭＯＳトランジスタ１１のソース電圧に対してゲート電圧がＮＭＯＳトランジスタ１１のしきい値電圧以上に高くなり、ＮＭＯＳトランジスタ１１はオン状態となって、電流を流す。この時、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧によって制限される。
ＮＭＯＳトランジスタ１１がオン状態の時のＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧は、略０Ｖである。この為、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは略０Ｖになり、過電圧の印加による破壊から出力トランジスタ１０のゲートを保護することが出来る。
本実施形態の第２の保護動作、即ち、出力トランジスタ１０のソース電圧に対してゲート電圧が低下し、出力トランジスタ１０のソース電圧に対してゲート電圧が低い過電圧が印加される状態に対する保護動作は、以下の通りである。
定常状態において、出力端３に、入力電圧Ｖｉｎに略等しい出力電圧Ｖｏｕｔが出力されている状態で制御端１にＬレベル、例えば、０Ｖの制御信号ＶＧＬが印加されると、制御信号ＶＧＬの印加に対してノードＮＢの電圧の応答は遅い為、ＮＭＯＳトランジスタ１１のゲート・ドレイン間にダイオード３２の順方向電圧に相当する電圧差が生じ、この電圧差によりＮＭＯＳトランジスタ１１のゲート・ドレイン間がバイアスされる。すなわち、ＮＭＯＳトランジスタ１１のドレイン電圧に対してゲート電圧がダイオード３２の順方向電圧分だけ高くなり、ＮＭＯＳトランジスタ１１の可逆的な動作、即ち、ゲート電圧に対して低い電圧が供給されるドレインがソースとして機能する動作により、ＮＭＯＳトランジスタ１１はオン状態となって、電流を流す。
ＮＭＯＳトランジスタ１１がオン状態となることで、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧で制限される。すなわち、制御端１にＬレベルの制御信号ＶＧＬが印加された時に、出力トランジスタ１０のゲート・ソース間に過電圧が印加される状態を回避し、出力トランジスタ１０のゲートを保護することが出来る。
本実施形態によれば、第１と第２の保護動作により、出力トランジスタ１０のゲート・ソース間に正、及び負のいずれの過電圧が印加される状況が生じた際にも出力トランジスタ１０のゲート・ソース間電圧ＶＧＳを所定の電圧に制限して出力トランジスタ１０のゲートを保護することが出来る。この為、汎用性の高い半導体保護回路を提供することが出来る。また、第２の保護動作においてＮＭＯＳトランジスタ１１が流す電流は、ＮＭＯＳトランジスタ１１のゲート・ドレイン間がダイオード３２の順方向電圧程度の電圧でバイアスされることで流れる僅かな電流である為、電力消費を抑制することが出来る。
（第３の実施形態）
図６は、第３の実施形態の半導体保護回路の構成を示す図である。本実施形態は、出力トランジスタ１０のゲートにソースが接続され、ドレインが出力トランジスタ１０のソースに接続されたＰＭＯＳトランジスタ１４を有する。ＰＭＯＳトランジスタ１４のゲートは、ノードＮＢに接続される。
本実施形態は、ノードＮＢとＰＭＯＳトランジスタ１４のドレイン間に接続されたハイパスフィルタ４０を有する。すなわち、ハイパスフィルタ４０は、ＰＭＯＳトランジスタ１４のゲート・ドレイン間に接続される。ハイパスフィルタ４０は、一端がＰＭＯＳトランジスタ１４のゲートに接続され、他端がＰＭＯＳトランジスタ１４のドレインに接続されたコンデンサ４１を有する。
本実施形態は、一端がノードＮＢに接続され、他端が出力トランジスタ１０のゲートに接続された抵抗３３を有する。抵抗３３は、定常状態において、制御端１に印加された電圧をノードＮＢに供給する。
本実施形態の第１の保護動作、即ち、出力端３の出力電圧Ｖｏｕｔが急激に低下し、出力トランジスタ１０のソースに対してゲートの電圧が高くなる過電圧が印加される状態が生じた場合の保護動作は次の通りである。
出力端３の出力電圧Ｖｏｕｔの急激な低下は、ハイパスフィルタ４０を構成するコンデンサ４１のレベルシフトの機能により、ノードＮＢの電圧を急激に低下させる。これにより、ノードＮＢの電位が急激に低下し、ＰＭＯＳトランジスタ１４のゲート・ソース間にしきい値以上の電圧降下が生じ、ＰＭＯＳトランジスタ１４がオンする。
ＰＭＯＳトランジスタ１４がオンすることで、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＰＭＯＳトランジスタ１４のソース・ドレイン間の電圧で制限される。オン状態のＰＭＯＳトランジスタ１４のソース・ドレイン間の電圧は略０Ｖである。出力トランジスタ１０のゲート・ソース間に過電圧が印加されることを回避することが出来る為、出力トランジスタ１０のゲートを保護することが出来る。尚、ハイパスフィルタ４０は、コンデンサ４１のみを有する構成に限らない。
本実施形態によれば、出力電圧Ｖｏｕｔの急激な低下による出力トランジスタ１０のゲート・ソース間への過電圧の印加を回避して出力トランジスタ１０のゲートを保護することが出来る。ハイパスフィルタ４０を構成するコンデンサ４１は、例えば、１ピコファラッド（ｐＦ）程度の値とすることが出来る為、集積化が容易な、汎用性の高い半導体保護回路を提供することが出来る。また、能動素子であるＰＭＯＳトランジスタ１４による保護動作である為、応答速度が速く、高速の保護動作が可能である。
（第４の実施形態）
図７は、第４の実施形態の半導体保護回路の構成を示す図である。本実施形態は、制御端１にドレインが接続され、ソースがチャージポンプ５３に接続されたＰＭＯＳトランジスタ５１と、ドレインが制御端１に接続され、ソースが接地されたＮＭＯＳトランジスタ５２を有する。
チャージポンプ５３は、電源６０が供給する入力電圧Ｖｉｎを昇圧した電圧を出力する。制御回路５０は、駆動信号ＤＲ１、ＤＲ２をＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２のゲートに夫々供給して、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２のオン／オフを制御する。
駆動信号ＤＲ１によってＰＭＯＳトランジスタ５１がオンすると、チャージポンプ５３によって入力電圧Ｖｉｎが昇圧された電圧が、制御信号ＶＧとして制御端１に印加される。駆動信号ＤＲ２によってＮＭＯＳトランジスタ５２がオンすると、接地電圧が、制御信号ＶＧとして制御端１に印加される。チャージポンプ５３が供給する電圧は、既述した制御信号ＶＧＨとなり、ＮＭＯＳトランジスタ５２がオンすることで制御端１に供給される接地電圧は、既述した制御信号ＶＧＬとなる。
駆動信号ＶＧＨが制御端１に印加された状態で出力端３の出力電圧Ｖｏｕｔが急激に低下すると、既述した第１の保護動作によって、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧に制限される。
定常状態において、出力端３に、入力電圧Ｖｉｎに略等しい出力電圧Ｖｏｕｔが出力されている状態で制御端１にＬレベル、例えば、０Ｖの制御信号ＶＧＬが印加されると、既述した第２の保護動作により、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧に制限される。すなわち、制御端１にＬレベルの制御信号ＶＧＬが印加された時に、出力トランジスタ１０のゲート・ソース間に過電圧が印加される状態を回避し、出力トランジスタ１０のゲートを保護することが出来る。
本実施形態は、制御回路５０から供給される駆動信号ＤＲ１、ＤＲ２に応答して生成される制御信号ＶＧによって出力トランジスタ１０のオン／オフを制御して、出力電圧Ｖｏｕｔを制御する電源回路を構成する。本実施形態によれば、第１と第２の保護動作により、出力トランジスタ１０のゲート・ソース間に正、及び負のいずれの過電圧が印加され得る状況が生じた場合にも出力トランジスタ１０のゲート・ソース間電圧ＶＧＳをＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧に制限して保護し、出力トランジスタ１０のゲートを保護することが出来る為、汎用性の高い構成となる。
（第５の実施形態）
図８は、第５の実施形態の半導体保護回路の構成を示す図である。本実施形態は、分圧回路７０を有する。分圧回路７０は、抵抗７１と抵抗７２の抵抗比によって出力電圧Ｖｏｕｔを分圧して、フィードバック電圧ＶＦＢを出力する。
本実施形態は、フィードバック電圧ＶＦＢと参照電圧ＶＲＥＦを比較して、その差分出力に応じて制御信号ＶＧを出力するエラーアンプ８０を有する。エラーアンプ８０は、フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦに等しくなる様に、出力トランジスタ１０の導通状態を調整する制御ループを構成する。
フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦよりも高くなるとエラーアンプ８０が出力する制御信号ＶＧはＬレベルになり、フィードバック電圧ＶＦＢが参照電圧ＶＲＥＦより低くなると制御信号ＶＧはＨレベルになる。制御信号ＶＧのレベルに応じて出力トランジスタ１０のゲート電圧を制御することで出力トランジスタ１０の導通状態が制御され、フィードバック電圧ＶＦＢを参照電圧ＶＲＥＦに等しくする制御が行われる。
制御信号ＶＧがＨレベルで出力トランジスタ１０がオン状態の時に出力電圧Ｖｏｕｔが急激に低下して出力トランジスタ１０のゲート・ソース間に過電圧が印加される状態が生じた場合には、既述した第１の保護動によって、出力トランジスタ１０のゲート・ソース間電圧ＶＧＳはＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧で制限される為、出力トランジスタ１０のゲートは保護される。
定常状態において、出力端３に、入力電圧Ｖｉｎに略等しい出力電圧Ｖｏｕｔが出力されている状態で制御端１に印加される制御信号ＶＧがＬレベル、例えば、０Ｖになると、既述した第２の保護動作によって出力トランジスタ１０のゲート・ソース間電圧ＶＧＳは、ＮＭＯＳトランジスタ１１のソース・ドレイン間の電圧で制限される為、出力トランジスタ１０のゲートは保護される。
第１と第２の保護動作により、出力トランジスタ１０のゲート・ソース間に正、及び負のいずれの過電圧が印加される状況が生じた場合でも出力トランジスタ１０のゲート・ソース間電圧ＶＧＳの値は所定の値に制限される為、出力トランジスタ１０のゲートを保護することが出来る。
本実施形態は、出力トランジスタ１０の導通状態を制御して出力電圧Ｖｏｕｔを分圧したフィードバック電圧ＶＦＢを参照電圧ＶＲＥＦに等しくする、所謂、リニアレギュレータを構成する。定常状態において出力電圧Ｖｏｕｔが急激に低下して出力トランジスタ１０のゲート・ソース間に正の過電圧が印加され得る状態になった場合、あるいは、定常状態において制御信号ＶＧがＬレベルになり出力トランジスタ１０のゲート・ソース間に負の過電圧が印加され得る状態になった場合においても、既述した様に第１の保護動作と第２の保護動作により出力トランジスタ１０のゲートは保護される為、汎用性の高い構成となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 制御端、２ 入力端、３ 出力端、１０ 出力トランジスタ、１１ ＮＭＯＳトランジスタ、２０ ローパスフィルタ、３０ 整流素子、４０ ハイパスフィルタ、５０ 制御回路、６０ 電源。

Claims (7)

  1. 入力端に接続されたドレインと、出力端に接続されたソースと、制御端に接続されたゲートを有する第１のＭＯＳトランジスタと、
    前記第１のＭＯＳトランジスタのゲートに接続されたドレインと、前記第１のＭＯＳトランジスタのソースに接続されたソースを有する第２のＭＯＳトランジスタと、
    前記第２のＭＯＳトランジスタのゲートから前記第１のＭＯＳトランジスタのゲートに向けて順方向に接続された整流素子と、
    前記第２のＭＯＳトランジスタのゲートとソースとの間に接続されたローパスフィルタと、
    を具備することを特徴とする半導体保護回路。
  2. 前記ローパスフィルタは、
    前記第２のＭＯＳトランジスタのゲートとソースの間に接続された抵抗と、
    前記第２のＭＯＳトランジスタのゲートに一端が接続され、他端に固定電圧が印加されるコンデンサと、
    を具備することを特徴とする請求項１に記載の半導体保護回路。
  3. 前記整流素子は、ソースとゲートが共通接続された第３のＭＯＳトランジスタによって構成されることを特徴とする請求項１または２に記載の半導体保護回路。
  4. 前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタで構成され、前記第３のＭＯＳトランジスタはＰＭＯＳトランジスタで構成されることを特徴とする請求項３に記載の半導体保護回路。
  5. 前記整流素子は、アノードが前記第２のＭＯＳトランジスタのゲートに接続され、カソードが前記第２のＭＯＳトランジスタのドレインに接続されたダイオードで構成されることを特徴とする請求項１または２に記載の半導体保護回路。
  6. 入力端に接続されたドレインと、出力端に接続されたソースと、制御端に接続されたゲートを有する第１導電型の第１のＭＯＳトランジスタと、
    前記第１のＭＯＳトランジスタのゲートに接続されたソースと、前記第１のＭＯＳトランジスタのソースに接続されたドレインを有する第２導電型の第２のＭＯＳトランジスタと、
    前記第２のＭＯＳトランジスタのゲートと前記第１のＭＯＳトランジスタのゲートの間に接続された抵抗素子と、
    前記第２のＭＯＳトランジスタのゲートとドレインの間に接続されたハイパスフィルタと、
    を具備することを特徴とする半導体保護回路。
  7. 前記ハイパスフィルタは、コンデンサを有することを特徴とする請求項６に記載の半導体保護回路。
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US7221551B2 (en) 2004-06-11 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cascaded gate-driven ESD clamp
JP2008067292A (ja) 2006-09-11 2008-03-21 Sharp Corp 過熱遮断回路
JP2010278188A (ja) 2009-05-28 2010-12-09 Renesas Electronics Corp 半導体集積回路装置
US8072721B2 (en) * 2009-06-10 2011-12-06 Hong Kong Applied Science And Technology Research Institute Co., Ltd. ESD protection using a capacitivly-coupled clamp for protecting low-voltage core transistors from high-voltage outputs
US20130154601A1 (en) * 2011-12-20 2013-06-20 Kenneth P. Snowdon Regulator transient over-voltage protection
FR2987496A1 (fr) * 2012-02-29 2013-08-30 St Microelectronics Rousset Circuit de protection contre les decharges electrostatiques
JP2014086580A (ja) * 2012-10-24 2014-05-12 Toshiba Corp 保護回路
JP2014120547A (ja) 2012-12-14 2014-06-30 Renesas Electronics Corp Ｅｓｄ保護回路
JP2014187288A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 静電保護回路
JP2015002510A (ja) * 2013-06-18 2015-01-05 株式会社東芝 静電気保護回路
US9153958B2 (en) * 2013-08-15 2015-10-06 Nxp B.V. Bias-insensitive trigger circuit for bigFET ESD supply protection
JP7130495B2 (ja) 2018-08-29 2022-09-05 日清紡マイクロデバイス株式会社 負荷駆動回路

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