JPH0897376A - 静電放電対策用保護回路 - Google Patents
静電放電対策用保護回路Info
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- JPH0897376A JPH0897376A JP7224636A JP22463695A JPH0897376A JP H0897376 A JPH0897376 A JP H0897376A JP 7224636 A JP7224636 A JP 7224636A JP 22463695 A JP22463695 A JP 22463695A JP H0897376 A JPH0897376 A JP H0897376A
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Abstract
電放電(ESD)保護のためのトリガのしきい値を大き
くとることのできる装置を提供する。 【解決手段】本発明の一実施例によれば、直列接続され
た上部および下部インバータと、導通状態によりSCR
をトリガするトリガFETとを備え、トリガFETのゲ
ートが下部インバータの端子間電圧により駆動される、
ICのESD保護のための2モード・トリガ回路が提供
される。2モード・トリガ回路のトリガしきい値は、2
モード・トリガを構成する直列接続された上部および下
部インバータ間に定電圧降下手段を挿入することによ
り、VDDが存在しない場合に、VDDより高くするこ
とができる。これにより、トリガFETをターン・オン
して実際にESD保護を行なうSCRを駆動させる前に
乗り越えなければならないオフセット電圧が提供され
る。
Description
バイスを静電放電等から保護するための装置に関する。
および電気的過応力(EOS)保護戦略は、出力バッフ
ァのゲート酸化物破壊電圧と、MOS破壊電圧とによっ
て促進される。定常動作中の、電源電圧(VDD)と上
記の破壊電圧との差は、最も進歩したMOS製造工程で
は、僅か数ボルトであるに過ぎない。その結果、破壊電
圧に依存するESD保護装置の設計は一層複雑さを増し
てきた。何故ならば、保護構造は定常動作中は完全に受
動状態(すなわちトリガされない)であることが期待さ
れ、なおかつ、ESD事象の発生中は低電圧でトリガし
なければならない。集積回路(IC)をESDに起因す
る損傷から保護するための種々の技術が提案されてい
る。動作をより高速化し、電力消費を少なくするという
設計上の目標によって、低い供給電圧で動作し、破壊電
圧が低い、小型化された装置が促進される。初期世代の
ICとともに存続し得るESD保護戦略は、最新世代の
IC用には必ずしも適さない。例えば、初期の設計で許
容された絶縁抵抗は今日の高性能ICでは受入れられな
い。このような状況での好ましい保護戦略は、低電圧S
CR(LVSCR)のような能動素子のトリガに依存す
ることが多い。LVSCRのトリガしきい値は、ICに
電力が供給されていない場合、できるかぎり低いことが
望ましい。(わずか数ボルトであることもある。)上記
の場合には、しきい値は一定のゆとりを以て電源電圧を
超えなければならない。ESD保護装置のこのような種
類の動作は“2モード・トリガリング(bi-modal trigg
ering)" と呼ばれてきた。これは有効ではあるが、必ず
しも全ての用途に適している訳ではない。例えば、第2
装置で発生したバス経由信号によって駆動され、同じバ
ス上の別の装置と通信し得る第1装置内のコネクタに、
ある種のインタフェースICが結合される。第1装置に
電力が供給されていない場合(そのI/Oコネクタは別
の装置によって駆動されているので依然として“ホッ
ト”状態であるが)、そのESD保護のしきい値を、第
1と第3の装置間で交換される信号のレベル未満に低減
することができる。その結果としてESD保護素子がト
リガされると、物理的な損傷を起こすことはないにして
も、バス上での信号伝送の完全性が損なわれることがあ
る。2モードESDトリガ回路に、電力が供給されない
場合には利用されるしきい値を高くし、それでも尚、電
力が供給された場合に利用されるしきい値よりは低くで
きることが望ましいであろう。
スを静電放電等から保護するための装置を提供すること
を目的とする。
リガ回路は、VDDが存在しない場合にはESD事象自
体のエネルギを利用してSCRをトリガし、VDDが存
在する場合はVDDからのエネルギを利用するように構
成した回路である。このような構成は、直列の上下のイ
ンバータと、ゲートが下部インバータの端子間電圧によ
って駆動され、導通することによりSCRをトリガする
トリガFETとによって達成される。
トリガ回路のトリガしきい値は、2モード・トリガを構
成する直列接続された上下のインバータ間に定電圧降下
を挿入することにより、VDDが存在しない場合にVD
D以上に上昇させることができる。それによってオフセ
ット電圧が得られ、このオフセット電圧はトリガFET
がターンオンし、実際のESD保護を行うSCRを励起
し得る前に超えられなければならない。定電圧降下はダ
イオード接続されたFETの直列列によって生起し得
る。トリガFETのゲートを分路するラッチ接続フィー
ドバックFETを備え、それによってフィードバックF
ET内の飽和電圧がラッチを外すまでトリガFETのタ
ーンオンを遅延させることによって、しきい値を高くす
ることもできる。これらの2つの技術は別個に、または
組合わせて利用できる。組合わせて利用すれば、2モー
ド・トリガ回路用のトリガ電圧の所望の上昇よりも大幅
に低い一定電圧降下を提供するためにダイオード接続F
ETの個数を低減できる。ESD事象中にSCRがトリ
ガされる電圧は、ダイオード接続FETの個数を変更す
ること、および回路内の種々のFETのサイズを調整す
ることの双方または一方によって調整し得る。
4年2月2日に出願された「ESD PROTECTI
ON FOR IC’S(IC用ESD保護)」と題する
米国出願第08/190,756号の図6の一部を転載した図1を
参照する。これを図示した理由は、当該ESD保護回路
の基本的な(電気的)構成を示すためである。5個の回
路素子に“TRIG”の符号が付されていること、およ
び各々の“T”ノードがトリガFETを介してSCRに
結合されていることに注目されたい。図示した回路の動
作は第08/190,756号出願で説明されており、ここでは繰
り返さない。ESDからの保護はパッドからGND,パ
ッドからDGND、およびDVDDからGNDへの経路
を含む様々な経路用に達成し得ることに注目されたい。
第2図は第08/190,756号出願の図7を転載したものであ
り、図1のTRIG.回路内部をより詳細に図示し、同
時にSCRの有用な等価素子を示すために図示したもの
である。
用の改良形のTRIG.回路4と、ESD保護回路19
とが図示されている。GND(またはDGND)から保
護されているパッド1は連結されたI/O回路(図示せ
ず)によって駆動され、かつ当該の帰路(例えばGND
またはDGND)にも接続されたSCR2に接続されて
いる。SCRのゲートは、TRIG.回路4のTノード
によってゲートが駆動されるトリガFET3に結合され
ている。トリガFET3がターンオンされると、SCR
2がターンオンされる。SCRによってもたらされる導
通状態がESD保護を行う。
に結合された上部インバータ5と、ソースが当該のアー
ス基準電圧に結合された下部インバータ6とを備えてあ
る。ダイオード接続FET(8,9,10)の直列列7
は、上部インバータFET5のドレインと、下部インバ
ータFET6のドレインとの間に結合されている。ダイ
オード接続FETの直列列7を備えた目的は、TRI
G.回路4がトリガFET3をターンオンするためにS
とTRIG.回路4との間に必要な電圧を高めるために
利用し得る定電圧降下を生起することにある。ダイオー
ド接続FETの列が、定電圧降下を示す2端子回路網を
構成する方法の一つであるに過ぎないことが理解されよ
う。
て正である場合に生ずる。(その他の可能性については
第振れ号出願を参照されたい。)主として関心があるの
は、VDDはオフであるが、双方のチップとも介在バス
(図示せず)によって接続されているために、恐らくは
別のチップ内のI/O回路によってパッド1が駆動され
る場合である。VDDがオフの場合は上部インバータF
ET5はオンであり、下部FET6はオフである。この
ことによって、パッド1に印加された電圧の正の振れが
トリガFET3のゲートに結合され得る。ダイオード接
続FETの直列列7の代わりに短絡回路(従来技術)を
使用した場合は、パッド1での上記のような正の電圧振
れはトリガ3のゲートでほぼ完全に感受されよう。この
ことが、VDDよりも低い正の振れがSCR2をトリガ
し得る理由である。ダイオード接続FETの直列列7で
の電圧降下はノードSでの電圧降下から差し引かれ、そ
の結果、トリガFET3をターンオンするために必要な
ノードSでの電圧レベルが高くなる。
程では、列7での定電圧降下を2ないし2.5ボルトに
できれば望ましいであろう。ダイオード接続FETの端
子間電圧が8/10ボルトであるとすれば、2.4V降下さ
せるために直列の3個のFETを使用することを意味し
よう。このことは製造工程によっては実際に達成できる
であろうが、これを採用した特定の実際の工程の一つで
は、各ダイオード接続FETでの降下はそれぞれ2/10ボ
ルトに過ぎないことが判明した。このような差が生じる
理由は、準しきい値(sub-threshold)漏れ電流であるも
のと考えられる。このことは、3.3VのVDDの場
合、直列列7内に約10個ないし12個のダイオード接
続FETを使用することを示唆している。しかしなが
ら、このような多数のダイオード接続FETを使用する
と、連結されたSCRのターンオン時間に悪影響を及ぼ
し、ひいては生産性が下がるであろう。
ためにパッド1における正の振れ電圧を上昇させる必要
がある別の構成11を示している。この構成では、ダイ
オード接続FETの直列列7(または別の2端子定電流
回路網)がなく、フィードバックFET13が非導通の
下部インバータFET6で電流を分流するように接続さ
れている。フィードバックFET13のサイズは上部イ
ンバータFET5の1/10ないし1/5 であることが好まし
い。この回路構成11は次のように動作する。ESD事
象が始まるとトリガFET3はオフになる。パッド1に
おける上昇する正電圧はSCR2内の抵抗性経路を経て
トリガFET3で感受される。このようにして、フィー
ドバックFET13のゲートはこの正電圧を受け、ター
ンオンしがちである。しかし、フィードバックFET1
3は上部インバータFET5と比較してサイズが小さ
く、大量の電流を流すことができない。FET13は結
局は飽和状態になり、そこでの電圧は上昇し始めて、ト
リガFET3がターンオンし得るようにする。トリガF
ET3がターンオンすればするほどフィードバックFE
T13が流す電流は少なくなり、従ってトリガFET3
(ひいてはSCR2)がターンオンすることを促進す
る。この動作はラッチと同様である。すなわち、FET
3とFET13との間の構成はメモリ・セルの構成と類
似している。ラッチが状態を変更するポイントは、バス
上の信号の最大予想値と合わせて、FET3,5および
13のサイズによって決まる。この技術は有効である
が、製造中に飽和電流の値(曲線のひざ位置)を精密に
制御することは困難であろう。というのは、これを設定
するための幾つかのパラメータと、その結果生ずる任意
の特定の値でのしきい電圧を制御しなければならないか
らである。
る。この構成20では、パッド1はダイオード接続FE
T16,17,および18の直列列15と、フィードバ
ックFET13の双方を含むTRIG.回路14に接続
されている。この構成20は、列15内により多くのダ
イオード接続FETを備える必要がなく、また、フィー
ドバックFET13のためのしきい値を正確に定める必
要がなるなるので極めて有効に動作する。その理由を理
解するには、導通状態のフィードバックFET13によ
って分流された電流が、パッドでの正のESD事象の電
圧上昇とともに変化する態様を考えてみるとよい。上昇
の初期の間は、準しきい値漏れ電流だけしかダイオード
接続FETの直列列15を流れない。準しきい値漏れ電
流は階段状波形を形成することがあるものの、フィード
バックFET13を飽和させ、トリガFET3とフィー
ドバックFET13とからなるラッチを外すのに充分な
電流になることは決してない。しかし、全てのダイオー
ド接続FETが一旦オン状態になると、フィードバック
FET13を流れる電流は急激にある最小値(フロア
値)まで増加し、その後、ESD事象の電圧に比例して
増加し続ける。フィードバックFET13のひざ位置を
分流電流のフロア値の近くに設定することが着想であ
る。実際にはどちらの側でもよく、回路構成20は充分
良好に動作する。
5での電圧降下が2.4Vに近い場合は(直列列15内
に多数のFETを備えるか、または、工程の変数を調整
することにより、各ダイオード接続FETでの降下が8/
10ボルトに近くなるようにするか、またはその双方によ
る)、フィードバックFET13を流れる分流電流のフ
ロア値が少なくとも飽和レベルと同じ電圧レベルになる
ように構成し得る。すなわち、全てのダイオード接続F
ETがターンオンした直後に、FET13および3のラ
ッチは切り換わる。これに対して、ダイオード接続FE
Tでの結合電圧降下が低い場合、すなわち、6/10ボルト
である場合、分流電流をフロア値を超えて更に増加させ
る必要がある。しかし、その場合でも、ダイオード接続
FETの列15での電圧降下によって何らかの余裕が与
えられることが保証されているので、フィードバック−
トリガFETラッチ(13,3)のしきい値をより余裕
を以て制御することができる。
よび20の動作はVDDがオンである場合は、依然とし
て上記の説明が該当するものの、それぞれやや異なって
いる。主要な相違点は、上部インバータFET5がオフ
になることと、下部インバータFET6がオンになるこ
とである。パッドの正のESD事象によって結局はTR
IG.回路のSノード電圧は上部インバータFET5の
ゲート以上に上昇して、これをターンオンさせる。その
ことによって次に、結局はダイオード接続FETの直列
列での電圧降下よりも多い量だけ上部インバータFET
の電圧を上昇させる。この時点で、上部インバータFE
T5と、ダイオード接続FETの直列列から得られる電
流の間に、ターンオンされた下部インバータFET6に
よってどの程度の電圧降下が得られるかに関して駆動競
争(drive fight) が生じる。下部インバータFET6の
サイズがそれほど大きくはない設計の場合は、これは競
争力を喪失し、飽和し、その結果の電圧上昇によってト
リガFET3はターンオンされる。駆動競争の間は、ノ
ードTの電圧はFET5および6のオン抵抗の比率に従
って上昇する。上昇した電圧は設計上のサイズが大きい
トリガFET13のゲートに直接結合されるので、FE
T13をターンオンさせ、ひいてはSCR2をトリガす
るために必要なゲート電圧はあまり大きくない。
続FETの直列列、またはフィードバックFETによっ
て、または双方を組合わせて得られた付加的なしきい値
電圧はVDD以上に不要に上昇することに留意された
い。これは“悪い方向への変化”であるが、VDDがオ
フの場合は、これはホット・プラグ耐性を保証するには
適正な代償であることが判明している。何故ならば、V
DDがオンの場合はICがより大型の回路に実装されて
おり、従っていずれにせよESDによる損傷を極めて受
け難いからである。
すること、およびFET3,5,および13のサイズを
調整することの双方または一方によって、SCR2を励
起するためのトリガ・ポイントを、適正なESD保護お
よびホット・プラグ耐性の双方が達成される値に調整で
きることが更に明らかであろう。
脈で、また、3.3Vという比較的低いVDDについて
開示し、説明してきたが、本発明をPMOS工程、およ
び大幅に異なるVDDの値でも実施し得ることは勿論明
らかであろう。
が、以下、本発明の各実施例毎に列挙する。 [例1]複数個の電気端子を有する集積回路用のESD保
護回路(19)において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てESDを感
受する信号ノード(1)と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するSCR(2)と、
SCRのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガFET
(3)と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第1インバー
タFET(5)と、基準電位点に結合されたソースと、
ドレインと、更に電源に結合されたゲートを有する第2
インバータFET(6)と、定電圧降下を示し、かつ第
1インバータFETのドレインと、第2インバータFE
Tのドレインとの間に結合された2端子回路網(7)
と、を備えて成り、トリガFETのゲートが第2インバ
ータFETのドレインに結合されたことを特徴とするE
SD保護回路。 [例2]2端子回路網が少なくとも一つのダイオード接続
FETの直列列(8,9,10)を備えたことを特徴と
する例1に記載のESD保護回路。 [例3]2端子回路網がツェナーダイオードを備えたこと
を特徴とする例1に記載のESD保護回路。 [例4]複数個の電気端子を有する集積回路用のESD保
護回路(11)において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てESDを感
受する信号ノード(1)と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するSCR(2)と、
SCRのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガFET
(3)と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第1インバー
タFET(5)と、基準電位点に結合されたソースと、
第2インバータFETのドレインに結合されたドレイン
と、更に電源に結合されたゲートを有する第2インバー
タFET(6)と、第2インバータFETのドレインに
結合されたドレインと、基準電位点に結合されたソース
と、トリガFETのドレインに結合されたゲートとを有
するフィードバックFET(13)と、を備えて成り、
トリガFETのゲートが第2インバータFETのドレイ
ンに結合されたことを特徴とするESD保護回路。 [例7]複数個の電気端子を有する集積回路用のESD保
護回路(20)において、集積回路内を流れる電流用の
電源帰路としての役割を果たす基準電位点と、複数の端
子のうちの一つに結合された導電経路を経てESDを感
受する信号ノード(1)と、信号ノードと基準電位点と
の間に結合され、更にゲートを有するSCR(2)と、
SCRのゲートに結合されたドレインと、基準電位点に
結合されたソースと、更にゲートを有するトリガFET
(3)と、信号ノードに結合されたソースと、ドレイン
と、更に電源に結合されたゲートを有する第1インバー
タFET(5)と、基準電位点に結合されたソースと、
ドレインと、更に電源に結合されたゲートを有する第2
インバータFET(6)と、定電圧降下を示し、かつ第
1インバータFETのドレインと、第2インバータFE
Tのドレインとの間に結合された2端子回路網(15)
と、第2インバータFETのドレインに結合されたドレ
インと、基準電位点に結合されたソースと、トリガFE
Tのドレインに結合されたゲートとを有するフィードバ
ックFET(13)と、を備えて成り、トリガFETの
ゲートが第2インバータFETのドレインに結合された
ことを特徴とするESD保護回路。 [例8]2端子回路網が少なくとも一つのダイオード接続
FETの直列列(16,17,18)を備えたことを特
徴とする例7に記載のESD保護回路。 [例9]2端子回路網がツェナーダイオードを備えたこと
を特徴とする例7に記載のESD保護回路。
とにより、VDDが供給されていない場合に、ESD保
護のためのトリガのしきい値を大きくすることができ
る。
トリガ回路の代表的な配置を示したICの簡略な部分概
略図である。
拡大図である。
る第1回路の簡略な構成図である。
る第2回路の簡略な構成図である。
る図3および図4に示した技術を組合わせた第3回路の
簡略な構成図である。
Claims (1)
- 【請求項1】複数の電気端子を有する集積回路用の静電
放電対策用保護回路であって、 集積回路内を流れる電流の電源帰路として機能する基準
電位点と、 前記複数の端子のうちの一つに結合された導電経路を介
して静電放電を感受する信号ノードと、 ゲートを有し、前記信号ノードと前記基準電位点との間
に結合されたSCRと、 ゲートと、前記SCRのゲートに結合されたドレイン
と、前記基準電位点に結合されたソースとを有するトリ
ガFETと、 ドレインと、前記信号ノードに結合されたソースと、電
源に結合されたゲートとを有する第1のインバータFE
Tと、 ドレインと、前記基準電位点に結合されたソースと、前
記電源に結合されたゲートとを有する第2のインバータ
FETと、 前記第1のインバータFETのドレインと、前記第2の
インバータFETのドレインとの間に結合され、定電圧
降下を示す2端子回路網と、 を備えて成り、前記トリガFETのゲートが前記第2の
インバータFETのドレインに結合されていることを特
徴とする静電放電対策用保護回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US290627 | 1994-08-15 | ||
US08/290,627 US5550699A (en) | 1994-08-15 | 1994-08-15 | Hot plug tolerant ESD protection for an IC |
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JP3691554B2 JP3691554B2 (ja) | 2005-09-07 |
Family
ID=23116873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP22463695A Expired - Fee Related JP3691554B2 (ja) | 1994-08-15 | 1995-08-09 | 静電放電対策用保護回路 |
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