TWI840989B - 靜電放電保護電路以及電子電路 - Google Patents

Abstract

一種靜電放電保護電路，包括第一至第三電晶體以及一放電電路。第一電晶體的汲極耦接接合墊，且其源極耦接第一節點。第二電晶體的閘極耦接電源端、其汲極耦接第一電晶體的閘極、以及其源極耦接接地。第三電晶體的閘極耦接電源端、其汲極耦接第一節點、以及其源極耦接接地。放電電路耦接於接合墊與接地之間且受控第一節點上的驅動電壓。當在接合墊上發生一靜電放電事件時，放電電路根據驅動電壓提供介於接合墊與接地之間的放電路徑。

Description

靜電放電保護電路以及電子電路

本發明是有關於一種電子電路，特別是有關於一種靜電放電保護電路。

隨著積體電路的半導體製程的發展，半導體元件尺寸已縮小至次微米階段，以增進積體電路的性能以及運算速度，但元件尺寸的縮減，卻出現了一些可靠度的問題，尤以積體電路對靜電放電(Electrostatic Discharge, ESD)的防護能力影響最大。一般而言，靜電放電保護電路以及被保護電路皆耦接用於輸出/入的接合墊。當接合墊上發生靜電放電事件時，被保護電路中的金氧半電晶體與接合墊耦接的閘極電壓，由於閘極耦合電荷（gate coupling charge）的效應，被保護電路中的閘極電壓隨著接合墊的電壓提高而提前導通，這導致大電流流經此金氧半電晶體，使得此金氧半電晶體以及被保護電路中的其他元件因此而損壞。

有鑑於此，本發明提出一種靜電放電保護電路。靜電放電保護電路耦接一接合墊，用以保護被保護元件。靜電放電保護電路包括一第一電晶體、一第二電晶體、一第三電晶體、以及一放電電路。第一電晶體具有一第一閘極、耦接接合墊的一第一汲極、以及耦接一第一節點的一第一源極。第二電晶體具有耦接一電源端的一第一閘極、耦接第一閘極的一第二汲極、以及耦接一接地的一第二源極。第三電晶體具有耦接電源端的一第三閘極、耦接第一節點的一第三汲極、以及耦接接地的一第三源極。放電電路耦接於接合墊與接地之間，且受控第一節點上的一驅動電壓。當在接合墊上發生一靜電放電事件時，放電電路根據驅動電壓提供介於接合墊與接地之間的一放電路徑。

本發明另提出一種電子電路，其包括一被保護元件、一第一電晶體、一第二電晶體、一第三電晶體、以及一放電電路。被保護元件耦接於一接合墊與一接地之間。第一電晶體具有一第一閘極、耦接接合墊的一第一汲極、以及耦接一第一節點的一第一源極。第二電晶體具有耦接一電源端的一第一閘極、耦接第一閘極的一第二汲極、以及耦接一接地的一第二源極。第三電晶體具有耦接電源端的一第三閘極、耦接第一節點的一第三汲極、以及耦接接地的一第三源極。放電電路耦接於接合墊與接地之間，且受控第一節點上的一驅動電壓。當在接合墊上發生一靜電放電事件時，放電電路被驅動電壓觸發以提供介於接合墊與接地之間的一放電路徑。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第1圖係表示根據本發明一實施例的電子電路。參閱第1圖，電子電路1包括靜電放電保護電路10、被保護元件11、以及接合墊12。靜電放電保護電路10係用於當在接合墊12上發生靜電放電事件時，提供介於接合墊12與接地GND之間的一放電路徑，以保護被保護元件11不被靜電放電事件所引發的大電流所損壞。

參閱第1圖，靜電放電保護電路10包括驅動電路100以及放電電路101。驅動電路100包括金氧半（Metal-Oxide-Semiconductor，MOS）電晶體13~15，且被保護元件11包括至少一MOS電晶體16。在此實施例中，MOS電晶體13~16的導電類型為N型，具有閘極（gate）、汲極（drain）、源極（source）、以及基極（bulk）。在本案說明書中，N型MOS電晶體簡稱為NMOS電晶體。

如第1圖所示，被保護元件11的NMOS電晶體16的汲極T16B耦接接合墊12，以及其源極T16C與基極T16D耦接接地GND。驅動電路100的NMOS電晶體13的汲極T13B耦接接合墊12，其源極T16C耦接節點N10，且其基極T13D耦接接地GND。驅動電路100的NMOS電晶體14的閘極T14A耦接電源端T10，其汲極T14B耦接NMOS電晶體13的閘極T13A，以及其源極T14C與基極T14D耦接接地GND。驅動電路100的NMOS電晶體15的閘極T15A耦接電源端T10，其汲極T15B耦接節點N10，以及其源極T15C與基極T15D耦接接地GND。放電電路101耦接於接合墊12與接地GND之間，且受控於節點N10上的驅動電壓V10以提供或不提供介於接合墊12與接地GND之間的一放電路徑。

當在接合墊12上發生靜電放電事件時，放電電路101根據節點N10上的驅動電壓V10以提供介於接合墊12與接地GND之間的一放電路徑。在一實施例中，放電電路101包括一電晶體。當在接合墊12上發生靜電放電事件時，放電電路101的電晶體係以基板或閘極觸發的而被導通，以提供放電路徑。

第2圖是根據本發明一實施例，電子電路1中的放電電路101具有第一電路架構的示意圖。在第2圖的實施例中，驅動電路100與被保護元件11的電路架構與第1圖的實施例相同，在此省略說明。參閱第2圖，放電電路101包括NMOS電晶體20。NMOS電晶體20的閘極T20A耦接接地GND，其汲極T20B耦接接合墊12，其源極T20C耦接接地GND，且其基極T20D耦接節點N10。根據放電電路101的電路架構可知，當在接合墊12上發生靜電放電事件時，放電電路101的電晶體係以基板觸發而導通以提供放電路徑。

在第2圖的實施例中，電子電路1的靜電放電保護的詳細操作將請參閱下文以及相關圖式。

參閱第3A圖，當電子電路1正常操作時，電源端T10接收操作電壓VDD，且NMOS電晶體16的閘極T16A接收一驅動信號S30。在此實施例中，操作電壓VDD例如為5伏特（V）。驅動信號S30為來自電子電路1前端的裝置或電路，使得NMOS電晶體16的根據驅動信號S30而導通（ON）或關斷（OFF）。由於NMOS電晶體14與15各自的閘極T14A與T15A都耦接電源端T10，因此NMOS電晶體14與15根據5V的操作電壓VDD而導通（ON）。NMOS電晶體13的閘極T13A透過導通的NMOS電晶體14而耦接接地GND，這使得NMOS電晶體13關斷（OFF）。由於NMOS電晶體15導通，節點N10上的驅動電壓V10接近或等於接地GND的電位（例如0V）。此時，NMOS電晶體20的基極T20D具有接近或等於接地GND的電位，且閘極T20A與源極T20C耦接接地GND，因此NMOS電晶體20關斷（OFF）。

根據上述，當電子電路1正常操作（未發生靜電放電事件）時，NMOS電晶體20根據節點N10上的驅動電壓V10而關斷。如此一來，放電電路101不會提供任何介於接合墊12與接地GND之間的放電路徑，使得電子電路1能依據驅動信號S30操作。

參閱第3B圖，在電子電路1非處於操作模式的情況下，操作電壓VDD不提供至電源端T10，且NMOS電晶體16的閘極T16A未接收任何驅動信號或是處於0V的電壓位準。此時，電源端T10以及NMOS電晶體16的閘極T16A處於浮動（floating）狀態。由於電源端T10處於浮動狀態，因此，NMOS電晶體14的閘極T14A也處於浮動狀態且閘極T14A的電位為未知（unknown）。在此情況下，NMOS電晶體14的汲極T14B也處於浮動狀態，也就是，NMOS電晶體13的閘極T13A處於浮動狀態。

當電子電路1的接合墊12上發生一靜電放電事件時，接合墊12的電位瞬間提高。基於閘極耦合（gate coupling）效應，一些電荷由接合墊12耦合至NMOS電晶體13的閘極T13A，這使得NMOS電晶體13些微導通(ON)(即，非完全導通)以提供一電流路徑P30。由於NMOS電晶體13處於導通狀態，節點N10上的驅動電壓V10隨著接合墊12上的電壓改變而瞬間提高(或者，此時節點N10上的驅動電壓V10等於接合墊12上的電壓)。此時，NMOS電晶體20的基極T20D與汲極T20B具有高電位，且閘極T20A與源極T20C耦接接地GND，因此NMOS電晶體20導通(ON)，這實現了基板觸發。導通的NMOS電晶體20提供一放電路徑P31。接合墊12上的靜電電荷可經由NMOS電晶體20並沿著此放電路徑P31傳導至接地GND。

如上所述，在電子電路1非處於操作模式的情況下，NMOS電晶體16的閘極T16A處於浮動狀態。當在接合墊12上發生一靜電放電事件時，基於閘極耦合效應，一些電荷也會由接合墊12耦合至NMOS電晶體16的閘極T13A，這使得NMOS電晶體16些微導通(ON)(即，非完全導通)以提供一放電路徑P32。在本實施例中，與些微導通的NMOS電晶體16的等效導通阻抗相比較，導通的NMOS電晶體20具有較小的等效導通阻抗。基於分流定律，來自接合墊12的大部分靜電電荷是透過放電路徑P31傳導至接地GND，僅有少部分靜電電荷透過放電路徑P32傳導至接地GND。因此，當在接合墊12上發生一靜電放電事件時，即使NMOS電晶體16基於閘極耦合效應而導通，流經NMOS電晶體16的電流微小，不會導致NMOS電晶體16被損壞。

根據第2圖以及第3A與3B圖的實施例，本案提供的靜電放電保護電路10，其可在電子電路1正常操作時，透過提供驅動電壓V10以使放電電路101的NMOS電晶體20保持關斷狀態，使得電子電路1能依據驅動信號S30操作。在電子電路1非處於操作模式的情況下，當在接合墊12上發生一靜電放電事件時，靜電放電保護電路10透過驅動電壓V10以基板觸發的方式使NMOS電晶體20導通以提供放電路徑P31。即使被保護元件11的NMOS電晶體16基於閘極耦合效應而導通，但由於大部分靜電電荷是透過放電路徑P31傳導至接地GND，流經NMOS電晶體16的少量電荷（即微量電流）不致損壞NMOS電晶體16。

第4圖是根據本發明一實施例，電子電路1中的放電電路101具有第二電路架構的示意圖。在第4圖的實施例中，驅動電路100與被保護元件11的電路架構與第1圖的實施例相同，在此省略說明。參閱第4圖，放電電路101包括NMOS電晶體40。NMOS電晶體40的閘極T40A耦接節點N10，其汲極T40B耦接接合墊12，且其源極T40C與基極T40D耦接接地GND。根據放電電路101的電路架構可知，當在接合墊12上發生靜電放電事件時，放電電路101的電晶體係以閘極觸發而導通以提供放電路徑。

在第4圖的實施例中，電子電路1的靜電放電保護的詳細操作將請參閱下文以及相關圖式。

參閱第5A圖，當電子電路1正常操作時，電源端T10接收操作電壓VDD，且NMOS電晶體16的閘極T16A接收一驅動信號S50。在此實施例中，操作電壓VDD例如為5伏特（V）。驅動信號S50為來自電子電路1前端的裝置或電路，使得NMOS電晶體16的根據驅動信號S50而導通（ON）或關斷（OFF）。由於NMOS電晶體14與15各自的閘極T14A與T15A都耦接電源端T10，因此NMOS電晶體14與15根據5V的操作電壓VDD而導通（ON）。NMOS電晶體13的閘極T13A透過導通的NMOS電晶體14而耦接接地GND，這使得NMOS電晶體13關斷（OFF）。由於NMOS電晶體15導通，節點N10上的驅動電壓V10接近或等於接地GND的電位（例如0V）。此時，NMOS電晶體40的閘極T40A具有接近或等於接地GND的電位，因此NMOS電晶體40關斷（OFF）。

根據上述，當電子電路1正常操作（未發生靜電放電事件）時，NMOS電晶體40根據節點N10上的驅動電壓V10而關斷。如此一來，放電電路101不會提供任何介於接合墊12與接地GND之間的放電路徑，使得電子電路1能依據驅動信號S50操作。

參閱第5B圖，在電子電路1非處於操作模式的情況下，操作電壓VDD不提供至電源端T10，且NMOS電晶體16的閘極T16A未接收任何驅動信號或是處於0V的電壓位準。此時，電源端T10以及NMOS電晶體16的閘極T16A處於浮動狀態。由於電源端T10處於浮動狀態，因此，NMOS電晶體14的閘極T14A也處於浮動狀態且閘極T14A的電位為未知。在此情況下，NMOS電晶體14的汲極T14B也處於浮動狀態，也就是，NMOS電晶體13的閘極T13A處於浮動狀態。

當電子電路1的接合墊12上發生一靜電放電事件時，接合墊12的電位瞬間提高。基於閘極耦合效應，一些電荷由接合墊12耦合至NMOS電晶體13的閘極T13A，這使得NMOS電晶體13些微導通(ON)(即，非完全導通)以提供一電流路徑P50。由於NMOS電晶體13處於導通狀態，節點N10上的驅動電壓V10隨著接合墊12上的電壓改變而瞬間提高(或者，此時節點N10上的驅動電壓V10等於接合墊12上的電壓)。此時，NMOS電晶體40的閘極T40A具有高電位，因此NMOS電晶體40導通(ON)，這實現了閘極觸發。導通的NMOS電晶體40提供一放電路徑P51接合墊12上的靜電電荷可經由NMOS電晶體40並沿著此放電路徑P51傳導至接地GND。

如上所述，在電子電路1非處於操作模式的情況下，NMOS電晶體16的閘極T16A處於浮動狀態。當在接合墊12上發生一靜電放電事件時，基於閘極耦合效應，一些電荷也會由接合墊12耦合至NMOS電晶體16的閘極T16A，這使得NMOS電晶體16些微導通(ON)(即，非完全導通)以提供一放電路徑P52。在本實施例中，與些微導通的NMOS電晶體16的等效導通阻抗相比較，導通的NMOS電晶體40具有較小的等效導通阻抗。基於分流定律，來自接合墊12的大部分靜電電荷是透過放電路徑P51傳導至接地GND，僅有少部分靜電電荷透過放電路徑P52傳導至接地GND。因此，當在接合墊12上發生一靜電放電事件時，即使NMOS電晶體16基於閘極耦合效應而導通，流經NMOS電晶體16的電流微小，不會導致NMOS電晶體16被損壞。

根據第4圖以及第5A與5B圖的實施例，本案提供的靜電放電保護電路10，其可在電子電路1正常操作時，透過提供驅動電壓V10以使放電電路101的NMOS電晶體50保持關斷狀態，使得電子電路1能依據驅動信號S50操作。在電子電路1非處於操作模式的情況下，當在接合墊12上發生一靜電放電事件時，靜電放電保護電路10透過驅動電壓V10以閘極觸發的方式使NMOS電晶體50導通以提供放電路徑P51。即使被保護元件11的NMOS電晶體16基於閘極耦合效應而導通，但由於大部分靜電電荷是透過放電路徑P51傳導至接地GND，流經NMOS電晶體16的少量電荷（即微量電流）不致損壞NMOS電晶體16。

在上述實施例中，NMOS電晶體13與16以及放電電路101內的NMOS電晶體20/40係為高壓元件，但不以此為限。舉例來說，NMOS電晶體13與16以及NMOS電晶體20/40係以耐高壓的橫向擴散金屬氧化半電晶體（laterally-diffused metal-oxide semiconductor，LDMOS）來實現。

第6圖係表示根據本發明一實施例NMOS電晶體13以及16的結構上視圖。為了清楚表示NMOS電晶體13以及16與電子電路1中其他元件的連接關係，第6圖也同時顯示了接合墊12、電源端T10、接地GND、以及NMOS電晶體14、15、與20，以及相關的連接導線。參閱第6圖，NMOS電晶體13以及16係以一多指結構形成在一P型基板60（顯示於第7圖）上的一共同摻雜區，且由深高壓N型井區DHVNW包圍。在多指結構中，在複數P型井區PW中形成有多個指狀N型摻雜區（N+）。在P型井區PW中的這些指狀N型摻雜區中，一部分是作為NMOS電晶體13的源極區，而另一部分是作為NMOS電晶體16的源極區。根據一實施例中，在P型井區PW中，作為NMOS電晶體16的源極區的指狀N型摻雜區的數量大於作為NMOS電晶體13的源極區的指狀N型摻雜區的數量。舉例來說，在P型井區PW中一共有10個指狀N型摻雜區，其中，6個指狀N型摻雜區作為NMOS電晶體16的源極區，而4個指狀N型摻雜區作為NMOS電晶體13的源極區，但不以此為限。

第7圖係表示第6圖中沿A-A’線的截面圖。參閱第7圖，N型內埋層NBL、深高壓N型井區DHVNW、以及P型摻雜區61形成在P型基板60上。在此實施例中，P型摻雜區61作為NMOS電晶體13與16共同形成所在的前述共同摻雜區。

一高壓P型井區HVPW以及複數高壓N型井區HVNW形成在P型摻雜區（共同摻雜區）61中。複數P型井區PW形成在高壓P型井區HVPW中。在第7圖中的截面圖中，顯示兩個高壓N型井區HVNW70與HVNW71以及三個P型井區PW70~PW72。P型摻雜區（P+）70~72分別形成在P型井區PW70~PW72中。N型摻雜區（N+）73形成在P型井區PW70中。N型摻雜區74與75形成在P型井區PW71中，且分別位在P型摻雜區71之兩側。N型摻雜區76形成在P型井區PW72中。N型摻雜區77形成在N型井區HVNW70。N型摻雜區78形成在N型井區HVNW71。

參閱第6圖，複數多晶矽層PS形成在高壓P型井區HVPW、高壓N型井區HVNW、以及P型井區PW之上。參閱第7圖，在沿著A-A’線的截面圖顯示四個多晶矽層PS70~PS73。多晶矽層PS70形成在高壓P型井區HVPW、高壓N型井區HVNW70、以及P型井區PW70之上且在N型摻雜區73與77之間。多晶矽層PS71形成在高壓P型井區HVPW、高壓N型井區HVNW70、以及P型井區PW71之上且在N型摻雜區74與77之間。多晶矽層PS72形成在高壓P型井區HVPW、高壓N型井區HVNW71、以及P型井區PW71之上且在N型摻雜區75與78之間。多晶矽層PS73形成在高壓P型井區HVPW、高壓N型井區HVNW71、以及P型井區PW72之上且在N型摻雜區76與78之間。

參閱第7圖，對於NMOS電晶體13而言，與多晶矽層PS70與PS73N電性連接的接觸電極作為閘極T13A，與N型摻雜區73與76電性連接的接觸電極作為源極T13C，以及與P型摻雜區70與72電性連接的接觸電極作為基極T13D。對於NMOS電晶體16而言，與多晶矽層PS71與PS72N電性連接的接觸電極作為閘極T16A，與N型摻雜區74與75電性連接的接觸電極作為源極T16C，以及與P型摻雜區71電性連接的接觸電極作為基極T16D。N型摻雜區77與78電性連接的接觸電極作為NMOS電晶體13的汲極T13B，也做為NMOS電晶體16的汲極T16B。參閱第1~5圖，NMOS電晶體13的汲極T13B與NMOS電晶體16的汲極T16B耦接在一起，並同時耦接至接合墊12。

第7圖中NMOS電晶體13與16的半導體結構截面圖僅為一示範例，不以此為限。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1:電子電路 10:靜電放電保護電路 11:被保護元件 12:接合墊 13~16,20,40:MOS電晶體 60:P型基板60 61:P型摻雜區 70~72:P型摻雜區（P+） 73~78:N型摻雜區（N+） 100:驅動電路 101:放電電路 DHVNW:深高壓N型井區 GND:接地 HVNW,HVNW70,HVNW71:高壓N型井區 HVPW:高壓P型井區 N10:節點 NBL:N型內埋層 P30,P50:電流路徑 P31,P32,P51,P52:放電路徑 PS70~PS73:多晶矽層 PW,PW70~PW72:P型井區 S30,S50:驅動信號 T10:電源端 T13A,T14A,T15A,T16A,T20A,T40A:閘極 T13B,T14B,T15B,T16B,T20B,T40B:汲極 T13C,T14C,T15C,T16C,T20C,T40C:源極 T13D,T14D,T15D,T16D,T20D,T40D:基極 V10:驅動電壓 VDD:操作電壓

第1圖表示根據本發明一實施例之具有電子電路靜電放電保護電路的電子電路。 第2圖是根據本發明一實施例，第1圖的電子電路中的放電電路具有第一電路架構的示意圖。 第3A圖係表示第2圖的電子電路在正常操作時的操作示意圖。 第3B圖係表示第2圖的電子電路遭遇靜電放電事件時的操作示意圖。 第4圖是根據本發明一實施例，第1圖的電子電路中的放電電路具有第二電路架構的示意圖。 第5A圖係表示第4圖的電子電路在正常操作時的操作示意圖。 第5B圖係表示第4圖的電子電路遭遇靜電放電事件時的操作示意圖。 第6圖係表示根據本發明一實施例，第1圖中被保護元件以及靜電放電保護電路中耦接接合墊的NMOS電晶體的結構上視圖。 第7圖係表示根據本發明一實施例，第1圖中沿A-A’線的截面圖。

1:電子電路 10:靜電放電保護電路 11:被保護元件 12:接合墊 13~16:MOS電晶體 100:驅動電路 101:放電電路 GND:接地 N10:節點 T10:電源端 T13A, T14A, T15A, T16A:閘極 T13B, T14B, T15B, T16B:汲極 T13C, T14C, T15C, T16C:源極 T13D, T14D, T15D, T16D:基極 V10:驅動電壓

Claims (20)

1. 一種靜電放電保護電路，耦接一接合墊，用以保護一被保護元件，包括： 一第一電晶體，具有一第一閘極、耦接該接合墊的一第一汲極、以及耦接一第一節點的一第一源極； 一第二電晶體，具有耦接一電源端的一第一閘極、耦接該第一閘極的一第二汲極、以及耦接一接地的一第二源極； 一第三電晶體，具有耦接該電源端的一第三閘極、耦接該第一節點的一第三汲極、以及耦接該接地的一第三源極；以及 一放電電路，耦接於該接合墊與該接地之間，且受控該第一節點上的一驅動電壓； 其中，當在該接合墊上發生一靜電放電事件時，該放電電路根據該驅動電壓提供介於該接合墊與該接地之間的一放電路徑。
2. 如請求項1的靜電放電保護電路，其中，該放電電路包括： 一第四電晶體，具有耦接該接地的一第四閘極以及一第四源極、耦接該接合墊的一第四汲極、以及耦接該第一節點的一第一基極。
3. 如請求項2的靜電放電保護電路，其中，當在該接合墊上發生該靜電放電事件時，該第四電晶體根據該驅動電壓而導通以提供該放電路徑。
4. 如請求項2的靜電放電保護電路，其中，當該電源端皆收一操作電壓時，該第四電晶體根據該驅動電壓而關斷。
5. 如請求項2的靜電放電保護電路，其中，該第一電晶體以及該第四電晶體為橫向擴散金屬氧化半電晶體(laterally-diffused metal-oxide semiconductor，LDMOS)。
6. 如請求項1的靜電放電保護電路，其中，該放電電路包括：一第四電晶體，具有耦接該第一節點的一第四閘極、耦接該接合墊的一第四汲極、以及耦接該接地的一第四源極。
7. 如請求項6的靜電放電保護電路，其中，當在該接合墊上發生該靜電放電事件時，該第四電晶體根據該驅動電壓而導通以提供該放電路徑。
8. 如請求項6的靜電放電保護電路，其中，當該電源端皆收一操作電壓時(VDD)，該第四電晶體根據該驅動電壓而關斷。
9. 如請求項6的靜電放電保護電路，其中，該第一電晶體以及該第四電晶體為橫向擴散金屬氧化半電晶體(LDMOS)。
10. 如請求項1的靜電放電保護電路，其中，該第一電晶體更包括一第一基極，該第二電晶體更包括一第二基極，該第三電晶體更包括一第三基極，且該第一基極、該第二基極、且該第三基極皆耦接至該接地。
11. 如請求項1的靜電放電保護電路，其中，該第一電晶體以及該第三電晶體皆為N型電晶體。
12. 如請求項1的靜電放電保護電路，其中，該被保護元件耦接該接合墊且包括一第四電晶體，以及該第一電晶體與該第四電晶體形成在一基板上的一共同摻雜區。
13. 如請求項12的靜電放電保護電路，其中，該第一電晶體以及該第四電晶體為橫向擴散金屬氧化半電晶體。
14. 如請求項12的靜電放電保護電路，其中，該第一電晶體與該第四電晶體係以一多指結構形成在該共同摻雜區。
15. 如請求項14的靜電放電保護電路，其中， 該共同摻雜區具有一第一導電類型，且具有該第一導電類型的一第一井區形成在該共同摻雜區； 該多指結構在該第一井區內具有複數指狀摻雜區；以及 在該等指狀摻雜區中，形成該第四電晶體的該等指狀摻雜區的數量大於形成該第一電晶體的該等指狀摻雜區的數量。
16. 一種電子電路，包括： 一被保護元件，耦接於一接合墊與一接地之間； 一第一電晶體，具有一第一閘極、耦接該接合墊的一第一汲極、以及耦接一第一節點的一第一源極； 一第二電晶體，具有耦接一電源端的一第一閘極、耦接該第一閘極的一第二汲極、以及耦接一接地的一第二源極； 一第三電晶體，具有耦接該電源端的一第三閘極、耦接該第一節點的一第三汲極、以及耦接該接地的一第三源極；以及 一放電電路，耦接於該接合墊與該接地之間，且受控該第一節點上的一驅動電壓； 其中，當在該接合墊上發生一靜電放電事件時，該放電電路被該驅動電壓觸發以提供介於該接合墊與該接地之間的一放電路徑。
17. 如請求項16的電子電路，其中，該第一電晶體與該被保護元件形成在一基板上的一共同摻雜區。
18. 如請求項16的電子電路，其中，該放電電路包括： 一第四電晶體，具有耦接該接地的一第四閘極以及一第四源極、耦接該接合墊的一第四汲極、以及耦接該第一節點的一第一基極。
19. 如請求項16的電子電路，其中，該放電電路包括： 一第四電晶體，具有耦接該第一節點的一第四閘極、耦接該接合墊的一第四汲極、以及耦接該接地的一第四源極。
20. 如請求項16的電子電路，其中，該被保護元件包括： 一第四電晶體，具有一第四閘極、耦接該接合墊的一第四汲極、以及耦接該接地的一第四源極； 其中，該第一電晶體與該第四電晶體係一多指結構形成在一共同摻雜區內。

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