CN118017454A - 一种esd保护电路 - Google Patents

一种esd保护电路 Download PDF

Info

Publication number
CN118017454A
CN118017454A CN202410212847.XA CN202410212847A CN118017454A CN 118017454 A CN118017454 A CN 118017454A CN 202410212847 A CN202410212847 A CN 202410212847A CN 118017454 A CN118017454 A CN 118017454A
Authority
CN
China
Prior art keywords
circuit
electrically connected
bleeder
pull
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202410212847.XA
Other languages
English (en)
Inventor
高巍
孙宏全
谢旺生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202410212847.XA priority Critical patent/CN118017454A/zh
Publication of CN118017454A publication Critical patent/CN118017454A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

本申请实施例提供一种静电泄放ESD保护电路，用于降低CDM模型下内部电路被静电损坏的几率。该ESD保护电路包括与IO口引脚和内部电路耦合的两级泄放电路，以及第一电源钳位电路和第二电源钳位电路。其中，第一电源钳位电路与电源轨和接地轨电连接以泄放一部分电流至地，第二电源钳位电路与第二级泄放电路和接地轨电连接，从而使得另一部分电流通过第二电源钳位电路泄放至地。上述ESD保护电路将IO引脚产生的大电流分流并泄放至地，降低了ESD发生时内部电路的输入节点电压，使得内部电路被静电损坏的几率降低。

Description

一种ESD保护电路
本申请是分案申请，原申请的申请号是201980102666.9，原申请日是2019年12月06日，原申请的全部内容通过引用结合在本申请中。
技术领域
本申请涉及电路技术，尤其涉及一种ESD保护电路。
背景技术
静电泄放(Electro-Static discharge,ESD)为绝缘介质上正负电荷积累，并在电荷产生的电压高于击穿电压时使得绝缘介质变为导体，从而产生有害电流的一种现象。芯片的内部电路较为脆弱，因此其IO(Input/Output)引脚上需要ESD防护，以泄放IO引脚上产生的静电。按照放电损坏方式可以将ESD分为人体放电模型(Human Body Model，HBM)和带电器件模型(Charged Device Model，CDM)，其中HBM的电流较小但持续时间较长，而CDM的电流很大但持续时间较短。对于现代工艺的芯片，尤其是FinFET(Fin Field-EffectTransistor，鳍式场效应晶体管)工艺下的芯片，其对CDM的造成的损坏的免疫能力更弱。
如图1所示的是一种设置在电源轨VDD和接地轨VSS之间的ESD保护电路100，用于保护芯片的内部电路130。CDM保护电路100包括直接与电源轨VDD和接地轨VSS耦合的电源钳位电路110，设置于IO引脚120和被保护电路130之间、且与电源轨VDD和接地轨VSS耦合的两级泄放电路，以及级间阻抗ZESD，两级泄放电路之间通过级间阻抗ZESD耦合。其中，两级泄放电路中的第一级泄放电路包括两个方向相同的串联二极管DP1和DN1，第二级泄放电路包括两个方向相同的串联二极管DP2和DN2。DP1和DP2共享同一个电源轨，即DP1中的电流IESD和DP2中的电流IESD均通过同一个电源钳位电路110泄放到接地轨VSS。由于IESD和IESD共享电源钳位电路110，在IO引脚120被注入较大电流时，被保护电路130的输入节点处的电压也较大，因此被保护电路130依然容易被损坏。
发明内容
本申请实施例提供一种ESD保护电路，可以减小芯片IO引脚产生的静电电流对芯片内部电路的损坏。
第一方面，本申请实施例提供一种ESD保护电路，包括第一级泄放电路、第一电源钳位电路、第二级泄放电路和第二电源钳位电路，其中第一级泄放电路分别与芯片的IO引脚、电源轨和接地轨电连接，第一电源钳位电路分别与电源轨和接地轨电连接，第二级泄放电路分别与第二电源钳位电路、被保护电路和接地轨电连接，第二电源钳位电路分别与第二级泄放电路和接地轨电连接。ESD保护电路将IO引脚产生的电流分流为两部分，其中一部分电流经过第一级泄放电路流至电源轨，然后通过第一电源钳位电路泄放至接地轨，而另一部分电流经过第二级泄放电路流至第二电源钳位电路，再通过第二电源钳位电路泄放至接地轨。
通过引入第二电源钳位电路，可以使得高达数个安培的电流分别通过两个通道泄放至接地轨VSS，从而降低ESD发生时被保护电路的输入节点的电压，降低被保护电路被静电损坏的几率。此外，第二电源钳位电路的引入不会导致IO引脚和被保护电路之间的寄生电容的增加，因此ESD保护电路可以在不影响IO引脚的速度的前提下降低被保护电路被静电损坏的几率。
在一种可能的实施方式中，上述ESD保护电路还包括偏置电阻，其中，第二电源钳位电路的电流输入端分别与第二级泄放电路和偏置电阻的第一端电连接，第二电源钳位电路的下拉端与接地轨电连接，偏置电阻的第二端与电源轨电连接。偏振电阻用于将第二级泄放电路与电源轨隔离，这样一来第一级泄放电路和第二级泄放电路不会共享一个电源轨。
在一种可能的实施方式中，上述第二电源钳位电路包括第一RC电源钳位电路，且该第一RC电源钳位电路的泄放管为NMOS泄放管，其中第一RC电源钳位电路的电阻外接端与电源轨电连接，其下拉端与接地轨电连接，其电流输入端与第二级泄放电路电连接。容易理解的是，上述电阻外接端指的是第一RC电源钳位电路的延时电阻的外接端，下拉端指的是接地的端口，而电流输入端指的是接收静电电流的端口。采用RC电源钳位电路作为第二电源钳位电路，可以更好地降低被保护电路被静电损坏的几率。
在一种可能的实施方式中，第二电源钳位电路包括：串联的延时电阻和延时电容、反相器连接的第一MOS管和第二MOS管，以及泄放管，其中延时电阻的第一端与电源轨电连接，延时电阻的第二端与延时电容的第一端电连接于第一节点，延时电容的第二端与接地轨电连接，其中第一MOS管的栅极和第二MOS管的栅极分别与第一节点电连接，第一MOS管的源极或漏极中的一极与第二级泄放电路电连接于第二节点，另一极与第二MOS管的一极电连接于第三节点，第二MOS管的另一极与接地轨电连接，第一MOS管和第二MOS管为互补类型的两个MOS管，其中泄放管的栅极与第三节点电连接，泄放管的源极或漏极与第二级泄放电路电连接于第二节点，另一极与接地轨电连接。将延时电阻的第一端与电源轨电连接，这样芯片正常上电工作的时候，第二电源钳位电路可以自动关闭。
在一种可能的实施方式中，第二电源钳位电路包括：串联的延时电阻和延时电容、反相器连接的第一MOS管和第二MOS管，以及泄放管，其中延时电阻的第一端与电源轨电连接，延时电阻的第二端与延时电容的第一端电连接于第一节点，延时电容的第二端与接地轨电连接，第一MOS管的栅极和第二MOS管的栅极分别与第一节点电连接，第一MOS管的源极或漏极中的一极与第二级泄放电路电连接于第二节点，另一极与第二MOS管的一极电连接于第三节点，第二MOS管的另一极与接地轨电连接，第一MOS管和第二MOS管为互补类型的两个MOS管，泄放管的栅极与第三节点电连接，泄放管的源极或漏极与第二级泄放电路电连接于第二节点，另一极与接地轨电连接。由于第一MOS管的源极或漏极中的一极(例如源极)与电源轨VDD电连接，在ESD发生时，由于电源轨的电压较高，可以给第二电源钳位电路提供一个较高的过驱动电压，导致泄放管的栅极电压也变高，使得上述第二节点的电压，即第二级泄放电路和泄放管连接的节点的电压可以被拉低，以增加第二级泄放电路泄放电流的能力，从而提升ESD保护电路的ESD保护能力。
在一种可能的实施方式中，第二电源钳位电路包括第一PNP三极管，其中该第一PNP三极管的集电极与电源轨电连接，射极与接地轨电连接。
在一种可能的实施方式中，第二电源钳位电路包括第一齐纳二极管，其中该第一齐纳二极管的正极分别与第二级泄放电路和偏置电阻的第一端电连接，第一齐纳二极管的负极与接地轨电连接。
在一种可能的实施方式中，ESD保护电路还包括级间阻抗，其中第一级泄放电路包括第一上拉泄放元件和第一下拉泄放元件，第一上拉泄放元件的第一端与电源轨电连接，第一上拉泄放元件的第二端分别与IO引脚、第一下拉泄放元件的第一端以及级间阻抗的第一端电连接，第一下拉泄放元件的第二端与接地轨电连接；第二级泄放电路包括第二上拉泄放元件和第二下拉泄放元件，第二上拉泄放元件的第一端与第二电源钳位电路电连接，第二上拉泄放元件的第二端分别与被保护电路、第二下拉泄放元件的第一端以及级间阻抗的第二端电连接，第二下拉泄放元件的第二端与接地轨电连接。
在一种可能的实施方式中，上述第一上拉泄放元件、第一下拉泄放元件、第二上拉泄放元件和第二下拉泄放元件分别包括二极管或可控硅整流器。
在一种可能的实施方式中，第一电源钳位电路包括第二齐纳二极管。
在一种可能的实施方式中，第一电源钳位电路包括第二PNP三极管。
在一种可能的实施方式中，第一电源钳位电路包括第二RC电源钳位电路。
第二方面，本申请实施例提供一种装置，包括芯片和ESD保护电路，其中ESD保护电路可以为第一方面及其任一种可能的实施方式中的ESD保护电路，上述芯片包括IO引脚和被保护电路。
附图说明
图1为现有技术中的一种ESD保护电路。
图2为本申请实施例中一种ESD保护电路。
图3为本申请实施例中一种具体的ESD保护电路。
图4为本申请实施例中一种更为具体的ESD保护电路。
图5为本申请实施例中另一种更为具体的ESD保护电路。
图6a为本申请实施例中一种包括偏置电阻的ESD保护电路；
图6b为本申请实施例中另一种包括偏置电阻的ESD保护电路。
图7a为本申请实施例中一种第一电源钳位电路；
图7b为本申请实施例中另一种第一电源钳位电路；
图7c为本申请实施例中又一种第一电源钳位电路。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。此外，术语“电连接”应做广义的理解，例如，“电连接”可以指物理上的直接连接，也可以指通过中间媒介实现电学上的连接，例如通过电阻、电感，或其他电子器件实现的连接。
如图2所示的是本申请实施例提供的一种ESD保护电路200。ESD保护电路200设置在电源轨(power trail)VDD和接地轨(ground trail)VSS之间，用于保护被保护电路240，即用于将IO引脚205产生的静电通过ESD保护电路200泄放至接地轨VSS。上述被保护电路240也称作内部电路(internal victim)。其中电源轨VDD可以为ESD保护电路200提供工作电压，接地轨VSS可以为ESD保护电路200提供公共地。该ESD保护电路200包括第一级泄放电路210、第一电源钳位(power clamp)电路220、第二级泄放电路230、级间阻抗ZESD以及第二电源钳位电路250。在ESD保护电路200中，第一级泄放电路210和第二级泄放电路230之间通过级间阻抗ZESD耦合。
具体地，第一级泄放电路210的第一端与IO引脚205电连接以接收IO引脚205产生的静电电流，其第二端与电源轨VDD电连接以将一部分正电流IESD1输出至电源轨VDD，第三端与级间阻抗ZESD的第一端电连接以将另一部分正电流IESD2输出至第二级泄放电路230，第四端与接地轨VSS电连接以将一部分负电流直接泄放至接地轨VSS。第一电源钳位电路220的一端与电源轨VDD电连接，另一端与接地轨VSS电连接，以将电源轨VDD中的上述正电流IESD1泄放至接地轨VSS。第二级泄放电路230的第一端与级间阻抗ZESD的第二端电连接以接收上述另一部分正电流IESD2，第二级泄放电路230的第二端与第二电源钳位电路250电连接以直接将上述正电流IESD2输出至第二电源钳位电路250且不经过电源轨VDD，第二级泄放电路230的第三端和被保护电路240电连接，第四端与接地轨VSS电连接以将另一部分负电流直接泄放至接地轨VSS。第二电源钳位电路250分别与第二级泄放电路230、电源轨VDD和接地轨VSS电连接。其中第二电源钳位电路250的第一端接收上述另一部分正电流IESD2，第二端与电源轨VDD电连接，但上述另一部分正电流IESD2通过第三端泄放至接地轨VSS。上述另一部分正电流IESD2不经过电源轨VDD，也不与IESD1共享第一电源钳位电路220。需要注意的是，本申请实施例中的IESD1和IESD2均为正向电流。
IO引脚205产生的电流IESD1通过第一级泄放电路210流经电源轨VDD，并经过第一电源钳位电路220泄放至接地轨VSS。此外，IO引脚还产生电流IESD2，其通过第二级泄放电路230，经过第二电源钳位电路250泄放至接地轨VSS。
ESD保护电路200中的第二电源钳位电路250可以分流IO引脚产生的大电流，即一部分电流IESD1经过第一电源钳位电路220被泄放至接地轨VSS，另一部分电路IESD2经过第二电源钳位电路250被泄放至接地轨VSS。通过引入第二电源钳位电路250，可以使得高达数个安培的电流分别通过两个通道泄放至接地轨VSS。与现有技术中共享电源轨VDD和电源钳位电路相比，第二电源钳位电路250分流静电电流，可以降低ESD发生时被保护电路240的输入节点的电压，降低被保护电路240被静电损坏的几率。
此外，第二电源钳位电路250的引入不会导致IO引脚205和被保护电路240之间的寄生电容的增加，因此ESD保护电路200可以在不影响IO引脚205的速度的前提下降低被保护电路240被静电损坏的几率。
ESD保护电路200可以用于保护各种芯片的IO引脚，例如高速接口的ESD保护，例如Serdes(Serializer/deserializer，串行器/解串器)，PHY(physical layer，物理层)，ADC(Analog to Digital Converter，模拟数字转换器)或DAC(Digital to AnalogConverter，数字模拟转换器)等接口的引脚保护。
本申请实施例不对第一电源钳位电路220和第二电源钳位电路250的具体电路结构做限定。为实现上述效果，第一电源钳位电路220和第二电源钳位电路250可以采用相同结构的电源钳位电路，也可以采用不同结构的电源钳位电路。在一种实施方式中，电源钳位电路可以为RC电源钳位电路；在另一种实施方式中，电源钳位电路可以为齐纳二极管或PNP三极管。
此外，本申请实施例也不对第一级泄放电路210和第二级泄放电路230的具体电路结构做限定。例如，在一种实施方式中，第一级泄放电路210和第二级泄放电路230可以分别包括多个串联的二极管，以使得第一级泄放电路210和第二级泄放电路230中的电流单向流通。在另一张实施方式中，第一级泄放电路210和第二级泄放电路230也可以分别包括可控硅整流器(Silicon Controlled Rectifier，SCR)。上述级间阻抗ZESD可以为电阻、电感或电容，用于第一级泄放电路210和第二级泄放电路230之间的隔离。
如图3所示的是本申请实施例提供的一种具体的ESD保护电路300。图3所示的ESD保护电路300以第一级泄放电路210和第二级泄放电路230均为串联的二极管为例进行说明。需要注意的是，ESD保护电路300中的第一级泄放电路210和第二级泄放电路230也可以为其他类型的泄放电路，例如前述实施例中提到的SCR，或者其他常见的泄放电路。因此，本申请实施例并不限定ESD保护电路中第一级泄放电路210和第二级泄放电路230的具体电路结构。
在图3中，ESD保护电路300的第一级泄放电路210包括第一上拉泄放元件DP1和第一下拉泄放元件DN1，其中，第一上拉泄放元件DP1的第一端与电源轨VDD电连接，第二端分别与IO引脚205、第一下拉泄放元件DN1的第一端和级间阻抗ZESD电连接，方向为正的一部分静电电流IES通过第一上拉泄放元件DP1的第二端输入至第一上拉泄放元件DP1，并通过第一端输出至电源轨VDD；第一下拉泄放元件DN1的第二端与接地轨VSS电连接，以将方向为负的一部分静电电流泄放至接地轨VSS。第二级泄放电路230包括第二上拉泄放元件DP2和第二下拉泄放元件DN2，其中第二上拉泄放元件DP2的第一端与第二电源钳位电路250电连接，第二端分别与级间阻抗ZESD、被保护电路240和第一下拉泄放元件DN1的第一端电连接，方向为正的另一部分静电电流IESD2通过第二上拉泄放元件DP2的第二端输入至第二上拉泄放元件DP2，并通过第二电源钳位电路250直接泄放至电源轨VDD；第二下拉泄放元件DN2的第二端与接地轨VSS电连接，以将方向为负的另一部分静电电流泄放至接地轨VSS。
在如图3所示的ESD保护电路300中，上述第一上拉泄放元件DP1、第一下拉泄放元件DN1、第二上拉泄放元件DP2和第二下拉泄放元件DN2均为二极管。具体的，作为第一上拉泄放元件DP1的二极管的正极与IO引脚205电连接，负极与电源轨VDD电连接。作为第一下拉泄放元件DN1的二极管的正极与接地轨VSS电连接电连接，其负极与IO引脚205电连接。作为第二上拉泄放元件DP2的二极管的正极与被保护电路240电连接，其负极与第二电源钳位电路250电连接。作为第二下拉泄放元件DN2的二极管的正极与接地轨VSS电连接，负极与被保护电路240电连接。
在一种实施方式中，ESD保护电路300的第二电源钳位电路250为RC电源钳位电路，其中RC电源钳位电路中的泄放管(bigFET)可以为NMOS泄放管或PMOS泄放管，且该RC电源钳位电路的电阻外接端与电源轨VDD电连接，该RC电源钳位电路的下拉端与接地轨VSS电连接，该RC电源钳位电路的电流输入端与第二级泄放电路230电连接。
如图4所示的是本申请实施例提供的一种更为具体的ESD保护电路400，其中第二电源钳位电路250为RC电源钳位电路且RC电源钳位电路中的泄放管为NMOS泄放管。ESD保护电路400以第一级泄放电路210和第二级泄放电路230均包括串联的二极管为例进行说明，但本申请不对第一级泄放电路210和第二级泄放电路230的具体电路结构做限定。第二电源钳位电路250包括延时电阻Rd、延时电容Cd、第一MOS管M1、第二MOS管M2，以及泄放管M3。其中，延时电阻Rd和延时电容Cd相串联，延时电阻Rd的第一端(即上述电阻外接端)与电源轨VDD电连接，延时电阻Rd的第二端与延时电容Cd的第一端电连接于第一节点，延时电容Cd的第二端与接地轨VSS电连接。第一MOS管M1和第二MOS管M2呈反相器连接，即第一MOS管M1的栅极和第二MOS管M2的栅极电连接于上述第一节点，第一MOS管M1的源极或漏极中的一极(例如源极)与第二级泄放电路230电连接于第二节点，以接收电流IESD2，第一MOS管M1的另一极(例如漏极)与第二MOS管M2的一极(例如漏极)电连接于第三节点，第二MOS管M2的另一极(例如源极)与接地轨VSS电连接。泄放管M3的栅极与上述第三节点电连接，且泄放管M3的漏极或源极(例如源极)与第二级泄放电路230电连接于上述第二节点，另一极(例如漏极)与接地轨VSS电连接。电流IESD2从第二级泄放电路230流至第二电源钳位电路250的电流输入端，即上述第二节点，然后通过泄放管M3泄放至接地轨VSS。
由于电流IESD2小于电流IESD1，在一种实施方式中，第二电源钳位电路250中MOS管的尺寸可以小于第一电源钳位电路220中的MOS管的尺寸，例如二电源钳位电路250中MOS管的尺寸可以为第一电源钳位电路220中的MOS管的尺寸的1/5～1/10。因此，采用较小MOS管尺寸的第二电源钳位电路250可以以较小的面积为代价来增加ESD保护电路400的静电保护能力。
如图5所示的是本申请实施例提供的另一种更为具体的ESD保护电路500。ESD保护电路500与ESD保护电路400相似，其中相同之处不再赘述。不同的是，ESD保护电路500中的第一MOS管M1的源极或漏极中的一极(例如源极)与电源轨VDD电连接，而不与第二级泄放电路230电连接，也不与泄放管M3的漏极或源极电连接。此外，泄放管M3的漏极或源极(例如源极)与第二级泄放电路230电连接。
由于第一MOS管M1的源极或漏极中的一极(例如源极)与电源轨VDD电连接，在ESD发生时，由于电源轨VDD的电压较高，可以给第二电源钳位电路250提供一个较高的过驱动电压，导致泄放管M3的栅极电压也变高，使得上述第二节点的电压，即第二级泄放电路230和泄放管M3连接的节点的电压可以被拉低，以增加第二级泄放电路230泄放电流IESD2的能力，从而提升ESD保护电路500的ESD保护能力。
本申请实施例还提供如图6a所示的ESD保护电路600和图6b所示的ESD保护电路610。上述ESD保护电路600和ESD保护电路610均包括偏置电阻Rbias。该偏置电阻Rbias的第一端分别与第二电源钳位电路250的电流输入端和第二级泄放电路230电连接，偏置电阻Rbias的第二端与电源轨VDD电连接，第二电源钳位电路250的下拉端与接地轨VSS电连接。偏置电阻Rbias用于将第二级泄放电路230和电源轨VDD隔离，从而使得第二级泄放电路230不会通过电源轨VDD来与第一级泄放电路210共享第一电源钳位电路220。这样一来，电流IESD2可以经过第二级泄放电路230泄放至接地轨VSS。在一种实施方式中，对于某些ESD场景，例如CDM的5A电流情形，上述偏置电阻Rbias>200Ω，以更好地隔离第二级泄放电路230和电源轨VDD。在芯片正常上电工作时，偏置电阻Rbias提供一个偏压，可以关闭第二电源钳位电路250。
由于电流IESD2小于电流IESD1，在一种实施方式中，第二电源钳位电路250中MOS管的尺寸可以小于第一电源钳位电路220中的MOS管的尺寸，例如第二电源钳位电路250中MOS管的尺寸可以为第一电源钳位电路220中的MOS管的尺寸的1/5～1/10。因此，采用较小MOS管尺寸的第二电源钳位电路250可以以较小的面积为代价来增加ESD保护电路400的静电保护能力。
如图6a所示的是本申请实施例提供的另一种更为具体的ESD保护电路600。ESD保护电路600与ESD保护电路300相似，其中相同之处不再赘述。不同的是，ESD保护电路600还包括上述偏置电阻Rbias，该偏置电阻Rbias的第一端分别与第二电源钳位电路250的电流输入端和第二级泄放电路230电连接，偏置电阻Rbias的第二端与电源轨VDD电连接，第二电源钳位电路250的下拉端与接地轨VSS电连接。此外，第二电源钳位电路250包括齐纳二极管250。具体地，齐纳二极管250的正极分别与第二级泄放电路230中的第二上拉泄放元件DP2和偏置电阻Rbias的第一端电连接，其负极与接地轨VSS电连接。
如图6b所示的是本申请实施例提供的又一种更为具体的ESD保护电路610。ESD保护电路610与ESD保护电路600相似，其中相同之处不再赘述。不同的是，第二电源钳位电路250包括PNP三极管，其中该PNP三极管的集电极分别与第二电源钳位电路250的电流输入端和偏置电阻RbiaS的第一端电连接，射极与接地轨VSS电连接。
容易理解的是，图6a和图6b所示的仅为第二电源钳位电路250的两种示例。第二电源钳位电路250还可以为其他的电路结构，本申请不对第二电源钳位电路250的电路结构进行限定。
同样的，本申请实施例也不对第一电源钳位电路220做限定。在一种实施方式中，第一电源钳位电路220可以是如图7a所示的齐纳二极管，其中该齐纳二极管的正极与电源轨VDD电连接，负极与接地轨VSS电连接。在一种实施方式中，第一电源钳位电路220可以是如图7b所示的PNP三极管，其中该PNP三极管的集电极与电源轨VDD电连接，射极与接地轨VSS电连接。在另一种实施方式中，第一电源钳位电路220可以是RC电源钳位电路，例如可以是泄放管为PMOS的RC电源钳位电路，也可以是如图7c所示的泄放管为NMOS的RC电源钳位电路。图7c所示的NMOS的RC电源钳位电路与图4中的第二电源钳位电路250的电路结构相同，其延时电阻RD2、第四MOS管M4和泄放管M6的连接端与电源轨VDD电连接，而延时电容Cd2、第五MOS管M5和泄放管M6的连接端与接地轨VSS电连接。
本申请实施例还提供一种装置，包括芯片和ESD保护电路，其中上述ESD保护电路可以是本申请任一实施例的ESD保护电路，上述芯片包括IO引脚和被保护电路。具体的，上述芯片和ESD保护电路均可设置于PCB(Printed Circuit Board，印制电路板)上，且通过其他电子器件或信号线实现电连接。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种静电泄放ESD保护电路，其特征在于，所述ESD保护电路包括：
第一级泄放电路，分别与IO引脚、电源轨和接地轨电连接；
第一电源钳位电路，分别与所述电源轨和所述接地轨电连接；
第二级泄放电路，分别与第二电源钳位电路、被保护电路和接地轨电连接；以及
所述第二电源钳位电路，分别与所述第二级泄放电路和所述接地轨电连接；
所述第二电源钳位电路包括：
串联的延时电阻和延时电容，其中所述延时电阻的第一端与所述电源轨电连接，所述延时电阻的第二端与所述延时电容的第一端电连接于第一节点，所述延时电容的第二端与所述接地轨电连接；
反相器连接的第一MOS管和第二MOS管，其中所述第一MOS管的栅极和所述第二MOS管的栅极分别与所述第一节点电连接，所述第一MOS管的源极或漏极中的一极与所述第二级泄放电路电连接于第二节点，另一极与所述第二MOS管的一极电连接于第三节点，所述第二MOS管的另一极与所述接地轨电连接，所述第一MOS管和所述第二MOS管为互补类型的两个MOS管；
NMOS泄放管，其中所述泄放管的栅极与所述第三节点电连接，所述泄放管的源极或漏极与所述第二级泄放电路电连接于所述第二节点，另一极与所述接地轨电连接。
2.如权利要求1所述的ESD保护电路，其特征在于，所述ESD保护电路还包括偏置电阻，其中：
所述第二电源钳位电路的电流输入端分别与所述第二级泄放电路和所述偏置电阻的第一端电连接，所述第二电源钳位电路的下拉端与接地轨电连接，所述偏置电阻的第二端与所述电源轨电连接。
3.如权利要求1或2所述的ESD保护电路，其特征在于，所述ESD保护电路还包括级间阻抗，其中：
所述第一级泄放电路包括第一上拉泄放元件和第一下拉泄放元件，所述第一上拉泄放元件的第一端与所述电源轨电连接，所述第一上拉泄放元件的第二端分别与所述IO引脚、所述第一下拉泄放元件的第一端以及所述级间阻抗的第一端电连接，所述第一下拉泄放元件的第二端与所述接地轨电连接；
所述第二级泄放电路包括第二上拉泄放元件和第二下拉泄放元件，所述第二上拉泄放元件的第一端与所述第二电源钳位电路电连接，所述第二上拉泄放元件的第二端分别与所述被保护电路、所述第二下拉泄放元件的第一端以及所述级间阻抗的第二端电连接，所述第二下拉泄放元件的第二端与所述接地轨电连接。
4.如权利要求3所述的ESD保护电路，其特征在于，所述第一上拉泄放元件、所述第一下拉泄放元件、所述第二上拉泄放元件和所述第二下拉泄放元件分别包括二极管或可控硅整流器。
5.如权利要求1至4任一项所述的ESD保护电路，其特征在于，所述第一电源钳位电路包括第二齐纳二极管。
6.如权利要求1至4任一项所述的ESD保护电路，其特征在于，所述第一电源钳位电路包括第二PNP三极管。
7.如权利要求1至4任一项所述的ESD保护电路，其特征在于，所述第一电源钳位电路包括第二RC电源钳位电路。
8.一种装置，包括芯片和如权利要求1至7任一项所述的ESD保护电路，其中：
所述芯片包括所述IO引脚和所述被保护电路。
CN202410212847.XA 2019-12-06 2019-12-06 一种esd保护电路 Pending CN118017454A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202410212847.XA CN118017454A (zh) 2019-12-06 2019-12-06 一种esd保护电路

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201980102666.9A CN114747109B (zh) 2019-12-06 2019-12-06 一种esd保护电路
CN202410212847.XA CN118017454A (zh) 2019-12-06 2019-12-06 一种esd保护电路
PCT/CN2019/123806 WO2021109149A1 (zh) 2019-12-06 2019-12-06 一种esd保护电路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980102666.9A Division CN114747109B (zh) 2019-12-06 2019-12-06 一种esd保护电路

Publications (1)

Publication Number Publication Date
CN118017454A true CN118017454A (zh) 2024-05-10

Family

ID=76222195

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202410212847.XA Pending CN118017454A (zh) 2019-12-06 2019-12-06 一种esd保护电路
CN201980102666.9A Active CN114747109B (zh) 2019-12-06 2019-12-06 一种esd保护电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201980102666.9A Active CN114747109B (zh) 2019-12-06 2019-12-06 一种esd保护电路

Country Status (4)

Country Link
US (1) US20220294213A1 (zh)
EP (1) EP4057463A4 (zh)
CN (2) CN118017454A (zh)
WO (1) WO2021109149A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116470476B (zh) * 2023-02-24 2023-12-26 北京中电华大电子设计有限责任公司 静电放电电路及电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624998B2 (en) * 2000-01-24 2003-09-23 Medtronic, Inc. Electrostatic discharge protection scheme in low potential drop environments
US6400204B1 (en) * 2000-07-26 2002-06-04 Agere Systems Guardian Corp. Input stage ESD protection for an integrated circuit
US7593202B2 (en) * 2005-11-01 2009-09-22 Freescale Semiconductor, Inc. Electrostatic discharge (ESD) protection circuit for multiple power domain integrated circuit
US8300370B2 (en) * 2008-11-14 2012-10-30 Mediatek Inc. ESD protection circuit and circuitry of IC applying the ESD protection circuit
US20120236447A1 (en) * 2011-03-14 2012-09-20 Mack Michael P Input-output esd protection
JP5801609B2 (ja) * 2011-06-03 2015-10-28 ルネサスエレクトロニクス株式会社 保護回路素子
US20130044396A1 (en) * 2011-08-17 2013-02-21 Himax Technologies Limited Electrostatic discharge (esd) protection element and esd circuit thereof
US9368485B1 (en) * 2014-01-10 2016-06-14 Altera Corporation Electrostatic discharge circuitry with separate power rails
CN103795026B (zh) * 2014-02-28 2016-08-17 北京大学 输入级esd保护电路
CN104283201B (zh) * 2014-09-11 2017-02-15 北京大学 输入级esd保护电路
US9929139B2 (en) * 2015-03-09 2018-03-27 Apple Inc. Modular electrostatic discharge (ESD) protection
JP6714825B2 (ja) * 2016-02-23 2020-07-01 セイコーエプソン株式会社 静電気保護回路、半導体集積回路装置、及び、電子機器
CN107482004A (zh) * 2017-07-06 2017-12-15 北京时代民芯科技有限公司 一种外延工艺下多电源电压集成电路esd保护网络
US10944255B2 (en) * 2018-09-12 2021-03-09 Amazing Microelectronic Corp. Ultra low capacitance transient voltage suppressor

Also Published As

Publication number Publication date
CN114747109A (zh) 2022-07-12
EP4057463A1 (en) 2022-09-14
CN114747109B (zh) 2024-04-12
US20220294213A1 (en) 2022-09-15
WO2021109149A1 (zh) 2021-06-10
EP4057463A4 (en) 2022-11-23

Similar Documents

Publication Publication Date Title
KR101422974B1 (ko) Ｒｆ ｉｃ들에 대한 고전압, 고주파수 ｅｓｄ 보호 회로
US6927957B1 (en) Electrostatic discharge clamp
US10944255B2 (en) Ultra low capacitance transient voltage suppressor
KR20160007425A (ko) 과도 전압 보호 회로 및 디바이스
US10270242B2 (en) Multi-channel transient voltage suppressor
US8208234B2 (en) Circuit with ESD protection for a switching regulator
JP2017037949A (ja) 半導体装置
US20090086394A1 (en) Protection circuit and semiconductor integrated circuit
US20060198069A1 (en) Power ESD clamp protection circuit
US20220294213A1 (en) Esd protection circuit
US20200243512A1 (en) Nmos transistor with bulk dynamically coupled to drain
US7042689B2 (en) High voltage tolerant ESD design for analog and RF applications in deep submicron CMOS technologies
Croft ESD protection using a variable voltage supply clamp
US6774438B2 (en) Semiconductor integrated circuit device including an ESD protection circuit with an improved ESD protection capability for input or output circuit protection
US10305276B2 (en) ESD protection circuit and integrated circuit
US9793257B1 (en) Electrostatic discharge protection device having an adjustable triggering threshold
US6069493A (en) Input circuit and method for protecting the input circuit
US20050127444A1 (en) Semiconductor integrated circuit
KR100885375B1 (ko) 정전기 방지 회로를 포함하는 반도체 소자
US7518844B1 (en) Over-voltage tolerant ESD protection circuit
CN114388493A (zh) Esd保护电路
US10607949B2 (en) Electrostatic discharge (ESD) protection for a high side driver circuit
US11462904B2 (en) Apparatus for protection against electrostatic discharge and method of manufacturing the same
US11811221B2 (en) Electrostatic discharge protection device
US5994943A (en) Data output circuits having enhanced ESD resistance and related methods

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination